JPH11203877A - 半導体集積回路及びその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 特別なチューニング処理を施す事なくワード
線選択タイミングに対するセンスアンプ活性化タイミン
グを最適化する。 【解決手段】 選択タイミングがワード線選択タイミン
グに同期されるダミーメモリセル（１１０）を有し、メ
モリセルからのデータ読み出し動作に同期するデータ線
のレベル変化タイミングをダミーデータ線（ＤＢＬ）上
で模擬する。位相比較回路（１３０）は、ダミーメモリ
セルの選択動作を介してダミーデータ線に与えられる変
化と、センスアンプ活性化信号（ＶＤＬ）の変化との位
相差に応じて、カウンタ（９５）にアップカウント又は
ダウンカウントを指示し、そのカウント値を受ける可変
遅延回路（９４）は前記位相差を相殺するようにセンス
アンプ活性化信号による活性化タイミングの時期をずら
すように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを含む半導
体集積回路、さらには、メモリセルからのデータ読み出
し動作に同期するデータ線のレベル変化タイミングに対
するセンスアンプ活性化タイミングを最適化する技術に
関し、例えばＳＲＡＭ（Static Random Access Memor
y：スタティック・ランダム・アクセスメモリ）や、Ｓ
ＲＡＭから成るキャッシュメモリを含むマイクロコンピ
ュータなどのデータ処理装置に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】ＳＲＡＭにおいて、相補データ線（ビッ
ト線）は、データ読み出し開始前に、例えば電源電圧近
傍の電圧にプリチャージされている。ワード線が選択レ
ベルにされると、それに選択端子が結合されたメモリセ
ルの記憶情報に従って相補データ線の電圧が相補的に変
化される。これによって得られる相補データ線の電位差
がセンスアンプで検出され且つ増幅されて、読み出しデ
ータの論理値が確定される。このとき、センスアンプの
活性化タイミングは、メモリセルの記憶情報に従って相
補データ線が相補的に変化を開始した直後が最適であ
る。それよりもセンスアンプの活性化タイミングが早け
れば、センスアンプは一旦誤ったデータを出力する事に
もなり、読み出しデータの論理値確定が不所望に遅れ、
そのタイミングのずれが著しい場合には、マイクロプロ
セッサ等によるデータアクセスに誤動作を生ずる虞が有
る。逆に、遅過ぎれば、センスアンプの動作が毎回遅
れ、これに従ってデータの高速読み出しを実現すること
ができない。

【０００３】ワード線選択から相補データ線のレベル変
化に至る動作遅延時間は、相補ビット線の負荷若しくは
メモリセルアレイの規模に影響される。従って、ＳＲＡ
Ｍの記憶容量を変えて品種展開する場合、メモリセルア
レイの規模に応じて、タイミング発生回路によるセンス
アンプ活性化タイミング等をチューニングし、或いは、
記憶容量が大きな場合にも適用できるように、ワード線
選択タイミングに対してセンスアンプ活性化タイミング
に冗長なマージンを予め確保することができる。

【０００４】尚、ＳＲＡＭについて記載された文献の例
としては昭和５９年１１月３０日株式会社オーム社発行
の「ＬＳＩハンドブック」第５００頁〜第５０５頁があ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、記憶容
量を相違させてメモリを品種展開するとき、個々のメモ
リ毎にタイミング発生回路によるセンスアンプ活性化タ
イミング等をチューニングする場合には、ユーザの要求
仕様に即座に答えることができない。それに対し、ワー
ド線選択タイミングに対してセンスアンプ活性化タイミ
ングに冗長なマージンを予め確保することで対処しよう
とすれば、本来高速アクセス可能な記憶容量の小さな品
種に対しても高速アクセスが犠牲になってしまう。

【０００６】本発明の目的は、タイミング発生回路によ
るセンスアンプ活性化タイミング等をチューニングする
ことなくワード線選択タイミングに対するセンスアンプ
活性化タイミングを最適化できる半導体集積回路を提供
することにある。

【０００７】本発明の別の目的は、ワード線選択タイミ
ングに対してセンスアンプ活性化タイミングに冗長なマ
ージンを予め確保することなく、ワード線選択タイミン
グに対するセンスアンプ活性化タイミングを最適化でき
る半導体集積回路を提供することにある。

【０００８】本発明の他の目的は、ワード線選択タイミ
ングに対するセンスアンプ活性化タイミングをメモリセ
ルアレイの回路規模に依存して最適化する事が容易な半
導体集積回路の設計方法を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】〔１〕半導体集積回路は１個の半導体基板
にメモリ（１）を含む。このメモリは、選択端子がワー
ド線（ＷＬ）に接続されると共にデータ端子がデータ線
（ＢＬ，ＢＬｂ）に接続された複数個のメモリセル
（５）を有するメモリセルアレイと、前記メモリセルア
レイのワード線を駆動するワードドライバ回路（３ｕ）
と、前記メモリセルアレイのデータ線を選択するカラム
スイッチ回路（６）と、前記カラムスイッチ回路で選択
されたデータ線のデータを増幅するセンスアンプ回路
（７）と、それぞれクロック信号（ＣＬＫ）に同期する
ワード線選択用クロック信号（φ１）とセンスアンプ活
性化用クロック信号（φ３）を生成するタイミング発生
回路（９３）とを含む。更にこのメモリは、選択タイミ
ングが前記ワード線選択タイミングに同期されるダミー
メモリセル（１１０）を有し前記メモリセルからのデー
タ読み出し動作に同期する前記データ線のレベル変化タ
イミングを前記ダミーメモリセルが接続されるダミーデ
ータ線（ＤＢＬ，ＤＢＬｂ）上で模擬するダミーメモリ
セルアレイと、前記ワード線選択用クロック信号を入力
して前記ダミーメモリセルの選択信号（１２３）を形成
するダミーメモリセル選択回路（１２ｕ）と、前記ワー
ド線選択タイミングに対するセンスアンプ活性化の目標
タイミングを補償するタイミング補償回路（９４，９
５，１３０）とを有する。前記タイミング補償回路は、
前記センスアンプ活性化用クロック信号を入力してセン
スアンプ活性化信号（ＶＤＬ）を形成する可変遅延回路
（９４）を有する。該可変遅延回路は、前記ダミーデー
タ線（ＤＢＬ）上で模擬されるレベル変化タイミングに
対する前記センスアンプ活性化信号（ＶＤＬ）の早遅に
基づいて前記センスアンプ活性化用クロック信号（φ
３）に対する前記センスアンプ活性化信号（ＶＤＬ）の
遅延時間を可変とする。

【００１２】上記より、ワード線選択動作によるデータ
線の変化をダミーデータ線の変化によって模擬する事
で、センスアンプ活性化タイミングを決定するから、ク
ロック信号（ＣＬＫ）の周波数、デバイスプロセス上の
ばらつき等に影響されずに、センスアンプ活性化タイミ
ングを最適化することができる。したがって、誤動作を
防止でき、さらに、センスアンプ活性化タイミングに対
して過大なタイミングマージンを見込まなくてもよい。
従って、メモリ全体としてアクセス動作の高速化を達成
できる。

【００１３】〔２〕前記タイミング補償回路は、前記セ
ンスアンプ活性化タイミングと前記ダミーデータ線上で
模擬されるレベル変化タイミングとの早遅を検出する位
相比較回路（１３０）と、前記位相比較回路の比較結果
に従ってアップ／ダウンカウントを行うカウンタ（９
５）とを更に有し、前記可変遅延回路（９４）は、前記
カウンタの計数値の大小に応じて前記センスアンプ活性
化信号（ＶＤＬ）の遅延時間を可変とするように構成で
きる。位相比較回路は、ダミーメモリセルの選択動作を
介してダミーデータ線に与えられる変化と、センスアン
プ活性化信号の変化との位相差に応じて、カウンタにア
ップカウント又はダウンカウントを指示し、そのカウン
ト値を受ける可変遅延回路は前記位相差を相殺するよう
にセンスアンプ活性化信号による活性化タイミングの時
期をずらすように制御する。このように、可変遅延回
路、位相比較回路、及びカウンタは負帰還ループを構成
しており、上記位相差相殺動作をトレーニング動作とし
てを行なう事によって、センスアンプ活性化信号の変化
とダミーデータ線の変化との位相をほぼ揃えて安定化さ
せることができる。そのようなトレーニング動作はメモ
リにクロック信号を投入した直後に行なえば十分であ
る。

【００１４】〔３〕前記半導体集積回路はメモリ単体の
ＬＳＩ（Large Scale Integrated Circuits）であって
もよい。また、前記メモリと共に、命令を実行する中央
処理装置（２０２）を含んだマイクロコンピュータ又は
マイクロプロセッサのような論理ＬＳＩ（２０１）であ
ってもよい。このとき、前記中央処理装置が前記メモリ
をアドレシングするためのアドレス信号を生成する。

【００１５】〔４〕前記タイミング発生回路に対してダ
ミーメモリセル選択回路をワードドライバ回路よりもＹ
方向遠端に配置し、前記ダミーメモリセル選択回路から
出力されるダミーワード線選択信号を受けるダミーメモ
リセルをタイミング発生回路に対してメモリセルアレイ
よりもＹ方向及びＸ方向遠端に配置し、前記位相比較回
路をタイミング発生回路に対してセンスアンプ回路より
もＸ方向遠端に配置することができる。したがって、ワ
ード線選択用クロック信号（φ１）及びセンスアンプ活
性化信号（ＶＤＬ）を生成するためのタイミング発生回
路（９３）を起点に、ダミーワード線選択からダミーデ
ータ線に変化が現れるまでの動作遅延時間と、センスア
ンプ活性化信号（ＶＤＬ）が伝達経路最遠端に伝達され
るまでの動作遅延時間とは、記憶容量に応じたレイアウ
ト構成毎に、常に最大とされるようになる。よって、セ
ンスアンプ活性化タイミングは、メモリの記憶容量若し
くはレイアウト構成に従って、自動的に最適化される。
センスアンプ活性化タイミングに関し、設計上の個別的
なチューニング処理を要しない。

【００１６】〔５〕所望とする記憶容量に応じて上記
〔４〕の構成を持つメモリの品種展開をするための設計
方法では、前記メモリの記憶容量とデータ入出力ビット
数とを決定する第１処理と、前記第１処理で決定された
記憶容量及びデータ入出力ビット数を満足させて、前記
メモリセルアレイを構成するためのメモリセルアレイ単
位ユニットと、前記ワードドライバ回路を構成するため
のワードドライバ回路単位ユニットと、前記カラムスイ
ッチ回路及び前記センスアンプ回路を構成するためのカ
ラム単位ユニットと、前記ダミーメモリセルアレイを構
成するためのダミーメモリセルアレイ単位ユニットとの
レイアウトを決定する第２処理と、を含む。前記〔４〕
で説明したレイアウト規則を満足する事により、記憶容
量に応じてメモリの品種展開を行なう場合にも、夫々異
なる記憶容量で展開されたメモリにおけるセンスアンプ
活性化タイミングを最適に規定できる。このとき、前述
の通り、遅延時間を最適化するために設計上特別なチュ
ーニングを要しない。自動的に最適化されるから、記憶
容量に応じて品種展開される半導体集積回路の設計期間
の短縮に寄与できる。

【００１７】〔６〕既に設計された、メモリセルアレイ
単位ユニット、ワードドライバ回路単位ユニット、カラ
ム単位ユニット、及びダミーメモリセルアレイ単位ユニ
ットの設計データを用いて前記第２処理を行うことがで
きる。

【００１８】

【発明の実施の形態】《ＳＲＡＭ》図１には本発明の一
例に係るＳＲＡＭのブロック図が示される。同図に示さ
れるＳＲＡＭ１は、特に制限されないが、ＣＭＯＳ集積
回路製造技術によって単結晶シリコンのような１個の半
導体基板に形成されている。

【００１９】同図に示されるＳＲＡＭ１は、記憶容量を
増減する品種展開が容易な回路構成を採用してある。換
言すれば、そのような品種展開を容易化する設計方法に
よって設計されている。

【００２０】同図に示されるＳＲＡＭ１は、メモリセル
アレイを構成するためのメモリセルアレイ単位ユニット
２ｕ、ワードドライバ回路を構成するためのワードドラ
イバ回路単位ユニット３ｕ、及びカラムスイッチ回路及
びセンスアンプ回路を構成するためのカラム単位ユニッ
ト４ｕを、メモリセルアレイの回路規模を決定するため
の設計単位として、設計されたものである。

【００２１】前記メモリセルアレイ単位ユニット２ｕは
マトリクス配置されたメモリセル（ＭＣ）５と、メモリ
セルの選択端子に接続されたワード線ＷＬとメモリセル
のデータ入出力端子に接続された相補データ線ＢＬ、Ｂ
Ｌｂとを有して構成される。図１に示されるワード線
は、特に制限されないが、主副ワード線構造を有し、メ
モリセルの選択端子はポリシリコンから成るサブワード
線に接続され、複数本のサブワード線はアルミニウム配
線から成るメインワード線に接続されている。相補デー
タ線ＢＬ，ＢＬｂは代表的に一対が図示されているが実
際には、予め決められた一定数だけ設けられている。

【００２２】前記カラム単位ユニット４ｕは相補データ
線ＢＬ、ＢＬｂを選択的に相補共通データ線ＣＤ、ＣＤ
ｂに導通させるカラムスイッチ回路６と、相補共通デー
タ線ＣＤ，ＣＤｂの電位差を検出して増幅するセンスア
ンプ回路７と、センスアンプ回路７の出力を外部に出力
する出力バッファ回路８とを有する。

【００２３】前記ワードドライバ回路単位ユニット３ｕ
は、一つのメモリセルアレイ単位ユニット２ｕのワード
線の数に対応する数のワードドライバを有する。ワード
ドライバは、直列２段の駆動用インバータ３０，３１
と、ゲート電極が入力端子Ｐ１に共通接続されたｐチャ
ンネル型ＭＯＳトランジスタＱｐ１及びｎチャンネル型
ＭＯＳトランジスタＱｎ２を有する。ＭＯＳトランジス
タＱｐ１は初段インバータ３０の入力と電源端子Ｖｄｄ
との間に配置され、ＭＯＳトランジスタＱｎ２は入力端
子Ｐ２と前記初段インバータ３０の入力との間に配置さ
れている。前記ＭＯＳトランジスタＱｐ１，Ｑｎ２はワ
ード線選択用のデコード論理の一部を構成し、前記入力
端子Ｐ１，Ｐ２には後述するプリデコード信号が供給さ
れる。尚、本明細書で参照する図面において、ｐチャン
ネル型ＭＯＳトランジスタにはその基体ゲートに矢印を
付してｎチャンネル型ＭＯＳトランジスタと区別してい
る。

【００２４】ＳＲＡＭ１は、それ必要なメモリセルアレ
イの規模（記憶容量）に従って前記メモリセルアレイ単
位ユニット２ｕの行方向への配置数と列方向への配置数
とが決定される。ワードドライバ回路単位ユニット３ｕ
の数は、前記メモリセルアレイ単位ユニット２ｕの配置
行数に応じた数とされる。前記カラム単位ユニット４ｕ
は、前記メモリセルアレイ単位ユニット２ｕの配置列数
に応じた数とされる。

【００２５】制御ユニット９ｕは、アドレスバッファ９
０、ロウプリデコーダ９１、カラムデコーダ９２、タイ
ミングジェネレータ９３、可変遅延回路９４、及びカウ
ンタ９５を有する。

【００２６】前記タイミングジェネレータ９３は外部か
ら供給されるクロック信号ＣＬＫに基づいて、ワード線
選択タイミングを決定するクロック信号（ワード線選択
用クロック信号）φ１、カラム選択タイミングを決定す
るクロック信号（カラム選択用クロック信号）及びセン
スアンプの活性化タイミングの生成に利用されるクロッ
ク信号（センスアンプ活性化用クロック信号）φ３を出
力する。タイミングジェネレータ９３は、外部から与え
られるクロック信号ＣＬＫの変化サイクルに同期して自
動的にクロック信号φ１，φ２，φ３を生成して出力す
る。

【００２７】前記アドレスバッファ９０は外部から供給
されるロウアドレス信号１０Ｒ，カラムアドレス信号１
０Ｃを内部相補アドレス信号に変換する。前記個々のロ
ウプリデコーダ９１は、特に制限されないが、ロウアド
レス信号１０Ｒに対応される２ビットの内部相補アドレ
ス信号に対してノア論理を採って、プリデコード信号を
生成する。ロウプリデコーダ９１のデコード動作はクロ
ック信号φ１に同期される。複数個のロウプリデコーダ
９１で形成されるプリデコード信号が前記複数個のワー
ドドライバ３ｕに割り振られて供給され、これによって
ワード線選択動作が行なわれる。

【００２８】前記カラムデコーダ９２は、カラムアドレ
ス信号１０Ｃに対応される内部相補アドレス信号をデコ
ードしてカラムスイッチ回路６の選択信号を生成する。

【００２９】可変遅延回路９４は前記クロック信号φ３
を入力し、このクロック信号φ３にカウンタ９５の６ビ
ットの計数データＳ３２，Ｓ１６，Ｓ８，Ｓ４，Ｓ２，
Ｓ１に応じた遅延を与えてセンスアンプ活性化信号ＶＤ
Ｌを生成する。この例に従えば、前記カウンタ９５は６
ビットのバイナリカウンタである。カウンタ９５は図示
を省略するクロック信号をインクリメント又はデクリメ
ントする。アップ信号ＵＰがアサートされる状態ではイ
ンクリメント動作（アップカウント動作）が行なわれ、
ダウン信号ＤＮがアサートされる状態ではデクリメント
動作（ダウンカウント動作）が行なわれる。

【００３０】前記可変遅延回路９４の一例は図２に示さ
れる。同図に示される可変遅延回路９４は、クロック信
号φ３の通過ゲート数を制御して遅延時間を可変にする
第１の回路部分９４Ａと、出力回路の動作電流を制御す
ることによって遅延時間を可変にする第２の回路部分９
４Ｂとを有する。

【００３１】第１の回路部分９４Ａは、クロック信号φ
３の伝達経路にクロックドインバータ（インバータ、ｐ
チャンネル型ＭＯＳトランジスタ及びｎチャンネル型Ｍ
ＯＳトランジスタによって図示されている）ＣＩＶ１〜
ＣＩＶ６及びインバータＩＶ１〜ＩＶ４を有する。クロ
ック信号φ３の伝達経路は上位２ビットの前記計数デー
タＳ３２，Ｓ１６によって選択される。すなわち、クロ
ック信号φ３は、Ｓ３２，Ｓ１６＝１，１でクロックド
インバータＣＩＶ１を通り、 Ｓ３２，Ｓ１６＝１，０
でインバータＩＶ１及びクロックドインバータＣＩＣ
２，ＣＩＶ３を通り、 Ｓ３２，Ｓ１６＝０，１でイン
バータＩＶ１，ＩＶ２及びクロックドインバータＣＩＣ
４，ＣＩＶ５、ＣＩＶ３を通り、 Ｓ３２，Ｓ１６＝
０，０でインバータＩＶ１〜ＩＶ４及びクロックドイン
バータＣＩＣ６，ＣＩＶ５、ＣＩＶ３を通る。計数デー
タＳ３２，Ｓ１６の値が大きいほどクロック信号φ３の
伝達経路に介在されるインバータ及びクロックドインバ
ータの数が少なくされ、遅延時間が小さくされる。

【００３２】第２の回路部分９４Ｂは、第１の回路部分
９４Ａからの出力をクロックドインバータＣＩＶ７，イ
ンバータＩＶ５，クロックドインバータＣＩＶ８の直列
回路を通してセンスアンプ活性化信号ＶＤＬを出力す
る。前記クロックドインバータＣＩＶ７，ＣＩＶ８の動
作電流はｎチャンネル型制御ＭＯＳトランジスタＱｎ５
〜Ｑｎ８のコンダクタンスに比例して大きくされる。前
記ＭＯＳトランジスタＱｎ８，Ｑｎ７，Ｑｎ６，Ｑｎ５
のゲート電極には下位側４ビットの前記計数データＳ
８，Ｓ４，Ｓ２，Ｓ１が供給される。

【００３３】図２の例に従えば、可変遅延回路９４は、
６ビットの計数データＳ３２，Ｓ１６，Ｓ８，Ｓ４，Ｓ
２，Ｓ１の値が大きくなるほどセンスアンプ活性化信号
ＶＤＬの遅延時間が小さくされる。

【００３４】前記アップ信号ＵＰ及びダウン信号ＤＮは
位相比較回路１３０が生成する。位相比較回路１３０
は、前記センスアンプ活性化信号ＶＤＬのレベル変化と
ダミーデータ線ＤＢＬのレベル変化との位相差を検出
し、ダミーデータ線のレベル変化に対してセンスアンプ
活性化信号ＶＤＬの変化が遅い場合にはアップ信号ＵＰ
をアサートし、速い場合にはダウン信号ＤＮをアサート
する。ダミーデータ線ＤＢＬにはダミーメモリセル１１
０からの読み出し信号が与えられる。図３には位相比較
回路１３０の一例論理回路図が示される。

【００３５】前記ダミーメモリセル１１０は、ダミーメ
モリセルアレイを構成するためのダミーメモリセルアレ
イ単位ユニット１１ｕに含まれている。ダミーメモリセ
ルアレイ単位ユニットは、メモリセルアレイ単位ユニッ
ト２ｕの一対のビット線に係る構成と電気的に等価な構
成を有し、ワードドライバ回路単位ユニット３ｕから最
も離れた位置に設けられたメモリセル単位ユニット２ｕ
の隣の領域に配置されている。ＢＬＤ，ＢＬＤｂは一対
のダミーデータ線、１１０はダミーメモリセル、ＤＷＬ
はダミーワード線である。ダミーメモリセル１１０は、
図４に例示されるように、その記憶情報が固定される点
がメモリセル５と相違される。例えば、ＣＭＯＳスタテ
ィックラッチにおけるＣＭＯＳインバータ１１０Ａの入
力が電源電圧Ｖｄｄに結合され、ダミーメモリセル１１
０はそれが選択されたとき、そのＣＭＯＳインバータ１
１０Ａがローレベル、ＣＭＯＳインバータ１１０Ｂがハ
イレベルを出力しようとする。尚、ダミーデータ線ＤＢ
Ｌ，ＤＢＬｂのプリチャージ回路及びイコライズ回路は
図示を省略してある。

【００３６】ダミーメモリセルアレイ単位ユニット１１
ｕは、記メモリセルアレイ単位ユニット２ｕの配置列数
に応じた数とされる。前記ダミーデータ線ＤＢＬ，ＤＢ
Ｌｂは各ダミーメモリセルアレイ単位ユニット１１ｕ間
で共通接続され、一方のダミーデータ線ＤＢＬはＣＭＯ
Ｓインバータ１３１で論理反転されて位相比較回路１３
０に供給される。位相比較回路１３０及びＣＭＯＳイン
バータ１３１は位相比較ユニット１３ｕに含まれ、前記
カラム単位ユニット４ｕに並設されている。

【００３７】前記ダミーワード線ＤＷＬは、位相比較回
路１３０から最も離れた位置でダミーデータ線ＤＢＬ，
ＤＢＬｂに結合するダミーメモリセル１１０だけに対応
してダミーワード線選択信号１２３が供給される。それ
以外のダミーワード線ＤＷＬには接地端子Ｖｓｓを介し
て非選択レベルが常時供給されている。

【００３８】前記ダミーワード線選択信号１２３はダミ
ーワード線選択ユニット１２ｕで生成され、これは、ダ
ミーワードドライバ１２２、ダミーロウプリデコーダ１
２１、及びカウンタ１２０を有する。前記ダミーワード
ドライバ１２２及びダミーロウプリデコーダ１２１は、
前記ワードドライバユニット３ｕ及びロウプリデコーダ
９１と同じ回路構成を有する。前記カウンタ１２０は２
ビットカウンタであり、前記クロック信号ＣＬＫを計数
する。ダミープリデコーダ１２１はタイミング信号φ１
によるロウプリデコーダ９１の動作タイミングに同期し
て前記カウンタ１２０の２ビット出力が１，１のとき
に、ダミーワード線選択信号１２３を選択レベルに変化
させる。したがって、ダミーワード線選択信号１２３
は、クロック信号ＣＬＫに同期するワード線選択タイミ
ングの４回に１回の割合で選択レベルにされる。

【００３９】次に上記ＳＲＡＭにおけるセンスアンプ活
性化タイミングの生成動作について説明する。ＳＲＡＭ
にクロック信号ＣＬＫが供給されると、これに同期し
て、タイミングジェネレータ９３はクロック信号φ１、
φ２、φ３を出力し、カウンタ１２０は計数動作を繰り
返す。これにより、ダミーワード線選択信号１２３はク
ロック信号ＣＬＫに同期するワード線選択タイミングの
４回に１回の割合で選択レベルにされ、その都度、ダミ
ーメモリセル１１０の選択動作を介してダミーデータ線
ＤＢＬがハイレベルからローレベルへの変化を繰り返
す。この変化はインバータ１３１を介して位相比較回路
１３０の一方の入力端子に与えられる。位相比較回路１
３０の他方の入力端子にはセンスアンプ活性化信号ＶＤ
Ｌの反転レベルが与えられ、双方の信号のローレベルへ
の変化の位相差を検出する。ダミーデータ線のレベル変
化に対してセンスアンプ活性化信号の変化が遅い場合に
はアップ信号ＵＰをアサートし、速い場合にはダウン信
号ＤＮをアサートする。カウンタ９５はアップ信号ＵＰ
によってアップカウント（インクリメント）を行ない、
ダウン信号ＤＮによってダウンカウント（デクリメン
ト）を行なう。可変遅延回路９４、位相比較回路１３
０、及びカウンタ９５は負帰還ループを構成しており、
上記動作（トレーニング動作）を行なう事によって、セ
ンスアンプ活性化信号ＶＤＬの変化とダミーデータ線Ｄ
ＢＬの変化との位相がほぼ揃って安定化される。

【００４０】前記ダミーデータ線ＤＢＬのハイレベルか
らローレベルへの変化は、どのメモリセルのワード線選
択動作よりもわずかに遅れる。ダミーワード線選択ユニ
ット１２ｕはどのロウプリデコーダ９１に対してもタイ
ミングジェネレータ９３から列方向最遠端に配置され、
ダミーワード線選択信号１２３で選択されるダミーメモ
リセル１１０はどのメモリセル５よりも行方向の最遠端
に配置されているからである。したがって、前記トレー
ニング期間を経た時、センスアンプ活性化信号ＶＤＬに
よるセンスアンプ活性化タイミングは、ワード線選択タ
イミングに対して最適化される。この様子は、図５の
（Ｂ）に示されており、ワード線選択によって相補ビッ
ト線がメモリセルの記憶情報に従って相補的にレベル変
化を開始した直後に、センスアンプが活性化される。同
図（Ａ）のようにセンスアンプ活性化タイミングが早過
ぎたり、同図（Ｃ）のようにセンスアンプ活性化タイミ
ングが遅すぎたりする事態が防止される。

【００４１】上記作用から明らかなように、ワード線選
択動作による相補ビット線の変化をダミーデータ線の変
化によって模擬する事で、センスアンプ活性化タイミン
グを決定するから、クロック信号ＣＬＫの周波数、ＳＲ
ＡＭのデバイスプロセス上のばらつき等に影響されず
に、当該センスアンプ活性化タイミングを最適化するこ
とができる。したがって、誤動作を防止でき、さらに、
センスアンプ活性化タイミングに対して過大なタイミン
グマージンを見込まなくてもよい。上記により、ＳＲＡ
Ｍ全体としてメモリアクセス動作の高速化を達成でき
る。

【００４２】《ＳＲＡＭの品種展開》次に上記ＳＲＡＭ
の品種展開の手法について説明する。必要な記憶容量に
応じてＳＲＡＭ１を品種展開する場合、所要の記憶容量
に応じて、前記ワードドライバ回路単位ユニット（Ｂ
０）３ｕ、メモリセルアレイ単位ユニット（Ｄ０）２
ｕ、カラム単位ユニット（Ｃ０）４ｕ、及びダミーメモ
リセルアレイ単位ユニット（Ｘ１）１１ｕの数を決定す
る。制御ユニット（Ａ０）９ｕ、位相比較ユニット（Ｘ
０）１３ｕ、ダミーワード線選択ユニット（Ｘ２）１２
ｕは記憶容量に拘わらず夫々１個づつ採用する。例えば
図６には比較的大きな記憶容量（ワード・ビット数大）
でＳＲＡＭを展開する時の各ユニットのレイアウト構成
の一例が示され、図７には最小の記憶容量（ワード・ビ
ット数小）でＳＲＡＭを展開する時の各ユニットのレイ
アウト構成の一例が示される。

【００４３】図６と図７のレイアウト構成において、記
憶容量の大小に拘わらず、制御ユニット（Ａ０）９ｕに
対してダミーワード線選択ユニット（Ｘ２）１２ｕは列
方向最遠端に配置され、ダミーワード線選択信号１２３
を受けるダミーメモリセルアレイ単位ユニット（Ｘ１）
１１ｕは制御ユニット（Ａ０）９ｕに対して列方向及び
行方向最遠端に配置され、前記位相比較ユニット（Ｘ
０）１３ｕは制御ユニット（Ａ０）９ｕに対して行方向
最遠端に配置されている。したがって、クロック信号φ
１、センスアンプ活性化信号ＶＤＬとを生成する制御ユ
ニット（Ａ０）９ｕを起点に、ダミーワード線選択から
ダミーデータ線に変化が現れるまでの動作遅延時間と、
センスアンプ活性化信号ＶＤＬが伝達経路最遠端に伝達
されるまでの動作遅延時間とは、記憶容量に従ったレイ
アウト構成毎に、常に最大とされるようになる。したが
って、そのレイアウト構成により、センスアンプ活性化
タイミングは自動的に最適化される。

【００４４】例えば、図８は図６に対応される大きな記
憶容量を持つ時のレイアウト構成においてクロック信号
ＣＬＫに対するセンスアンプ活性化信号ＶＤＬの変化を
示し、図９は図７に対応される小さな記憶容量を持つ時
のレイアウト構成においてクロック信号ＣＬＫに対する
センスアンプ活性化信号ＶＤＬの変化を示す。センスア
ンプ活性化タイミングは記憶容量の大きなＳＲＡＭに対
応される図８の方が遅れている（Ｔ１＞Ｔ２）。時間Ｔ
１，Ｔ２は夫々異なる記憶容量で展開されたＳＲＡＭに
おける最適化されたセンスアンプ活性化タイミングを規
定する。その時間は、前述の通り、遅延時間を最適化す
るために設計上特別なチューニングを要しない。自動的
に最適化される。

【００４５】図６及び図７に代表されるように所要の記
憶容量でＳＲＡＭを展開する時の設計方法は、図１０に
示す手順で行なう事ができる。その手順は、メモリ容量
を決定する処理（Ｓ１）、メモリセルアレイの設計単位
を決定する処理（Ｓ２）、設計単位の回路設計及びレイ
アウト設計処理（Ｓ３）、そして設計単位のデータを用
いたメモリ全体のレイアウト設計処理（Ｓ４）を有す
る。

【００４６】メモリ容量を決定する処理（Ｓ１）は、ユ
ーザの要求仕様に応じたメモリ全体の記憶容量とデータ
入出力ビット数とを決定することである。メモリセルア
レイの設計単位を決定する処理（Ｓ２）では、メモリ全
体の記憶容量やデータ入出力ビット数を満足させるよう
に、前記ワードドライバ回路単位ユニット（Ｂ０）３
ｕ、メモリセルアレイ単位ユニット（Ｄ０）２ｕ、カラ
ム単位ユニット（Ｃ０）４ｕ、及びダミーメモリセルア
レイ単位ユニット（Ｘ１）１１ｕの数、換言すれば、個
々の回路の規模を決定することである。これに基づい
て、前記ワードドライバ回路単位ユニット（Ｂ０）３
ｕ、メモリセルアレイ単位ユニット（Ｄ０）２ｕ、カラ
ム単位ユニット（Ｃ０）４ｕ、及びダミーメモリセルア
レイ単位ユニット（Ｘ１）１１ｕ等の設計単位の回路設
計及びレイアウト設計処理（Ｓ３）が行なわれる。この
処理（Ｓ３）は、制御ユニット（Ａ０）９ｕ、位相比較
ユニット（Ｘ０）１３ｕ、ダミーワード線選択ユニット
（Ｘ２）１２ｕに対しても行なわれる。尚、前記設計単
位の回路が既にライブラリなどで提供されている場合に
は、設計単位回路を新たに開発することなく、そのライ
ブラリデータを流用する事ができる。

【００４７】そして、設計単位のデータを用いたメモリ
全体のレイアウト設計処理（Ｓ４）が行なわれる。レイ
アウト設計処理では図６及び図７で説明した前記レイア
ウト規則を満足させる。

【００４８】《マイクロコンピュータ》図１１には前記
ＳＲＡＭ１を用いたマイクロコンピュータ（シングルチ
ップマイクロプロセッサ、シングルチップマイクロコン
トローラ）のブロック図が示される。同図に示されるマ
イクロコンピュータ（ＭＰＵ）２０１は、例えば公知の
半導体集積回路製造技術によって単結晶シリコンのよう
な１個の半導体基板（半導体チップ）に形成される。こ
のマイクロコンピュータ１は、特に制限されないが、ロ
ーカルバスＬ−ｂｕｓ、内部バスＩ−ｂｕｓ、及びペリ
フェラルバスＰ−ｂｕｓなどを有する。それらバスはデ
ータ、アドレス、制御信号の各信号線群を備えている。

【００４９】ローカルバスＬ−ｂｕｓには、特に制限さ
れないが、中央処理装置（ＣＰＵ）２０２、ディジタル
・シグナル・プロセッサ（ＤＳＰ）２０３、キャッシュ
メモリ（ＣＡＣＨＥ）２０４及びクロックパルスジェネ
レータ（ＣＰＧ）２１４が結合される。キャッシュメモ
リ２０４は他方において内部バスＩ−ｂｕｓに結合さ
れ、当該内部バスＩ−ｂｕｓにはライトバックバッファ
（ＷＢＢＵＦ）２０６及びバスコントローラ（ＢＳＣ）
２０７が接続される。バスコントローラ２０７は、外部
入出力回路（ＥＸＩＦ）２０９及び前記ペリフェラルバ
スＰ−ｂｕｓに接続される。外部入出力回路２０９は、
アドレス、データ及び制御信号の各信号線群を備えた外
部バスＥＸ−ｂｕｓなどにインタフェース可能になされ
る。外部バスＥＸ−ｂｕｓには外部メモリ（ＥＭＥＭ）
２２０が代表的に示されている。前記ペリフェラルバス
Ｐ−ｂｕｓには、周辺モジュールとして、例えば、ダイ
レクトメモリアクセスコントローラ（ＤＭＡＣ）２０
８、及びその他の周辺回路（ＰＭＤ）２１０が結合され
ている。

【００５０】前記マイクロコンピュータ１は、クロック
パルスジェネレータ（ＣＰＧ）２１４から出力されるク
ロック信号２１５に同期動作される。前記ＣＰＵ２０２
及びＤＭＡＣ２０８がバスマスタモジュールを構成す
る。前記その他の周辺回路２１０は、特に制限されない
が、シリアルコミュニケーションインタフェースコント
ローラ、リアルタイムクロック回路及びタイマ回路等と
される。周辺回路２１０は前記バスコントローラ２０７
を介してＣＰＵ２０２又はＤＭＡＣ２０８によってアク
セスされる。

【００５１】前記ＣＰＵ２０２は、特に制限されない
が、汎用レジスタや算術論理演算器で代表される演算部
と、プログラムカウンタなどの制御用レジスタ群、そし
て命令のフェッチや解読並びに命令実行手順を制御した
り演算制御を行う命令制御部などを有する。前記ＣＰＵ
２０２は外部メモリ２２０などから命令をフェッチし、
その命令を命令デコーダにて解読することにより、当該
命令に応じたデータ処理を行う。ＣＰＵ２０２はＤＳＰ
２０３のためにデータフェッチを行なうだけでなく、Ｄ
ＳＰ２０３のための固定小数点命令を含む全ての命令を
フェッチする。

【００５２】前記バスコントローラ２０７は、ＣＰＵ２
０２やＤＭＡＣ２０８によるアクセス対象回路（アクセ
ス対象とされるアドレスエリア）に応じて、アクセスデ
ータサイズ、アクセスタイム、ウェイトステートの挿入
制御などを行なって、バスサイクルを制御する。

【００５３】特に制限されないが、キャッシュメモリ２
０４に前記ＳＲＡＭ１が適用される。キャッシュメモリ
２０４がセットアソシアティブ形式とされる場合、ＳＲ
ＡＭ１はキャッシュメモリ２０４の各ウェイを構成する
アドレスアレイ及びデータアレイに用いられている。マ
イクロコンピュータ２０１において、内蔵キャッシュメ
モリ２０４はある程度の記憶容量が確保される事によっ
てＣＰＵ２０２によるメモリアクセス速度を高速化する
事ができるが、その分、マイクロコンピュータのチップ
サイズを大きくする。キャッシュメモリ２０４の記憶容
量をどの程度にするかは、チップサイズ、マイクロコン
ピュータの用途等に応じて決定される。このとき、ＳＲ
ＡＭ１は記憶容量に対する品種展開が考慮され、センス
アンプ活性化タイミングは自動的に最適化されるので、
ユーザの要求仕様に応ずるマイクロコンピュータの設計
期間短縮、データ処理速度の高速化などに寄与できる。

【００５４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５５】例えば、ＳＲＡＭのメモリセルはＣＭＯＳ
スタティック型に限定されず、抵抗負荷型であってもよ
い。また、ＳＲＡＭの制御形式はないぶ動作をコマンド
形式で与える所謂シンクロナスＳＲＡＭと同様の形式に
する事も可能である。また、ＳＲＡＭを内蔵した半導体
集積回路はマイクロコンピュータに限定されず、その他
の論理ＬＳＩであってもよい。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５７】〔１〕ワード線選択動作によるデータ線の
変化をダミーデータ線の変化によって模擬する事で、セ
ンスアンプ活性化タイミングを決定するから、クロック
信号（ＣＬＫ）の周波数、デバイスプロセス上のばらつ
き等に影響されずに、センスアンプ活性化タイミングを
最適化することができる。したがって、誤動作を防止で
き、さらに、センスアンプ活性化タイミングに対して過
大なタイミングマージンを見込まなくてもよい。従っ
て、メモリ全体としてアクセス動作の高速化を達成でき
る。

【００５８】〔２〕前記タイミング補償回路を、位相比
較回路と、カウンタ、及び記可変遅延回路で構成する
と、位相比較回路は、ダミーメモリセルの選択動作を介
してダミーデータ線に与えられる変化と、センスアンプ
活性化信号の変化との位相差に応じて、カウンタにアッ
プカウント又はダウンカウントを指示し、そのカウント
値を受ける可変遅延回路は前記位相差を相殺するように
センスアンプ活性化信号による活性化タイミングの時期
をずらすように制御する。可変遅延回路、位相比較回
路、及びカウンタは負帰還ループを構成するから、上記
位相差相殺動作をトレーニング動作としてを行なうこと
によって、センスアンプ活性化信号の変化とダミーデー
タ線の変化との位相をほぼ揃えて安定化させる動作を容
易化できる。

【００５９】〔３〕前記タイミング発生回路に対してダ
ミーメモリセル選択回路をワードドライバ回路よりもＹ
方向遠端に配置し、前記ダミーメモリセル選択回路から
出力されるダミーワード線選択信号を受けるダミーメモ
リセルをタイミング発生回路に対してメモリセルアレイ
よりもＹ方向及びＸ方向遠端に配置し、前記位相比較回
路をタイミング発生回路に対してセンスアンプ回路より
もＸ方向遠端に配置する規則を採用すれば、ワード線選
択用クロック信号（φ１）及びセンスアンプ活性化信号
（ＶＤＬ）を生成するためのタイミング発生回路（９
３）を起点に、ダミーワード線選択からダミーデータ線
に変化が現れるまでの動作遅延時間と、センスアンプ活
性化信号（ＶＤＬ）が伝達経路最遠端に伝達されるまで
の動作遅延時間とを、記憶容量に応じたレイアウト毎
に、常に最大とすることができ、よって、メモリの記憶
容量若しくはレイアウト構成に従って、センスアンプ活
性化タイミングを自動的に最適化する設計を極めて容易
化できる。上記レイアウト規則を満足する事により、記
憶容量に応じてメモリの品種展開を行なう場合にも、夫
々異なる記憶容量で展開されたメモリにおけるセンスア
ンプ活性化タイミングを最適に規定できる。このとき、
前述の通り、遅延時間を最適化するために設計上特別な
チューニングを要しない。自動的に最適化されるから、
記憶容量に応じて品種展開される半導体集積回路の設計
期間の短縮に寄与できる。

【図面の簡単な説明】

【図１】本発明の一例に係るＳＲＡＭのブロック図であ
る。

【図２】前記可変遅延回路の一例を示す回路図である。

【図３】位相比較回路の一例を示す論理回路図である。

【図４】ダミーメモリセルの一例を示す回路図である。

【図５】ワード線選択タイミングに対するセンスアンプ
活性化タイミングの関係の一例を示すタイミング図であ
る。

【図６】比較的大きな記憶容量でＳＲＡＭを展開する時
の各ユニットのレイアウト構成の一例を示す説明図であ
る。

【図７】最小の記憶容量でＳＲＡＭを展開する時の各ユ
ニットのレイアウト構成の一例を示す説明図である。

【図８】図６に対応される大きな記憶容量を持つ時のレ
イアウト構成においてクロック信号に対するセンスアン
プ活性化タイミング信号の変化時期を示すタイミング図
である。

【図９】図７に対応される小さな記憶容量を持つ時のレ
イアウト構成においてクロック信号に対するセンスアン
プ活性化タイミング信号の変化時期を示すタイミング図
である。

【図１０】所要の記憶容量でＳＲＡＭを展開する時の設
計方法の手順の一例を示すフローチャートである。

【図１１】ＳＲＡＭをキャッシュメモリに適用したマイ
クロコンピュータの一例を示すブロック図である。

【符号の説明】

１ ＳＲＡＭ ２ｕ メモリセルアレイ単位ユニット ＢＬ，ＢＬｂ 相補データ線 ＷＬ ワード線 ３ｕ ワードドライバ回路単位ユニット ４ｕ カラム単位ユニット ５ メモリセル ６ カラムスイッチ回路 ７ センスアンプ回路 ８ 出力バッファ回路 ９ｕ 制御ユニット １１ｕ ダミーメモリセルアレイ単位ユニット １２ｕ ダミーワード線選択ユニット １３ｕ 位相比較ユニット ９３ タイミングジェネレータ ＣＬＫ クロック信号 φ１ ワード線選択用クロック信号 φ２ カラム選択用クロック信号 φ３ センスアンプ活性化用クロック信号 ９４ 可変遅延回路 ９５ カウンタ １１０ ダミーメモリセル ＤＢＬ，ＤＢＬｂ ダミーデータ線 ＤＷＬ ダミーワード線 １２３ ダミーワード線選択信号 ２０１ マイクロコンピュータ ２０２ 中央処理装置 ２０４ キャッシュメモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 選択端子がワード線に接続されると共に
   データ端子がデータ線に接続された複数個のメモリセル
   を有するメモリセルアレイと、前記メモリセルアレイの
   ワード線を駆動するワードドライバ回路と、前記メモリ
   セルアレイのデータ線を選択するカラムスイッチ回路
   と、前記カラムスイッチ回路で選択されたデータ線のデ
   ータを増幅するセンスアンプ回路と、それぞれクロック
   信号に同期するワード線選択用クロック信号とセンスア
   ンプ活性化用クロック信号を生成するタイミング発生回
   路とを含むメモリが１個の半導体基板に形成されて成る
   半導体集積回路において、 選択タイミングが前記ワード線選択タイミングに同期さ
   れるダミーメモリセルを有し前記メモリセルからのデー
   タ読み出し動作に同期する前記データ線のレベル変化タ
   イミングを前記ダミーメモリセルが接続されるダミーデ
   ータ線上で模擬するダミーメモリセルアレイと、 前記ワード線選択用クロック信号を入力して前記ダミー
   メモリセルの選択信号を形成するダミーメモリセル選択
   回路と、 前記ワード線選択タイミングに対するセンスアンプ活性
   化の目標タイミングを補償するタイミング補償回路とを
   設け、 前記タイミング補償回路は、前記センスアンプ活性化用
   クロック信号を入力しうてセンスアンプ活性化信号を形
   成する可変遅延回路を有し、 該可変遅延回路は、前記ダミーデータ線上で模擬される
   レベル変化タイミングに対する前記センスアンプ活性化
   信号の早遅に基づいて前記センスアンプ活性化用クロッ
   ク信号に対する前記センスアンプ活性化信号の遅延時間
   を可変とするものであることを特徴とする半導体集積回
   路。
2. 【請求項２】 前記タイミング補償回路は、前記センス
   アンプ活性化タイミングと前記ダミーデータ線上で模擬
   されるレベル変化タイミングとの早遅を検出する位相比
   較回路と、前記位相比較回路の比較結果に従ってアップ
   ／ダウンカウントを行うカウンタとを更に有し、前記可
   変遅延回路は、前記カウンタの計数値の大小に応じて前
   記センスアンプ活性化信号の遅延時間を可変とするもの
   であることを特徴とする請求項１記載の半導体集積回
   路。
3. 【請求項３】 前記タイミング発生回路に対してダミー
   メモリセル選択回路は前記ワードドライバ回路よりもＹ
   方向遠端に配置され、前記ダミーメモリセル選択回路か
   ら出力されるダミーワード線選択信号を受けるダミーメ
   モリセルはタイミング発生回路に対してメモリセルアレ
   イよりもＹ方向及びＸ方向遠端に配置され、前記位相比
   較回路はタイミング発生回路に対してセンスアンプ回路
   よりもＸ方向遠端に配置されて成るものであることを特
   徴とする請求項２記載の半導体集積回路。
4. 【請求項４】 前記メモリセルはスタティック型メモリ
   セルであることを特徴とする請求項１乃至３の何れか１
   項に記載の半導体集積回路。
5. 【請求項５】 命令を実行する中央処理装置を更に含
   み、該中央処理装置が前記メモリをアドレシングするた
   めのアドレス信号を生成するものであることを特徴とす
   る請求項１乃至４の何れか１項に記載の半導体集積回
   路。
6. 【請求項６】 請求項３に記載の半導体集積回路を設計
   する方法であって、 前記メモリの記憶容量とデータ入出力ビット数とを決定
   する第１処理と、 前記第１処理で決定された記憶容量及びデータ入出力ビ
   ット数を満足させて、前記メモリセルアレイを構成する
   ためのメモリセルアレイ単位ユニットと、前記ワードド
   ライバ回路を構成するためのワードドライバ回路単位ユ
   ニットと、前記カラムスイッチ回路及び前記センスアン
   プ回路を構成するためのカラム単位ユニットと、前記ダ
   ミーメモリセルアレイを構成するためのダミーメモリセ
   ルアレイ単位ユニットとのレイアウトを決定する第２処
   理と、を含むことを特徴とする半導体集積回路の設計方
   法。
7. 【請求項７】 既に設計された、メモリセルアレイ単位
   ユニット、ワードドライバ回路単位ユニット、カラム単
   位ユニット、及びダミーメモリセルアレイ単位ユニット
   の設計データを用いて前記第２処理を行うものであるこ
   とを特徴とする請求項６記載の半導体集積回路の設計方
   法。