JPH11203200A

JPH11203200A - 並列プロセッサおよびメモリ制御方法

Info

Publication number: JPH11203200A
Application number: JP10004324A
Authority: JP
Inventors: Yoshihiko Imamura; 義彦今村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-01-12
Filing date: 1998-01-12
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】高い演算性能を発揮できる並列プロセッサを
提供する。【解決手段】サブバンク４１〜４４に記憶されている
サブページのそれぞれについてライトバックの必要性の
有無を示すタグデータがタグデータ領域１２０に記憶さ
れている。プロセッサエレメントから要求があったサブ
ページがメモリセル領域９０に記憶されていない場合
に、外部アクセスバス２６を介してメインメモリから読
み出された要求があったサブページを含む連続したアド
レスを持つ複数のサブページからなるページと、ライト
バックを必要とするサブページの数が少なくなるように
タグデータを参照して決定されたバンク８０₀〜８０
_m-1に記憶されたページとを入れ替える。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、複数のプロセッサ
エレメントおよび共有メモリがコモンバスを介して接続
された並列プロセッサ、メモリ制御方法およびプロセッ
サに関する。

【０００２】

【従来の技術】コンピュータでは、プロセッサエレメン
ト（ＰＥ:Processor Element) のデータアクセス速度を
高めるために、プロセッサエレメントは高速メモリに対
してのみアクセスを行う構成になっている。しかし、高
速メモリは高価であるため、高速小容量のメモリと低速
大容量のメモリとを階層的に構築したメモリ構造が採用
されている。このようなメモリ構造では、例えば、キャ
ッシュメモリ、メインメモリおよび２次記憶媒体を順に
階層的に構築し、プロセッサエレメントからのデータア
クセスにアドレスの局所性があることを利用して、プロ
セッサエレメントからのアクセス要求に応じて異なる層
のメモリ相互間で所定のラインまたはブロック（ペー
ジ）を単位としてデータを転送している。例えば、プロ
セッサエレメントのアクセス要求に応じて、キャッシュ
メモリとメインメモリとの間で、データをライン単位で
転送し、プロセッサエレメントが要求するデータがキャ
ッシュメモリに高い確率で存在するようにしている。

【０００３】このようなキャッシュメモリでは、プロセ
ッサエレメントからデータアクセスがあった場合に、キ
ャッシュメモリに記憶されているメインメモリのデータ
を管理するタグデータを参照して、当該要求があったデ
ータを含むラインがキャッシュメモリに存在するかを判
断している。キャッシュメモリでは、要求があったデー
タを含むラインがキャッシュメモリに記憶されていない
場合に、例えば、キャッシュメモリに記憶されているラ
インのうち最近アクセスされた時刻が最も古いものをメ
インメモリに退避し、要求があったデータを含むライン
をキャッシュメモリに読み出している。なお、キャッシ
ュメモリは、メインメモリとの間のデータ転送に関して
はライン単位でデータを管理しているが、一般的に、記
憶領域自体は物理的に連続している。

【０００４】また、メインメモリとハードディスクなど
の２次記憶媒体との間でのデータ転送では、例えば、物
理アドレスを固定長のページと呼ばれる単位に分割して
管理するページング機構が採用されている。このような
ページング機構では、論理アドレスから物理アドレスへ
の変換をページテーブルと呼ばれるアドレス変換テーブ
ルを用いて行っている。

【０００５】例えば、連想記憶方式のページテーブルで
は、そのページテーブル内に登録されているページアド
レスを用いて、要求があったページがメインメモリに記
憶されているか否かを判断するために、要求があったペ
ージのページセレクタ（識別番号）と、登録されている
ページのページセレクタとを比較する。また、２次記憶
媒体からメインメモリに、プロセッサエレメントから要
求されたページをページインするときに、ページテーブ
ルに登録されている複数のページから、それらのページ
の有効性を考慮して、無効なページを選択し、これをペ
ージ入れ替えの対象とする。そして、この選択したペー
ジが記憶されてる記憶領域に、プロセッサエレメントか
ら要求のあったページを２次記憶媒体から読み出して記
憶する。

【０００６】また、ページテーブルに登録されているペ
ージに無効なページが存在しない場合には、例えば、ペ
ージテーブルに登録されているページのうち、例えば最
近のアクセスが最も古いページをページ入れ替えの対象
としている。

【０００７】ところで、近年、プログラム中の同時に実
行可能な複数の命令を１チップ内に組み込まれた複数の
プロセッサエレメントで並列に実行し、プログラム全体
の実行時間の短縮を図る並列プロセッサの開発が行われ
ている。このような並列プロセッサのアーキテクチャと
して種々のものが提案されているが、それらの一つとし
て、１組のコモンバス（共有バス）に、複数のプロセッ
サエレメントおよび共有メモリを接続したものがある。

【０００８】図１５は、従来の一般的な並列プロセッサ
１のシステム構成図である。図１５に示すように、並列
プロセッサ１は、１チップ内にコモンバス２、ｎ個のプ
ロセッサエレメント３₁〜３_n、共有メモリ４およびバ
スユニット５が組み込まれており、コモンバス２にプロ
セッサエレメント３₁〜３_n、共有メモリ４およびバス
ユニット５が接続されている。また、バスユニット５
は、外部のチップインタフェース６を介してメインメモ
リ７に接続されている。また、共有メモリ４のメモリセ
ル領域４ａには、１個のデータポートＩ／Ｏが備えられ
ている。並列プロセッサ１では、プロセッサエレメント
３₁〜３_nが、共有メモリ４に記憶されているデータに
アクセスするときに、コモンバス２およびデータポート
Ｉ／Ｏを介してデータが伝送される。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た並列プロセッサ１では、プロセッサエレメント３₁〜
３_nと共有メモリ４との間のデータ転送および共有メモ
リ４とメインメモリ７との間のデータ転送が共にコモン
バス２を介して行われ、しかも、共有メモリ４のメモリ
セル領域４ａが１個のデータポートＩ／Ｏしか備えてい
ないため、以下に示すような理由から、プロセッサエレ
メント３₁〜３_nの待ち時間が長くなる可能性が高いと
いう問題がある。すなわち、共有メモリ４にページフォ
ルトが発生し、共有メモリ４とメインメモリ７との間で
ページの入れ替えを行っている間は、コモンバス２が使
用中であるため、プロセッサエレメント３₁〜３_nは共
有メモリ４にアクセスできない。従って、プロセッサエ
レメント３₁〜３_nから共有メモリ４に対してのアクセ
ス要求は、ページ入れ替え処理が終了するまで待たされ
てしまい、並列プロセッサ１の演算性能が低下してしま
う。

【００１０】このような問題を解決するために、図１６
に示すように、共有メモリ４のメモリセル領域４ｂに複
数個のデータポートＩ／Ｏ（１）〜Ｉ／Ｏ（ｋ）を設け
ることが考えられる。これらのデータポートは、それぞ
れ対応するコモンバス１０に接続されている。しかしな
がら、共有メモリ４の記憶領域全域を対象として複数の
データポートを設けると、メモリセル領域４ｂの面積が
大幅に増大し、並列プロセッサ１に要求されるチップ面
積との関係で、共有メモリ４のメモリ容量を削減しなけ
ればならない。その結果、共有メモリ４に十分なメモリ
容量を持たせることができず、ページフォルトの発生頻
度が高くなり、並列プロセッサ１の演算性能を低下させ
てしまうという問題が生じる。

【００１１】また、並列プロセッサ１では、プロセッサ
エレメント３₁〜３_nによる共有メモリに対してのアク
セスが遅延しないように、プロセッサエレメントからの
アクセス要求に応じてメインメモリ７と共有メモリ４と
の間でのページ入れ替えを行う手法は重要である。しか
しながら、並列プロセッサのメモリ構造として特殊なも
のを用いたときには、前述した従来のメモリ階層構造で
採用した層相互間でのデータ転送手法をそのまま用いる
ことが高い演算性能を得るためには適切でない場合もあ
る。同様なことは、単数のプロセッサエレメントを用い
たプロセッサについても言える。

【００１２】本発明は上述した従来技術の問題点に鑑み
てなされ、高い演算性能を発揮できる並列プロセッサ、
メモリ制御方法およびプロセッサを提供することを目的
とする。

【００１３】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
並列プロセッサは、それぞれ単数または複数のサブペー
ジを記憶する内部メモリを備え、当該内部メモリに記憶
されたデータを用いて演算処理を行う複数のプロセッサ
エレメントと、それぞれ複数のサブページからなる複数
のページを記憶するメインメモリと、前記複数のプロセ
ッサエレメントからアクセスされる共有メモリとを有す
る。ここで、前記共有メモリは、前記メインメモリに記
憶された前記複数のページのうち一部のページを読み出
して記憶する第１の記憶手段と、前記第１の記憶手段に
記憶されたサブページのそれぞれについて、前記メイン
メモリへの書き戻しの必要性の有無を示す特性データを
記憶する第２の記憶手段と、前記プロセッサエレメント
から要求があったサブページが前記第１の記憶手段に記
憶されていない場合に、前記メインメモリへの書き戻し
が必要なサブページの数が少なくなるように前記第１の
記憶手段に記憶されている複数のページのなかから置き
換え対象とするページを前記特性データを参照して決定
し、当該決定されたページが記憶されている前記第１の
記憶手段の記憶領域に、前記メインメモリに記憶されて
いる前記プロセッサエレメントから要求があったサブペ
ージを含むページを読み出して記憶するように制御する
制御手段とを有する。

【００１４】本発明の並列プロセッサでは、プロセッサ
エレメントによる演算処理が実行されているときに、必
要なデータを含むサブページが内部メモリに記憶されて
いないと判断されると、プロセッサエレメントから共有
メモリに当該サブページが要求される。そして、前記共
有メモリの制御手段によって、プロセッサエレメントか
ら要求があったサブページが前記複数のサブバンクの何
れにも記憶されていないと判断された場合には、前記第
２の記憶手段に記憶された特性データが参照され、前記
メインメモリへの書き戻しが必要なサブページの数が少
なくなるように前記第１の記憶手段に記憶されている複
数のページのなかから置き換え対象とするページが決定
される。そして、前記制御手段によって、前記決定され
たページが記憶されている前記第１の記憶手段の記憶領
域に、前記メインメモリに記憶されている前記プロセッ
サエレメントから要求があったサブページを含むページ
を読み出して記憶するように制御される。そして、前記
第１の記憶手段から前記要求を出したプロセッサエレメ
ントの内部メモリに、前記要求があったサブページが転
送および記憶される。当該要求があったサブページのデ
ータは、プロセッサエレメントによる演算処理に用いら
れる。

【００１５】また、本発明の並列プロセッサでは、前記
共有メモリの制御手段において、当該要求があったサブ
ページが第１の記憶手段に記憶されているか否かが判断
され、記憶されていると判断された場合には、当該要求
があったサブページが前記第１の記憶手段から前記要求
があったプロセッサエレメントの内部メモリに転送およ
び記憶される。当該要求があったサブページのデータ
は、プロセッサエレメントによる演算処理に用いられ
る。

【００１６】また、本発明の第１の観点のメモリ制御方
法は、メインメモリに記憶されたそれぞれ複数のサブペ
ージからなる複数のページのうち一部のページを、複数
のプロセッサエレメントからアクセスされる共有メモリ
に記憶し、前記複数のプロセッサエレメントのうち任意
のプロセッサエレメントから要求があったサブページを
前記共有メモリから読み出して前記要求を出したプロセ
ッサエレメントに出力するメモリ制御方法であって、前
記プロセッサエレメントから要求があったサブページが
前記共有メモリに記憶されていない場合に、前記メイン
メモリへの書き戻しが必要なサブページの数が少なくな
るように前記共有メモリに記憶されている複数のページ
のなかから置き換え対象とするページを、前記共有メモ
リに記憶されたサブページのそれぞれについて前記メイ
ンメモリへの書き戻しの必要性の有無を示す前記特性デ
ータを参照して決定する。そして、当該決定されたペー
ジが記憶されている前記共有メモリの記憶領域に、前記
メインメモリに記憶されている前記プロセッサエレメン
トから要求があったサブページを含むページを読み出し
て記憶する。そして、前記共有メモリから前記要求があ
ったサブページを読み出して前記要求を出したプロセッ
サエレメントに出力する。

【００１７】また、本発明のプロセッサは、単数または
複数のサブページを記憶する内部メモリを備え、当該内
部メモリに記憶されたデータを用いて演算処理を行う単
数のプロセッサエレメントと、それぞれ複数のサブペー
ジからなる複数のページを記憶するメインメモリと、前
記プロセッサエレメントからアクセスされる中間メモリ
とを有する。ここで、前記中間メモリは、前記メインメ
モリに記憶された前記複数のページのうち一部のページ
を読み出して記憶する第１の記憶手段と、前記第１の記
憶手段に記憶されたサブページのそれぞれについて、前
記メインメモリへの書き戻しの必要性の有無を示す特性
データを記憶する第２の記憶手段と、前記プロセッサエ
レメントから要求があったサブページが前記第１の記憶
手段に記憶されていない場合に、前記メインメモリへの
書き戻しが必要なサブページの数が少なくなるように前
記第１の記憶手段に記憶されている複数のページのなか
から置き換え対象とするページを前記特性データを参照
して決定し、当該決定されたページが記憶されている前
記第１の記憶手段の記憶領域に、前記メインメモリに記
憶されている前記プロセッサエレメントから要求があっ
たサブページを含むページを読み出して記憶するように
制御する制御手段とを有する。

【００１８】本発明のプロセッサは、単数のプロセッサ
エレメントの場合にも適用される。本発明のプロセッサ
では、プロセッサエレメントによる演算処理が実行され
ているときに、必要なデータを含むサブページが内部メ
モリに記憶されていないと判断されると、プロセッサエ
レメントから中間メモリに当該サブページが要求され
る。そして、前記中間メモリの制御手段によって、プロ
セッサエレメントから要求があったサブページが前記複
数のサブバンクの何れにも記憶されていないと判断され
た場合には、前記第２の記憶手段に記憶された特性デー
タが参照され、前記メインメモリへの書き戻しが必要な
サブページの数が少なくなるように前記第１の記憶手段
に記憶されている複数のページのなかから置き換え対象
とするページが決定される。そして、前記制御手段によ
って、前記決定されたページが記憶されている前記第１
の記憶手段の記憶領域に、前記メインメモリに記憶され
ている前記プロセッサエレメントから要求があったサブ
ページを含むページを読み出して記憶するように制御さ
れる。そして、前記第１の記憶手段から前記プロセッサ
エレメントの内部メモリに、前記要求があったサブペー
ジが転送および記憶される。当該要求があったサブペー
ジのデータは、プロセッサエレメントによる演算処理に
用いられる。

【００１９】また、本発明の第２の観点のメモリ制御方
法は、メインメモリに記憶されたそれぞれ複数のサブペ
ージからなる複数のページのうち一部のページを中間メ
モリに記憶し、プロセッサエレメントから要求があった
サブページを前記中間メモリから読み出して前記プロセ
ッサエレメントに出力するメモリ制御方法であって、前
記プロセッサエレメントから要求があったサブページが
前記中間メモリに記憶されていない場合に、前記メイン
メモリへの書き戻しが必要なサブページの数が少なくな
るように前記中間メモリに記憶されている複数のページ
のなかから置き換え対象とするページを、前記中間メモ
リに記憶されたサブページのそれぞれについて前記メイ
ンメモリへの書き戻しの必要性の有無を示す前記特性デ
ータを参照して決定する。そして、当該決定されたペー
ジが記憶されている前記中間メモリの記憶領域に、前記
メインメモリに記憶されている前記プロセッサエレメン
トから要求があったサブページを含むページを読み出し
て記憶する。そして、前記中間メモリから前記要求があ
ったサブページを読み出して前記プロセッサエレメント
に出力する。

【００２０】

【発明の実施の形態】以下、本発明の実施形態に係わる
並列プロセッサ、プロセッサおよびメモリ制御方法につ
いて詳細に説明する。図１は、本実施形態の並列プロセ
ッサ２１のシステム構成図である。図１に示すように、
並列プロセッサ２１は、例えば、第１のバスとしてのコ
モンバス２２、プロセッサエレメント２３₁〜２３_n、
共有メモリ２４、バスユニット２５および第２のバスと
しての外部アクセスバス２６を有する。

【００２１】並列プロセッサ２１では、コモンバス２２
に、プロセッサエレメント２３₁〜２３_nおよび共有メ
モリ２４が接続されている。また、外部アクセスバス２
６に、共有メモリ２４およびバスユニット２５が接続さ
れている。

【００２２】コモンバス２２は１２８ビットのバス幅を
有し、外部アクセスバス２６は３２ビットのバス幅を有
している。コモンバス２２は、外部アクセスバス２６に
比べて４倍以上のデータ転送速度を持つ。なお、コモン
バス２２と外部アクセスバス２６とのバス幅を同じにす
ることも可能である。プロセッサエレメント２３₁〜２
３_nは、例えば、並列プロセッサ１がＭＩＭＤ(Multipl
e Instruction Multiple Data)型の並列プロセッサの場
合には、個々にプログラムカウンタを持ち、当該プログ
ラムカウンタによって指し示される図示しないインスト
ラクションメモリのアドレスに記憶された命令に応じた
処理を相互に独立して行う。プロセッサエレメント２３
₁〜２３_nとしては、例えば、ＲＩＳＣ(Reduced Instr
uction Set Computer)型の汎用プロセッサが用いられ
る。

【００２３】プロセッサエレメント２３₁〜２３_nは、
それぞれ複数のサブページ、例えば、３個のサブページ
を記憶可能な内部メモリとしてのサブバンク２７₁，２
７₂，２７₃を備えている。ここで、サブページは、メ
インメモリ７上の連続したアドレスの記憶領域に記憶さ
れた５１２バイトのデータであり、４個の連続したアド
レスのサブページによって１ページが構成される。な
お、プロセッサエレメント２３₁〜２３_nが備えている
サブバンクの数を、相互に異なるようにすることも可能
である。プロセッサエレメント２３₁〜２３_nは、後述
するように、共有メモリ２４からサブページを読み込ん
でサブバンク２７₁〜２７₃に記憶するが、プロセッサ
エレメント２３₁〜２３_nの相互間およびサブバンク２
７₁〜２７₃の相互間で異なるページのサブページを記
憶できる。バスユニット２５は、並列プロセッサ２１の
外部に設けられたチップインタフェース６を介してメイ
ンメモリ７に接続されている。メインメモリ７は、４Ｇ
バイトの連続したアドレスを持つメモリ空間を有する。

【００２４】図２は、図１に示す共有メモリ２４の構成
図である。図２に示すように、共有メモリ２４は、例え
ば、コモンバス用制御回路３１、外部バス用制御回路３
２、制御回路３３、メモリ内部バス５１，５２、マルチ
プレクサ（ＭＵＸ）５３，５４，５５，５６、第１の記
憶手段としてのメモリセル領域９０、アドレスデコーダ
５７，５８，５９，６０、第２の記憶手段としてのタグ
データ領域１２０およびリクエストキュー１２５を有す
る。

【００２５】なお、本実施形態では、コモンバス用制御
回路３１、外部バス用制御回路３２および制御回路３３
が本発明の制御手段として機能する。制御回路３３は、
コモンバス用制御回路３１、外部バス用制御回路３２、
マルチプレクサ５３〜５６、アドレスデコーダ５７〜６
０を制御する。また、制御回路３３は、プロセッサエレ
メント２３₁〜２３_nからサブページ置き換え要求信号
（アクセス要求）を入力した場合に、要求があったサブ
ページがメモリセル領域９０に記憶されているか否か
（ページヒットの有無）をタグデータ領域１２０に記憶
された特性データとしてタグデータを参照して判断し、
ページフォルトが発生したと判断した場合には、図４を
用いて後述する方法で、メモリセル領域９０に記憶され
ている複数のページの中から、メインメモリ７からペー
ジインするページと置き換えを行う対象とするページを
決定する。また、制御回路３３は、プロセッサエレメン
ト２３₁〜２３_nから要求があったサブページを最初に
メインメモリ７から共有メモリ２４に転送するように、
共有メモリ２４とメインメモリ７との間のページ転送を
制御する。

【００２６】コモンバス用制御回路３１は、メモリ内部
バス５１およびコモンバス２２を介したプロセッサエレ
メント２３₁〜２３_nとメモリサブバンク４１〜４４と
の間のサブページの転送を制御する。具体的には、コモ
ンバス用制御回路３１は、制御回路３３から制御信号に
基づいて、制御信号Ｓ３１を出力してアドレスデコーダ
５７〜６０を制御すると共に、マルチプレクサ５３〜５
４の切り換え制御を行う。

【００２７】外部バス用制御回路３２は、メモリ内部バ
ス５２および外部アクセスバス２６を介したメモリサブ
バンク４１〜４４とメインメモリ７との間のページの転
送を制御する。具体的には、外部バス用制御回路３２
は、制御回路３３からの制御信号に基づいて、制御信号
Ｓ３２を出力してアドレスデコーダ５７〜６０を制御す
ると共に、マルチプレクサ５３〜５４の切り換え制御を
行う。

【００２８】マルチプレクサ５３〜５６は、制御信号Ｓ
３１，Ｓ３２および制御回路３３からの制御信号に基づ
いて、それぞれメモリサブバンク４１〜４４を、メモリ
内部バス５１および５２の何れか一方と接続する。

【００２９】アドレスデコーダ５７〜６０は、制御信号
Ｓ３１，Ｓ３２をデコードして、それぞれメモリサブバ
ンク４１〜４４に対してのアクセスを制御する。

【００３０】メモリセル領域９０は、４個のメモリサブ
バンク４１〜４４に物理的に等分に分割されている。メ
モリサブバンク４１〜４４は、それぞれ単数のデータポ
ートを備えている。また、メモリセル領域９０は、それ
ぞれメモリサブバンク４１〜４４に対して等分に跨がる
ように、ｍ個のバンク８０₀〜８０_m-1によって区切ら
れている。メモリサブバンク４１〜４４は、例えば、そ
れぞれｍ個のサブページを記憶可能な記憶容量を有す
る。なお、サブページは、例えば、画像データである。
メモリサブバンク４１〜４４は、それぞれマルチプレク
サ５３〜５６、メモリ内部バス５１およびコモンバス２
２を介して、プロセッサエレメント２３₁〜２３_nとの
間で、データ転送をサブページ単位で行う。ここで、デ
ータ転送には、プロセッサエレメント２３₁〜２３_nか
らメモリサブバンク４１〜４４にデータを書き込む動
作、メモリサブバンク４１〜４４からプロセッサエレメ
ント２３₁〜２３_nにデータを読み出す動作、および、
その両方の動作が含まれる。

【００３１】コモンバス２２は１２８ビットのバス幅を
有することから、サブページが１回当たりのデータ転送
の単位となるコモンバス２２を介したバスオペレーショ
ンでは、５１２バイトのサブページを転送するには、３
２（＝５１２×８／１２８）回分のバストランザクショ
ンが最低限必要である。

【００３２】また、メモリサブバンク４１〜４４は、マ
ルチプレクサ５３〜５６、メモリ内部バス５２および外
部アクセスバス２６を介して、各バンク８０₀〜８０
_m-1に記憶されるページ単位で、メインメモリ７との間
でデータ転送を行う。ここで、１ページは２Ｋバイトで
あり、４個のサブページからなる。従って、プロセッサ
エレメント２３₁〜２３_nがアクセスしようとするサブ
ページの先頭アドレスが、図３に示すＡ番地、（Ａ＋５
１２）番地、（Ａ＋１０２４）番地あるいは（Ａ＋１５
３６）番地である場合には、メインメモリ７からＡ番地
から２Ｋバイトの連続したアドレスに記憶された１ペー
ジ分のデータを共有メモリ２４に転送し、この１ページ
分のデータを４個のサブページに分割して、各バンク８
０₀〜８０_mに記憶する。本実施形態では、メインメモ
リ７の４Ｇバイトのメモリ空間を、３２ビットのアドレ
スで指し示している。ここで、この３２ビットのアドレ
スのうち、３１〜１１ビット目がページの先頭アドレス
を示し、１０〜０ビット目がページ内のアドレスを示し
ている。また、１０ビット目および９ビット目がサブバ
ンクを示している。

【００３３】メモリサブバンク４１〜４４に記憶されて
いるサブページは、全てのプロセッサエレメント２３₁
〜２３_nで共有できるように、システム全体で、サブペ
ージのデータ量を統一することが望ましい。本実施形態
では、プロセッサエレメント２３₁〜２３_nのサブバン
ク２７₁のメモリ容量を５１２バイトとし、サブページ
のデータ量も５１２バイトとしている。ここで、外部ア
クセスバス２６は３２ビットのバス幅を有するため、ペ
ージがデータ転送の単位となる外部アクセスバス２６を
介した１回当たりのバスオペレーションでは、２Ｋバイ
トのページを転送するために、５１２（＝２０４８×８
／３２）回分のバストランザクションが最低限必要であ
る。

【００３４】タグデータ領域１２０は、図２に示すよう
に、メモリサブバンク４１〜４４からなるメモリセル領
域９０に記憶されたサブページの特性データとしてのタ
グデータを記憶する。タグデータ領域１２０は、バンク
８０₀〜８０_m-1に対応したタグバンク１３０₀〜１３
０_m-1を有し、タグバンク１３０₀〜１３０_m-1には、
それぞれバンク８０₀〜８０_mに記憶されているサブペ
ージの特性を示すデータが記憶されている。タグデータ
は、バリッド識別領域１２１、ダーディ識別領域１２２
およびページセレクタ領域１２３から構成される。

【００３５】バリッド識別領域１２１は、各サブページ
のデータの有効性を示す１ビットのバリッドビットを、
サブページの数だけ備えている。例えば、バリッド識別
領域１２１には、有効なサブページに対応するバリッド
ビットにバリッドを示す「１」がセットされ、有効でな
い（無効な）サブページに対応するバリッドビットにイ
ンバリッドを示す「０」がセットされている。

【００３６】ダーディ識別領域１２２は、各サブページ
のデータがダーティであるか否かを示す１ビットのダー
ティビットを、サブページの数だけ備えている。ここ
で、ダーティであるとは、当該サブページに、プロセッ
サエレメント２３₁〜２３_nから書き込みがあったこと
を意味し、当該サブページが記憶されている記憶領域を
開放するときに、当該サブページをメインメモリ７に書
き戻す必要がある。すなわち、ライトバックを行う必要
がある。例えば、ダーディ識別領域１２２には、ダーテ
ィなサブページに対応するダーティビットにバリッドを
示す「１」がセットされ、ダーティでないサブページに
対応するダーティビットにインバリッドを示す「０」が
セットされている。

【００３７】ページセレクタ領域１２３は、バンク８０
₀〜８０_mに記憶されているページの識別番号（例え
ば、ページの先頭アドレス）を示すページセレクタを有
する。

【００３８】また、リクエストキュー１２５は、コモン
バス２２およびメモリ内部バス５１を介して発生した共
有メモリ４に対してのプロセッサエレメント２３₁〜２
３_nからのアクセス要求が競合した場合に、アクセス要
求をキューに蓄え、順に処理する。

【００３９】以下、並列プロセッサ２１の動作について
説明する。図４は、並列プロセッサ２１の動作を説明す
るためのフローチャートである。以下、プロセッサエレ
メント２３₁〜２３_nから共有メモリ２４にアクセスが
あった場合に、共有メモリ２４がページヒットした場合
とページミスした場合との並列プロセッサ２１の動作を
図４を参照しながら説明する。なお、図６、図８、図１
０、図１１および図１２に示すタグデータにおいて、本
実施形態の説明に関係のないビットは空白になってい
る。但し、実際のタグデータでは、これらの空白になっ
ているビットに「１」または「０」がセットされてい
る。

【００４０】ページヒットした場合〔ページ置き換えが不要な場合〕図５では、メモリセル
領域９０におけるメモリサブバンク４１〜４４のバンク
８０₆に、それぞれサブページ９１〜９４が記憶されて
いる。また、図６では、タグデータ領域１２０に記憶さ
れたタグデータにおける、バンク８０₆に対応するタグ
バンク１３０₆に記憶されたバリッド識別領域１２１の
うち、メモリサブバンク４２についてのバリッドビット
が「１」、すなわち、有効（バリッド）であることを示
している。図５および図６に示す場合に、例えば、プロ
セッサエレメント２３₃において、読み出し要求が発生
したアドレスを含むサブページ９２が、プロセッサエレ
メント２３₃内のサブバンク２７₁〜２７₃に記憶され
ていないときに、サブページ９２についてのサブページ
置き換え要求信号がプロセッサエレメント２３₃から共
有メモリ２４に出力される（ステップＳ１）。

【００４１】そして、制御回路３３において、サブペー
ジ置き換え要求信号に示されるサブページ９２がメモリ
サブバンク４１〜４４に記憶されているか否かが、タグ
データ領域１２０に記憶されているタグデータのページ
セレクタ領域１２３を参照して判断される（ステップＳ
２）。具体的には、サブページ置き換え要求信号に示さ
れるサブページ９２のページセレクタと、タグバンク１
３０₀〜１３０_m-1の全てに記憶されているページセレ
クタ領域１２３のページセレクタとが比較される。そし
て、例えば、サブページ９２のページセレクタとタグバ
ンク１３０₆に記憶されているページセレクタとが一致
した場合には、タグバンク１３０₆に対応するバンク８
０₆に当該要求があったサブページ９２が記憶されてい
ると判断される。また、サブページ置き換え要求信号に
よって示されるサブページ９２のアドレスの９ビット目
および１０ビット目から、サブページ９２がメモリサブ
バンク４２に記憶されていると判断される。

【００４２】次に、制御回路３３によって、タグデータ
のバリッド識別領域１２１におけるタグバンク１３０₆
のメモリサブバンク４２についてのバリッドビットがバ
リッド「１」およびインバリッド「０」の何れであるか
が判断される（ステップＳ３）。このとき、図６に示す
ように、タグバンク１３０₆のサブバンク４２ついての
バリッドビットが「１」、すなわち有効であると判断さ
れる。

【００４３】次に、制御回路３３からの制御に応じて、
コモンバス用制御回路３１から制御信号Ｓ３１がアドレ
スデコーダ５８に出力される。これにより、例えば、ア
ドレスデコーダ５８によって、マルチプレクサ５４がメ
モリ内部バス５１に接続され、サブページ９２がコモン
バス２２を介してプロセッサエレメント２３₃に転送さ
れる。サブページ９２は、プロセッサエレメント２３₃
の例えばサブバンク２７₁に記憶される。その後、プロ
セッサエレメント２３₃において、サブバンク２７₁に
記憶されたサブページ９２から、読み出し要求が発生し
たアドレスのデータが読み出され、この読み出されたデ
ータを用いて演算（画像演算）処理が行われる（ステッ
プＳ４）。

【００４４】〔ステップＳ１３が実行される場合〕ステ
ップＳ１３は、プロセッサエレメント２３₃〜２３_nか
ら要求があったサブページが共有メモリ２４に記憶され
ているが、当該サブページが無効である場合に実行され
る。制御回路３３によって、ステップＳ３において、タ
グデータのバリッド識別領域１２１におけるタグバンク
１３０₆のメモリサブバンク４２についてのバリッドビ
ットが「０」、すなわち無効であると判断された場合
に、プロセッサエレメント２３₃から要求があったサブ
ページ９２を含むページが、メインメモリ７からメモリ
セル領域９０のバンク８０₆に転送および記憶される。

【００４５】次に、制御回路３３からの制御に応じて、
コモンバス用制御回路３１から制御信号Ｓ３１がアドレ
スデコーダ５８に出力される。これにより、例えば、ア
ドレスデコーダ５８によって、マルチプレクサ５４がメ
モリ内部バス５１に接続され、サブページ９２がコモン
バス２２を介してプロセッサエレメント２３₃に転送さ
れる。サブページ９２は、プロセッサエレメント２３₃
の例えばサブバンク２７₁に記憶される。その後、プロ
セッサエレメント２３₃において、サブバンク２７₁に
記憶されたサブページ９２から、読み出し要求が発生し
たアドレスのデータが読み出され、この読み出されたデ
ータを用いて演算処理が行われる（ステップＳ４）。

【００４６】ページフォルトが発生した場合〔ステップＳ７が実行される場合〕ステップＳ７は、プ
ロセッサエレメント２３₃〜２３_nから要求があったサ
ブページが共有メモリ２４に記憶されておらず、当該要
求があったサブページを記憶するサブバンクに既に記憶
されているサブページのなかに無効なものが１個存在す
る場合に実行される。

【００４７】図７では、メモリセル領域９０におけるメ
モリサブバンク４１〜４４のバンク８０₉に、それぞれ
サブページ２０１〜２０４が記憶されている。また、図
８では、タグデータ領域１２０に記憶されたタグデータ
おけるバンク８０₉に対応するタグバンク１３０₉に記
憶されているバリッドビットのうち、メモリサブバンク
４２についてのバリッドビットが「０」、すなわち、無
効（インバリッド）であることを示している。また、タ
グバンク１３０₉以外のタグバンクに記憶されているメ
モリサブバンク４２についてのバリッドビットが全て
「１」、すなわち有効（バリッド）になっている。

【００４８】図７および図８に示す場合に、例えば、プ
ロセッサエレメント２３₃において、読み出し要求が発
生したアドレスを含むサブページが、プロセッサエレメ
ント２３₃に内蔵されたサブバンク２７₁〜２７₃に記
憶されていないときに、このサブページについてのサブ
ページ置き換え要求信号が共有メモリ２４に出力される
（ステップＳ１）。そして、制御回路３３において、サ
ブページ置き換え要求信号に示されるサブページがメモ
リサブバンク４１〜４４に記憶されているか否かが、タ
グデータ領域１２０に記憶されているタグデータのペー
ジセレクタ領域１２３を参照して判断される（ステップ
Ｓ２）。具体的には、制御回路３３において、サブペー
ジ置き換え要求信号に示されるサブページのページセレ
クタと、ページセレクタ領域１２３のページセレクタと
が比較され、サブページ置き換え要求信号に示されるサ
ブページのページセレクタとタグバンク１３０₀〜１３
０_m-1に記憶されているページセレクタとが不一致であ
ると判断される。すなわち、サブページ置き換え要求信
号に示されるサブページがメモリサブバンク４１〜４４
に記憶されていると判断される。

【００４９】次に、制御回路３３において、タグデータ
におけるタグバンク１３０₀〜１３０_m-1に記憶されて
いるバリッドビットのうち、サブページ置き換え要求信
号に示されるサブページが記憶されるメモリサブバンク
についてのバリッドビットが、「０」、すなわち無効を
示すものが検索される（ステップＳ５）。ここでは、サ
ブページ置き換え要求信号に示されるサブページのアド
レスの９ビット目および１０ビット目から、当該サブペ
ージがメモリサブバンク４２に記憶されると判断され、
バリッド識別領域１２１のうち、メモリサブバンク４２
についてのバリッドビットが無効、すなわち「０」を示
すものが検索される。そして、この検索の結果、タグバ
ンク１３０₉のサブバンク４２についてのバリッドビッ
トのみが、無効を示していると判断される（ステップＳ
６）。

【００５０】次に、制御回路３３からの制御に応じて、
外部バス用制御回路３２から制御信号Ｓ３２が、アドレ
スデコーダ５８に出力される（ステップＳ７）。これに
より、例えば、アドレスデコーダ５８によって、マルチ
プレクサ５４がメモリ内部バス５２に接続され、図９に
示すように、サブページ置き換え要求信号に示されるサ
ブページ２１２がメインメモリ７から読み出され、外部
アクセスバス２６およびメモリ内部バス５２を介して、
メモリサブバンク４２のバンク８０₉に記憶される。こ
れにより、図１０に示すように、タグバンク１３０₉の
メモリサブバンク４２に対応するバリッドビットが
「１」にセットされる。

【００５１】サブページ２１２がサブバンク４２のバン
ク８０₉に記憶された後に、制御回路３３からの制御に
応じて、コモンバス用制御回路３１から制御信号Ｓ３１
が、アドレスデコーダ５８に出力される。これにより、
例えば、アドレスデコーダ５８によって、マルチプレク
サ５４がメモリ内部バス５１に接続され、サブページ２
１２がメモリ内部バス５１およびコモンバス２２を介し
て、プロセッサエレメント２３₃に転送される。

【００５２】また、メインメモリ７と共有メモリ２４と
の間のデータ転送はページ単位であるため、サブページ
２１２がサブバンク４２のバンク８０₉に記憶された後
に、サブページ２１２を含むページの他のサブページ２
１３，２１４，２１１が、それぞれメモリサブバンク４
３，４４，４１のバンク８０₉に順に記憶される。な
お、サブページ２１２をメモリサブバンク４２からコモ
ンバス２２を介してプロセッサエレメント２３₃に転送
する処理と、サブページ２１１，２１３，２１４をメイ
ンメモリ７から外部アクセスバス２６を介してメモリサ
ブバンク４１，４３，４４に転送して記憶する処理とは
並行（多重化）して行われる。ここで、制御回路３３
は、サブページ２０３，２０４，２０１のうち、ダーデ
ィ識別領域１２２のダーティビットがバリッドのサブペ
ージについては、メインメモリ７にライトバックした
（書き戻した）後に、置き換えを行う。

【００５３】サブページ２１２は、コモンバス２２を介
してプロセッサエレメント２３₃に転送されると、プロ
セッサエレメント２３₃の例えばサブバンク２７₁に記
憶される。その後、プロセッサエレメント２３₃におい
て、サブバンク２７₁に記憶されたサブページ２１２か
ら、読み出し要求が発生したアドレスのデータが読み出
され、当該読み出したデータを用いて演算処理が行われ
る（ステップＳ４）。

【００５４】〔ステップＳ１０が実行される場合〕ここ
では、メモリサブバンク４１〜４４の記憶状態が図９に
示され、タグデータ領域１２０に記憶されているタグデ
ータが図１１に示す場合について説明する。この場合、
図４に示すステップＳ１，Ｓ２およびステップＳ５で
は、前述した処理が行われる。但し、制御回路３３にお
けるステップＳ５の検索の結果、タグデータにおけるタ
グバンク１３０₆，１３０₉，１３０₁₂のメモリサブバ
ンク４２についてのバリッドビットが「０」、すなわち
無効を示していると判断される（ステップＳ６）。

【００５５】次に、制御回路３３において、タグデータ
におけるタグバンク１３０₆，１３０₉，１３０₁₂のバ
リッドビットのうち、サブページ置き換え要求信号に示
されるサブページの次に置き換えが行われるサブページ
が記憶されているメモリサブバンク４３についてのバリ
ッドビットに「０」、すなわち無効を示すものがあるか
否か、および、メモリサブバンク４３についてのダーテ
ィビットに「０」、すなわち無効を示すものがあるか否
かが検索される（ステップＳ８）。図１１に示す例で
は、このような条件を満たすタグバンク１３０₆，１３
０₉，１３０₁₂は存在しない（ステップＳ９）。そのた
め、タグバンク１３０₆，１３０₉，１３０₁₂に対応す
るバンク８０₆，８０₉，８０₁₂に記憶されているペー
ジのうち、任意のページを置き換え対象とできる。例え
ば、ＬＲＵ方式などで、バンク８０₉に記憶されている
ページを置き換え対象とする。

【００５６】そして、プロセッサエレメント２３₃から
のサブページ置き換え要求信号に示されるサブページが
メインメモリ７から読み出され、外部アクセスバス２６
およびメモリ内部バス５２を介して、バンク８０₉のメ
モリサブバンク４２に記憶される（ステップＳ１０）。
そして、制御回路３３からの制御に応じて、コモンバス
用制御回路３１から制御信号Ｓ３１が、アドレスデコー
ダ５８に出力される。これにより、例えば、アドレスデ
コーダ５８によって、マルチプレクサ５４がメモリ内部
バス５１に接続され、バンク８０₉のメモリサブバンク
４２に記憶されたサブページがメモリ内部バス５１およ
びコモンバス２２を介して、プロセッサエレメント２３
₃に転送される。このサブページは、プロセッサエレメ
ント２３₃の例えばサブバンク２７₁に記憶される。そ
の後、プロセッサエレメント２３₃において、サブバン
ク２７₁に記憶されたサブページから、読み出し要求が
発生したアドレスのデータが読み出される（ステップＳ
４）。

【００５７】このとき、メインメモリ７と共有メモリ２
４との間のデータ転送はページ単位であるため、要求が
あったサブページが属するページの他の３個のサブペー
ジが、それぞれメモリサブバンク４１，４３，４４のバ
ンク８０₉に記憶される。また、タグバンク１３０₉に
記憶されているタグデータのダーディ識別領域１２２の
うちメモリサブバンク４３に対応するダーティビットが
「１」、すなわち有効になっているため、メモリサブバ
ンク４３のバンク８０₉に記憶されていたサブページを
メインメモリ７にライトバックした後に、メインメモリ
７から対応するサブページをメモリサブバンク４３のバ
ンク８０₉に記憶する。なお、バンク８０₉のメモリサ
ブバンク４２に記憶されたサブページをメモリ内部バス
５１およびコモンバス２２を介してプロセッサエレメン
ト２３₃に転送する処理と、外部アクセスバス２６を介
したメモリサブバンク４１，４３，４４とメインメモリ
７との間のサブページ転送処理およびライトバック処理
は並行して行われる。

【００５８】〔ステップＳ１１が実行される場合〕ここ
では、メモリサブバンク４１〜４４の記憶状態が図９に
示され、タグデータ領域１２０に記憶されているタグデ
ータの記憶状態が図１２に示す場合について説明する。
この場合には、図４に示すステップＳ１，Ｓ２，Ｓ５，
Ｓ６およびＳ８では、前述した処理が行われる。但し、
ステップＳ８の検索の結果、タグデータにおけるタグバ
ンク１３０₉に記憶されているバリッドビットについ
て、サブページ置き換え要求信号に示されるサブページ
の次に置き換えが行われるサブページが記憶されている
メモリサブバンク４３についてのバリッドビットが無効
であると判断される。また、タグデータにおけるタグバ
ンク１３０₁₂に記憶されているダーティビットについ
て、メモリサブバンク４３についてのダーティビットが
無効であると判断される。そして、タグバンク１３
０₉，１３０₁₂に対応するバンク８０₉，８０₁₂のう
ち、任意のバンクに記憶されているページが置き換えた
対象となる。例えば、ＬＲＵ方式などで、バンク８０₉
に記憶されているページが置き換え対象となる。

【００５９】次に、プロセッサエレメント２３₃からの
サブページ置き換え要求信号に示されるサブページがメ
インメモリ７から読み出され、外部アクセスバス２６お
よびメモリ内部バス５２を介して、バンク８０₉のメモ
リサブバンク４２に記憶される（ステップＳ１１）。そ
して、制御回路３３からの制御に応じて、コモンバス用
制御回路３１から制御信号Ｓ３１が、アドレスデコーダ
５８に出力される。これにより、例えば、アドレスデコ
ーダ５８によって、マルチプレクサ５４がメモリ内部バ
ス５１に接続され、バンク８０₉のメモリサブバンク４
２に記憶されたサブページがメモリ内部バス５１および
コモンバス２２を介して、プロセッサエレメント２３₃
に転送される。このサブページは、プロセッサエレメン
ト２３₃の例えばサブバンク２７₁に記憶される。その
後、プロセッサエレメント２３₃において、サブバンク
２７₁に記憶されたサブページから、読み出し要求が発
生したアドレスのデータが読み出される（ステップＳ
４）。

【００６０】このとき、メインメモリ７と共有メモリ２
４との間のデータ転送はページ単位であるため、要求が
あったサブページが属するページの他の３個のサブペー
ジが、それぞれメモリサブバンク４３，４４，４１のバ
ンク８０₉に順に記憶される。また、タグデータにおけ
るタグバンク１３０₉のメモリサブバンク４３に対応す
るバリッドビットが「０」、すなわち無効になっている
ため、メモリサブバンク４３のバンク８０₉に記憶され
ていたサブページをメインメモリ７にライトバックせず
に、メインメモリ７から対応するサブページをメモリサ
ブバンク４３のバンク８０₉に記憶する。なお、バンク
８０₉のメモリサブバンク４２に記憶されたサブページ
をメモリ内部バス５１およびコモンバス２２を介してプ
ロセッサエレメント２３₃に転送する処理と、外部アク
セスバス２６を介したメモリサブバンク４１，４３，４
４とメインメモリ７との間のサブページ転送処理とは並
行して行われる。

【００６１】〔ステップＳ１２が選択される場合〕制御
回路３３によるステップＳ５の検索の結果、タグデータ
におけるプロセッサエレメント２３₃から要求があった
サブページが記憶されているサブバンクに対応するバッ
リッドビットの全てが「１」、すなわち有効を示してい
る場合に、バンク８０₀〜８０_mに記憶されている全て
のページを対象として、例えば、ＬＲＵ方式などを採用
して、最近のアクセスが最も古いページを置き換え対象
とし、必要に応じてメインメモリ７にライトバックを行
った後に、プロセッサエレメント２３₃から要求のあっ
たサブページを含むページをメインメモリ７から転送し
てメモリセル領域９０に記憶する。

【００６２】多重アクセス次に、図１３に示すように、プロセッサエレメント２３
₃からの読み出し要求に応じて、共有メモリ２４のバン
ク８０₁に記憶されたサブページ９１〜９４が、メモリ
内部バス５２および外部アクセスバス２６を介して転送
されたメインメモリ７に記憶されたサブページ１０１〜
１０４と置き換えられている最中に、プロセッサエレメ
ント２３₃以外のプロセッサエレメント２３₄から共有
メモリ２４のバンク８０₆に記憶されたサスページ１１
２に対しての読み出し要求が発生した場合の並列プロセ
ッサ２１の処理について説明する。

【００６３】この場合には、サブページ１１２に対して
の読み出し要求が、プロセッサエレメント２３₄からコ
モンバス２２を介して共有メモリ２４に出力され、この
読み出し要求が制御信号Ｓ７０としてコモンバス用制御
回路３１に出力される。このとき、サブページ１１２は
メモリサブバンク４２に記憶されているため、コモンバ
ス用制御回路３１からアドレスデコーダ５８に制御信号
Ｓ３１が出力され、マルチプレクサ５４がメモリ内部バ
ス５１に接続される。これによって、サブページ１１２
が、メモリ内部バス５１およびコモンバス２２を介し
て、プロセッサエレメント２３₄に出力される。

【００６４】並列プロセッサ２１では、上述したサブペ
ージ１１２の転送処理と並行して、共有メモリ２４のバ
ンク８０₁に記憶されたサブページ９１〜９４とメイン
メモリ７に記憶されたサブページ１０１〜１０４との入
れ替え処理が行われる。すなわち、並列プロセッサ２１
では、プロセッサエレメント２３₁〜２３_nと共有メモ
リ２４との間でのサブページの転送処理と、共有メモリ
２４とメインメモリ７との間でのページ転送処理とを多
重化できる。

【００６５】以上説明したように、並列プロセッサ２１
によれば、共有メモリ２４にページフォルトが発生した
場合に、図４に示すステップＳ８およびＳ９のように、
プロセッサエレメント２３₁〜２３_nが要求しているサ
ブページが記憶されるサブバンクの他に、当該サブバン
クに続いてサブページの置き換え対象となるサブバンク
のバリッドビッドおよびダーティビッドを考慮して、ラ
イトバックの発生をできるだけ抑えるように、ページの
置き換え対象となるバンクを決定する。そのため、ライ
トバック処理が発生する確率を低減でき、ライトバック
処理によるプロセッサエレメント２３₁〜２３_nの待ち
時間が短縮され、高性能な演算処理を実現できる。

【００６６】特に、並列プロセッサ２１のように、コモ
ンバス２２のデータ転送能力が外部アクセスバス２６の
データ転送能力の４倍あり、メモリセル領域９０が４個
のメモリサブバンク４１〜４４に分割されている場合に
は、１ページ全体で、１個のサブページをライトバック
する場合と、４個のサブページをライトバックする場合
とで、ライトバックに伴う処理時間が４倍以上異なる。
従って、ライトバックの必要があるサブページを多く含
むページを置き換えの対象にした場合と、そうでない場
合とで、ページ置き換えに伴う時間が７倍以上も異なる
場合がある。すなわち、並列プロセッサ２１のように、
ライトバックの必要があるサブページの数が少ないペー
ジをページ置き換えの対象とすることは、プロセッサエ
レメント２３₁〜２３_nによる共有メモリ２４に対して
のアクセスに伴う待ち時間を短縮する上で非常に効果的
である。

【００６７】また、並列プロセッサ２１では、共有メモ
リ２４にページフォルトが発生した場合に、当該ページ
の全てが、メインメモリ７から共有メモリ２４に読み込
まれる前でも、必要なサブページが読み込まれた時点
で、プロセッサエレメント２３₁〜２３_nは当該読み込
まれたサブページにアクセスすることができる。そのた
め、ページフォルトに伴うプロセッサエレメント２３₁
〜２３_nの待ち時間を大幅に短縮でき、その結果、高速
処理が実現される。

【００６８】また、画像処理などの分野では、同一のペ
ージ内のデータが、プロセッサエレメント２３₁〜２３
_nから連続してアクセスされる場合が多いが、並列プロ
セッサ２１では、ページフォルトが発生した場合に、要
求が生じたサブページの他に当該サブページと連続した
アドレスを持つ他の３個のサブページもメインメモリ７
から共有メモリ２４に読み込むため、次にページフォル
トが発生する可能性を低減できる。すなわち、画像処理
の特性から、要求があったサブページと連続したアドレ
スのサブページについても近い将来、プロセッサエレメ
ント２３₁〜２３_nからアクセスが発生する可能性が高
いため、これらのサブページを要求があったサブページ
と共にメインメモリ７から共有メモリ２４に読み込むこ
とは、将来のページフォルトの発生率を低下させるのに
有効である。

【００６９】また、並列プロセッサ２１によれば、共有
メモリ２４のメモリセルのサブバンクとして単数のデー
タポートを備えたものを用いて、プロセッサエレメント
２３₁〜２３_nと共有メモリ２４との間でのサブページ
転送処理と、共有メモリ２４とメインメモリ７との間で
のページ転送処理とを並行して行うことができるため、
高速処理を実現できる。すなわち、共有メモリ２４は、
シングルポートであるにも係わらずに、機能的に、２ポ
ートと略同じ性能を実現できる。

【００７０】また、並列プロセッサ２１によれば、図２
に示すように、メモリセル領域９０を４個のメモリサブ
バンク４１〜４４に物理的に分割して、メモリサブバン
ク４１〜４４に単数のデータポートを設けることで、従
来の図１６に示す従来の共有メモリ４のようにメモリセ
ル領域全体を対象として４個のデータポートを設けた場
合に比べて、配線数を大幅に削減でき、メモリセル領域
９０の小規模化を図ることができる。その結果、並列プ
ロセッサ２１内の限られた領域に、従来より多くの容量
のメモリセル領域を設けることができる。

【００７１】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、図１に示すよう
に、ｎ個のプロセッサエレメント２３₁〜２３_nをコモ
ンバス２２に接続した並列プロッサを例示したが、本発
明は、例えば、図１４に示すように、コモンバス２２に
単数のプロセッサエレメント２３₁を接続したプロセッ
サ２００にも適用できる。図１４に示すプロセッサ２０
０でも、前述した並列プロセッサ２１と同様に、プロセ
ッサエレメント２３₁によるサブページの要求に応じ
て、前述した図４に示す処理によって、コモンバス２２
を介したプロセッサエレメント２３₁と中間メモリ２０
４との間のサブページの転送、および、外部アクセスバ
ス２６を介した中間メモリ２０４とメインメモリ７との
間のページの転送を行う。ここで、中間メモリ２０４
は、前述した図２に示す共有メモリ４と同じ構成をして
いる。プロセッサ２００によれば、図４に示すデータ転
送処理を採用することで、ページフォルトが発生した場
合に、中間メモリ２０４に記憶されているページをメイ
ンメモリ７にライトバックされる回数を低減でき、プロ
セッサエレメント２３₁の待ち時間を短縮できる。

【００７２】また、上述した図１に示す実施形態では、
プロセッサエレメント２３₃から要求があったサブペー
ジが記憶されているメモリサブバンク４２の次にメモリ
サブバンク４３がサブページの置き換えの対象になる場
合を例示したが、メモリサブバンク４２の次にメモリサ
ブバンク４１をサブページの置き換えの対象にするよう
にしてもよい。この場合には、図４に示すステップＳ８
において、タグバンク１３０₉および１３０₁₂のうち、
メモリサブバンク４１に対応するバリッドビットおよび
ダーティビットの少なくとも一方が無効であるものが検
索される。

【００７３】また、上述した実施形態では、図４のステ
ップＳ８において、プロセッサエレメント２３₃から要
求があったサブページが記憶されているメモリサブバン
クの次にサブページの置き換え対象となるメモリサブバ
ンク４３に対応するサブページの置き換えの対象になる
場合を例示したが、要求があったサブページに属するペ
ージに含まれる他のサブページの全てあるいは一部が記
憶されているメモリサブバンクに対応するバリッドビッ
トおよびダーティビットを考慮するようにしてもよい。
このとき、例えば、要求があったサブページに属するペ
ージに含まれる他のサブページの全てが記憶されている
メモリサブバンクに対応するバリッドビットおよびダー
ティビットを考慮した場合には、バリッドビットおよび
ダーティビットの少なくとも一方が無効であるものの数
が多いバンクをページ置き換えの対象とする。並列プロ
セッサ２１によれば、メインメモリ７から読み込むペー
ジを記憶する共有メモリ２４のバンクを決定するとき
に、当該バンクに既に記憶されているページを構成する
４個のサブページの全てについてライトバックの必要性
を考慮することで、ライトバック処理によるメモリアク
セス速度の低下を４倍程度に抑えることが可能である。

【００７４】また、上述した実施形態では、図４に示す
ステップＳ１１，Ｓ１２，Ｓ１３において、ＬＲＵ方式
でぺージ置き換え対象とするバンクを決定したが、その
他の方式でバンクを決定してもよい。

【００７５】また、上述した実施形態では、図１に示す
プロセッサエレメント２３₁〜２３_nおよび図１４に示
すプロセッサエレメント２３₁がサブページからデータ
を読み出す場合を例示したが、サブページにデータを書
き込む場合でも、コモンバス２２を介したサブページの
転送処理および外部アクセスバス２６を介したページの
転送処理は同じである。

【００７６】また、上述した実施形態では、共有メモリ
２４のメモリセル領域を４個のメモリサブバンク４１〜
４４に分割した場合を例示したが、メモリサブバンクの
数は任意である。従って、例えば、共有メモリ２４のメ
モリセル領域を８個のメモリサブバンクに分割してもよ
い。この場合には、１ページは８個のサブページで構成
される。また、上述した実施形態では、単数のサブペー
ジのデータ量を５１２バイトとしたが、このデータ量は
特に限定されず、２５６バイトあるいは１０２４バイト
などであってもよい。

【００７７】また、図１３を用いて説明した共有メモリ
２４とメインメモリ７との間のページ置き換え処理は、
最初にサブバンク４２に記憶されたサブページ９２につ
いての置き換え処理を行えば、その後、サブバンク４
１，４３，４４に記憶されたサブページ９１，９３，９
４をメインメモリ７との間でどの順序で置き換えてもよ
い。例えば、上述した実施形態では、要求があったサブ
ページ９２の次にアドレスをインクリメントする方向
に、サブページ９３，９４，９１の順で置き換えを行っ
たが、アドレスをデクリメントする方向に、サブページ
９２の次にサブページ９１，９４，９３の順で置き換え
てもよい。

【００７８】また、図１３を用いて説明した共有メモリ
２４とメインメモリ７との間のページ置き換え処理で
は、サブページ９１〜９４を置き換える順序のパターン
は、２４（＝４×３×２×１）通りある。従って、並列
プロセッサ２１では、共有メモリ２４とメインメモリ７
との間で、この２４通りのうちいずれの順序でサブペー
ジを置き換えてもよい。例えば、プロセッサエレメント
２３₁〜２３_nからのアクセス要求を考慮せず、例え
ば、常に、サブページ９１，９２，９３，９４の順でサ
ブページを置き換えてもよい。

【００７９】また、本発明は、例えば、プロセッサエレ
メント２３₁〜２３_nの動作モードを判断したり、各プ
ロセッサエレメント２３₁〜２３_nのデータアクセスパ
ターンがメモリアドレスを増加および減少する方向の何
れであるかを判断する判断回路を設けることも可能であ
る。この場合には、当該判断回路の判断結果に基づい
て、共有メモリ２４とメインメモリ７との間でのサブペ
ージの置き換え順序を、プロセッサエレメント２３₁〜
２３_nのアクセス待ち時間が短くなるように、柔軟に設
定するように構成することができる。ここで、共有メモ
リ２４におけるサブページの置き換え順序を制御する手
段として、固定された論理回路の他に、条件に応じて置
き換え順序を柔軟に変更できるシーケンサなどのプログ
ラム可能な回路を設けることが望ましい。

【００８０】また、上述した並列プロセッサ２１では、
図２に示すように、１組のメモリ内部バス５１およびコ
モンバス２２を用いた場合を例示したが、メモリサブバ
ンクの数以下の複数組のメモリ内部バス５１およびコモ
ンバス２２を設けてもよい。この場合には、当該組の数
に応じて、プロセッサエレメント２３₁〜２３_nから共
有メモリ２４の異なるサブバンクに同時にアクセスが可
能となり、さらなる高速処理を実現できる。

【００８１】

【発明の効果】以上説明したように、本発明の並列プロ
セッサによれば、複数のプロセッサエレメントが共有メ
モリにアクセスするときの待ち時間を短縮でき、高い演
算性能を実現できる。また、本発明の並列プロセッサに
よれば、第１の記憶手段をそれぞれ単数のデータポート
を持つ複数のサブバンクに分割したことで、単位面積当
たりの第１の記憶手段の記憶容量を増大できる。また、
本発明のプロセッサによれば、プロセッサエレメントが
中間メモリにアクセスするときの待ち時間を短縮でき、
高い演算性能を実現できる。また、本発明のプロセッサ
によれば、第１の記憶手段をそれぞれ単数のデータポー
トを持つ複数のサブバンクに分割したことで、単位面積
当たりの第１の記憶手段の記憶容量を増大できる。ま
た、本発明の第１の観点のメモリ制御方法によれば、プ
ロセッサエレメントが共有メモリにアクセスするときの
待ち時間を短縮でき、プロセッサエレメントに高い演算
性能を実現させることが可能になる。本発明の第２の観
点のメモリ制御方法によれば、プロセッサエレメントが
中間メモリにアクセスするときの待ち時間を短縮でき、
プロセッサエレメントに高い演算性能を実現させること
が可能になる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態の並列プロセッサの
システム構成図である。

【図２】図２は、図１に示す共有メモリの構成図であ
る。

【図３】図３は、図２に示すメモリサブバンクに記憶さ
れるサブページを説明するための図である。

【図４】図４は、図１に示す並列プロセッサにおける共
有メモリの制御回路における処理を説明するためのフロ
ーチャートである。

【図５】図５は、メモリサブバンクの記憶状態を説明す
るための図である。

【図６】図６は、図４のページ置き換えを行わない場合
のタグバンクの記憶状態を説明するための図である。

【図７】図７は、メモリサブバンクの記憶状態を説明す
るための図である。

【図８】図７は、図４のステップＳ７の処理が実行され
る場合のタグバンクの記憶状態を説明するための図であ
る。

【図９】図９は、メモリサブバンクの記憶状態を説明す
るための図である。

【図１０】図１０は、図４のステップＳ７の処理が実行
され、要求があったサブページがメインメモリからメモ
リセル領域に記憶された後のタグバンクの記憶状態を説
明するための図である。

【図１１】図１１は、図４のステップＳ１０の処理が実
行される場合のタグバンクの記憶状態を説明するための
図である。

【図１２】図１２は、図４のステップＳ１１の処理が実
行される場合のタグバンクの記憶状態を説明するための
図である。

【図１３】図１３は、図１に示す並列プロセッサの多重
化処理を説明するための図である。

【図１４】本発明のその他の実施形態に係わるプロセッ
サのシステム構成図である。

【図１５】図１５は、従来の一般的な並列プロセッサの
システム構成図である。

【図１６】図１６は、従来のその他の並列プロセッサの
システム構成図である。

【符号の説明】

６…チップインタフェース、７…メインメモリ、２２…
コモンバス、２３₁〜２３_n…プロセッサエレメント、
２４…共有メモリ、２５…バスユニット、２６…外部ア
クセスバス、２７₁〜２７₃，４１〜４４…サブバン
ク、３１…コモンバス用制御回路、３２…外部バス用制
御回路、３３…制御回路、５３〜５６…マルチプレク
サ、５７〜６０…アドレスデコーダ、８０₀〜８０_m…
バンク、１２０…タグデータ領域、１２１…バリッド識
別領域、１２２…ダーディ識別領域、１２３…ページセ
レクタ領域、１３０₀〜１３０_m-1…タグバンク、２０
４…中間メモリ

Claims

【特許請求の範囲】

【請求項１】それぞれ単数または複数のサブページを記
憶する内部メモリを備え、当該内部メモリに記憶された
データを用いて演算処理を行う複数のプロセッサエレメ
ントと、それぞれ複数のサブページからなる複数のページを記憶
するメインメモリと、前記複数のプロセッサエレメントからアクセスされる共
有メモリとを有し、前記共有メモリは、前記メインメモリに記憶された前記複数のページのうち
一部のページを読み出して記憶する第１の記憶手段と、前記第１の記憶手段に記憶されたサブページのそれぞれ
について、前記メインメモリへの書き戻しの必要性の有
無を示す特性データを記憶する第２の記憶手段と、前記プロセッサエレメントから要求があったサブページ
が前記第１の記憶手段に記憶されていない場合に、前記
メインメモリへの書き戻しが必要なサブページの数が少
なくなるように前記第１の記憶手段に記憶されている複
数のページのなかから置き換え対象とするページを前記
特性データを参照して決定し、当該決定されたページが
記憶されている前記第１の記憶手段の記憶領域に、前記
メインメモリに記憶されている前記プロセッサエレメン
トから要求があったサブページを含むページを読み出し
て記憶するように制御する制御手段とを有する並列プロ
セッサ。
【請求項２】前記制御手段は、前記決定されたページが
記憶されている前記第１の記憶手段の記憶領域に、前記
メインメモリに記憶されている前記プロセッサエレメン
トから要求があったサブページを含むページを読み出し
て記憶した後に、前記プロセッサエレメントから要求の
あったサブページを、前記第１の記憶手段から読み出し
て前記要求を出したプロセッサエレメントの前記内部メ
モリに記憶するように制御する請求項１に記載の並列プ
ロセッサ。
【請求項３】前記制御手段は、前記プロセッサエレメン
トから要求があったサブページが前記第１の記憶手段に
記憶されている場合に、前記要求があったサブページを
前記第１の記憶手段から読み出して前記要求を出したプ
ロセッサエレメントの前記内部メモリに記憶するように
制御する請求項１に記載の並列プロセッサ。
【請求項４】前記制御手段は、前記決定されたページが
記憶されている前記第１の記憶手段の記憶領域に、前記
メインメモリに記憶されている前記プロセッサエレメン
トから要求があったサブページを含むページを読み出し
て記憶する際に、前記要求があったサブページを最初に
前記メインメモリから読み出して前記第１の記憶手段に
記憶するように制御する請求項１に記載の並列プロセッ
サ。
【請求項５】前記第１の記憶手段は、前記メインメモリ
に比べて高速アクセスが可能である請求項１に記載の並
列プロセッサ。
【請求項６】前記第１の記憶手段は、それぞれデータポ
ートを持つ複数のサブバンクに記憶領域が分割されてお
り、各サブバンクに単数または複数のサブページを記憶
する請求項１に記載の並列プロセッサ。
【請求項７】前記複数のプロセッサエレメントと前記第
１の記憶手段とを接続する第１のバスと、前記第１の記憶手段と前記メインメモリとを接続する第
２のバスとを有する請求項６に記載の並列プロセッサ。
【請求項８】前記第１の記憶手段は、複数の異なるサブ
バンクの単数のサブページを記憶する記憶領域からそれ
ぞれ構成され、それぞれ単数のページを記憶する複数の
バンクを有し、前記制御手段は、前記メインメモリから読み出したペー
ジを、前記第１の記憶手段にバンク単位で記憶するよう
に制御する請求項６に記載の並列プロセッサ。
【請求項９】前記制御手段は、前記プロセッサエレメン
トから要求があったサブページが前記第１の記憶手段に
記憶されていない場合に、前記要求があったサブページ
の次に前記メインメモリから読み出すサブページを記憶
しようとする前記第１の記憶手段のサブバンクに既に記
憶されているサブページの特性データを参照し、前記第
１の記憶手段の複数のバンクのうち、前記既に記憶され
ているサブページが前記メインメモリへの書き戻しが必
要でないバンクに、前記要求があったサブページを含む
ページを記憶するように制御する請求項８に記載の並列
プロセッサ。
【請求項１０】前記第２の記憶手段は、前記第１の記憶
手段に記憶されているサブページのそれぞれについて、
前記メインメモリへの書き戻しの必要性の有無を示すデ
ータの他に、対応するサブページの有効性を示す特定デ
ータを記憶し、前記制御手段は、前記プロセッサエレメントから要求が
あったサブページが前記第１の記憶手段に記憶されてい
ない場合に、当該要求があったサブページを記憶しよう
とする前記第１の記憶手段のサブバンクに既に記憶され
ているサブページの特性データを参照し、前記既に記憶
されているサブページが有効でない記憶領域を含むバン
クを検索し、当該バンクが１つ存在する場合に、前記検
索されたバンクに、前記要求があったサブページを含む
ページを記憶し、前記要求があったサブページを記憶しようとする前記第
１の記憶手段のサブバンクに記憶されたサブページが有
効でない記憶領域を含むバンクが複数存在する場合に、
前記特定データを参照して、当該複数のバンクのうち、
前記要求があったサブページを記憶しようとするサブバ
ンクに既に記憶されているサブページが前記メインメモ
リへの書き戻しが必要でないバンクを検索し、当該検索
されたバンクに、前記要求があったサブページを含むペ
ージを記憶するように制御する請求項８に記載の並列プ
ロセッサ。
【請求項１１】前記サブバンクに対応して設けられ、前
記サブバンクの各々と、前記第１のバスおよび第２のバ
スのうち選択した一方とをそれぞれ接続する複数の選択
手段をさらに有する請求項７に記載の並列プロセッサ。
【請求項１２】前記制御手段は、前記第１の記憶手段と
前記プロセッサエレメントとの間で転送されるサブペー
ジと、前記第１の記憶手段と前記メインメモリとの間で
転送されるサブページとが異なる場合に、前記第１の記
憶手段と前記プロセッサエレメントとの間での前記第１
のバスを介したサブページの転送処理と、前記第１の記
憶手段と前記メインメモリとの間での前記第２のバスを
介したサブページの転送処理とを並行して行うように制
御する請求項７に記載の並列プロセッサ。
【請求項１３】前記第１のバスのデータ転送速度は、前
記第２のバスのデータ転送速度と同一、または、前記第
２のバスのデータ転送速度より速い請求項７に記載の並
列プロセッサ。
【請求項１４】前記第１の記憶手段の記憶領域の各サブ
バンクに、それぞれ単数のデータポートが設けられてい
る請求項６に記載の並列プロセッサ。
【請求項１５】前記第１の記憶手段の複数のサブバンク
は、同じ記憶容量を有する請求項６に記載の並列プロセ
ッサ。
【請求項１６】前記第１の記憶手段のサブバンクの数
と、前記ページを構成するサブページの数とは同じであ
る請求項６に記載の並列プロセッサ。
【請求項１７】前記プロセッサエレメントの前記内部メ
モリは、複数のサブページを記憶する請求項１に記載の
並列プロセッサ。
【請求項１８】前記ページを構成する複数のサブページ
は、前記メインメモリのアドレス空間で連続したアドレ
スを持つ請求項１に記載の並列プロセッサ。
【請求項１９】前記サブページのデータは、画像データ
であり、前記複数のプロセッサエレメントは、前記画像データを
用いて画像処理を行う請求項１に記載の並列プロセッ
サ。
【請求項２０】メインメモリに記憶されたそれぞれ複数
のサブページからなる複数のページのうち一部のページ
を、複数のプロセッサエレメントからアクセスされる共
有メモリに記憶し、前記複数のプロセッサエレメントの
うち任意のプロセッサエレメントから要求があったサブ
ページを前記共有メモリから読み出して前記要求を出し
たプロセッサエレメントに出力するメモリ制御方法であ
って、前記プロセッサエレメントから要求があったサブページ
が前記共有メモリに記憶されていない場合に、前記メイ
ンメモリへの書き戻しが必要なサブページの数が少なく
なるように前記共有メモリに記憶されている複数のペー
ジのなかから置き換え対象とするページを、前記共有メ
モリに記憶されたサブページのそれぞれについて前記メ
インメモリへの書き戻しの必要性の有無を示す前記特性
データを参照して決定し、当該決定されたページが記憶されている前記共有メモリ
の記憶領域に、前記メインメモリに記憶されている前記
プロセッサエレメントから要求があったサブページを含
むページを読み出して記憶し、前記共有メモリから前記要求があったサブページを読み
出して前記要求を出したプロセッサエレメントに出力す
るメモリ制御方法。
【請求項２１】前記決定されたページが記憶されている
前記共有メモリの記憶領域に、前記メインメモリに記憶
されている前記プロセッサエレメントから要求があった
サブページを含むページを読み出して記憶した後に、前
記プロセッサエレメントから要求のあったサブページ
を、前記共有メモリから読み出して前記要求を出したプ
ロセッサエレメントの前記内部メモリに記憶する請求項
２０に記載のメモリ制御方法。
【請求項２２】前記プロセッサエレメントから要求があ
ったサブページが前記共有メモリに記憶されている場合
に、前記要求があったサブページを前記共有メモリから
読み出して前記要求を出したプロセッサエレメントの前
記内部メモリに記憶する請求項２０に記載のメモリ制御
方法。
【請求項２３】前記決定されたページが記憶されている
前記共有メモリの記憶領域に、前記メインメモリに記憶
されている前記プロセッサエレメントから要求があった
サブページを含むページを読み出して記憶する際に、前
記要求があったサブページを最初に前記メインメモリか
ら読み出して前記共有メモリに記憶する請求項２０に記
載のメモリ制御方法。
【請求項２４】前記共有メモリは、前記メインメモリに
比べて高速アクセスが可能である請求項２０に記載のメ
モリ制御方法。
【請求項２５】前記共有メモリの記憶領域を、それぞれ
データポートを持つ複数のサブバンクに分割し、各サブ
バンクに単数または複数のサブページを記憶する請求項
２０に記載のメモリ制御方法。
【請求項２６】第１のバスを介して、前記複数のプロセ
ッサエレメントと前記共有メモリとの間のサブページの
転送を行い第２のバスを介して、前記共有メモリと前記
メインメモリとの間のサブページの転送を行う請求項２
０に記載のメモリ制御方法。
【請求項２７】前記共有メモリの記憶領域を、複数の異
なるサブバンクの単数のサブページを記憶する記憶領域
からそれぞれ構成され、それぞれ単数のページを記憶す
る複数のバンクに分割し、前記メインメモリから読み出したページを、前記共有メ
モリにバンク単位で記憶する請求項２５に記載のメモリ
制御方法。
【請求項２８】前記プロセッサエレメントから要求があ
ったサブページが前記共有メモリに記憶されていない場
合に、前記要求があったサブページの次に前記メインメ
モリから読み出すサブページを記憶しようとする前記共
有メモリのサブバンクに既に記憶されているサブページ
の特性データを参照し、前記共有メモリの複数のバンク
のうち、前記既に記憶されているサブページが前記メイ
ンメモリへの書き戻しが必要でないバンクに、前記要求
があったサブページを含むページを記憶する請求項２７
に記載のメモリ制御方法。
【請求項２９】前記特定データは、前記共有メモリに記
憶されているサブページのそれぞれについて、前記メイ
ンメモリへの書き戻しの必要性の有無を示すデータの他
に、対応するサブページの有効性を示すデータを含み前
記プロセッサエレメントから要求があったサブページが
前記共有メモリに記憶されていない場合に、当該要求が
あったサブページを記憶しようとする前記共有メモリの
サブバンクに既に記憶されているサブページの特性デー
タを参照し、前記既に記憶されているサブページが有効
でない記憶領域を含むバンクを検索し、当該バンクが１
つ存在する場合に、前記検索されたバンクに、前記要求
があったサブページを含むページを記憶し、前記要求があったサブページを記憶しようとする前記共
有メモリのサブバンクに記憶されたサブページが有効で
ない記憶領域を含むバンクが複数存在する場合に、前記
特定データを参照して、当該複数のバンクのうち、前記
要求があったサブページを記憶しようとするサブバンク
に既に記憶されているサブページが前記メインメモリへ
の書き戻しが必要でないバンクを検索し、当該検索され
たバンクに、前記要求があったサブページを含むページ
を記憶する請求項２７に記載のメモリ制御方法。
【請求項３０】前記共有メモリと前記プロセッサエレメ
ントとの間で転送されるサブページと、前記共有メモリ
と前記メインメモリとの間で転送されるサブページとが
異なる場合に、前記共有メモリと前記プロセッサエレメ
ントとの間での前記第１のバスを介したサブページの転
送処理と、前記共有メモリと前記メインメモリとの間で
の前記第２のバスを介したサブページの転送処理とを並
行して行う請求項２０に記載のメモリ制御方法。
【請求項３１】前記ページを構成する複数のサブページ
は、前記メインメモリのアドレス空間で連続したアドレ
スを持つ請求項２０に記載のメモリ制御方法。
【請求項３２】前記サブページのデータは、画像データ
であり、前記複数のプロセッサエレメントは、前記画像データを
用いて画像処理を行う請求項２０に記載のメモリ制御方
法。
【請求項３３】単数または複数のサブページを記憶する
内部メモリを備え、当該内部メモリに記憶されたデータ
を用いて演算処理を行う単数のプロセッサエレメント
と、それぞれ複数のサブページからなる複数のページを記憶
するメインメモリと、前記プロセッサエレメントからアクセスされる中間メモ
リとを有し、前記中間メモリは、前記メインメモリに記憶された前記複数のページのうち
一部のページを読み出して記憶する第１の記憶手段と、前記第１の記憶手段に記憶されたサブページのそれぞれ
について、前記メインメモリへの書き戻しの必要性の有
無を示す特性データを記憶する第２の記憶手段と、前記プロセッサエレメントから要求があったサブページ
が前記第１の記憶手段に記憶されていない場合に、前記
メインメモリへの書き戻しが必要なサブページの数が少
なくなるように前記第１の記憶手段に記憶されている複
数のページのなかから置き換え対象とするページを前記
特性データを参照して決定し、当該決定されたページが
記憶されている前記第１の記憶手段の記憶領域に、前記
メインメモリに記憶されている前記プロセッサエレメン
トから要求があったサブページを含むページを読み出し
て記憶するように制御する制御手段とを有するプロセッ
サ。
【請求項３４】メインメモリに記憶されたそれぞれ複数
のサブページからなる複数のページのうち一部のページ
を中間メモリに記憶し、プロセッサエレメントから要求
があったサブページを前記中間メモリから読み出して前
記プロセッサエレメントに出力するメモリ制御方法であ
って、前記プロセッサエレメントから要求があったサブページ
が前記中間メモリに記憶されていない場合に、前記メイ
ンメモリへの書き戻しが必要なサブページの数が少なく
なるように前記中間メモリに記憶されている複数のペー
ジのなかから置き換え対象とするページを、前記中間メ
モリに記憶されたサブページのそれぞれについて前記メ
インメモリへの書き戻しの必要性の有無を示す前記特性
データを参照して決定し、当該決定されたページが記憶されている前記中間メモリ
の記憶領域に、前記メインメモリに記憶されている前記
プロセッサエレメントから要求があったサブページを含
むページを読み出して記憶し、前記中間メモリから前記要求があったサブページを読み
出して前記プロセッサエレメントに出力するメモリ制御
方法。