JPH11186511A - 不揮発性強誘電体メモリ及びその製造方法 - Google Patents
不揮発性強誘電体メモリ及びその製造方法Info
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- JPH11186511A JPH11186511A JP10175689A JP17568998A JPH11186511A JP H11186511 A JPH11186511 A JP H11186511A JP 10175689 A JP10175689 A JP 10175689A JP 17568998 A JP17568998 A JP 17568998A JP H11186511 A JPH11186511 A JP H11186511A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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- G11—INFORMATION STORAGE
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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Abstract
(57)【要約】
【課題】 セルプレートラインを形成させずに強誘電体
メモリを実現させて、工程の単純化及び高集積化を図る
ようにした。 【解決手段】 本発明は、単位セルを構成する二つのト
ランジスタのゲート電極を共通のワードラインに接続せ
ずに、それぞれ別々のワードラインに接続させ、強誘電
体キャパシタを対応するトランジスタのソースと他方の
トランジスタのゲート電極が接続されているワードライ
ンとの間に接続した。
メモリを実現させて、工程の単純化及び高集積化を図る
ようにした。 【解決手段】 本発明は、単位セルを構成する二つのト
ランジスタのゲート電極を共通のワードラインに接続せ
ずに、それぞれ別々のワードラインに接続させ、強誘電
体キャパシタを対応するトランジスタのソースと他方の
トランジスタのゲート電極が接続されているワードライ
ンとの間に接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性強誘電体
メモリに関し、特にセルプレートラインを配置せずに強
誘電体メモリを形成させて、工程の単純化を図ることと
ができ、かつ高集積化に有利な不揮発性強誘電体メモリ
及びその製造方法に関する。
メモリに関し、特にセルプレートラインを配置せずに強
誘電体メモリを形成させて、工程の単純化を図ることと
ができ、かつ高集積化に有利な不揮発性強誘電体メモリ
及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体記憶デバイスとして多く
用いられるＤＲＡＭ程度のデータ処理速度を有し且つ電
源のオフ時にもデータを保存する強誘電体メモリ、すな
わちＦＲＡＭ(Ferroelectric Random Access Memory)が
次世代の記憶デバイスとして注目を浴びている。ＦＲＡ
Ｍとは、ＤＲＡＭと略同じ構造を持つ記憶デバイスであ
り、キャパシタの材料として強誘電体を利用することで
強誘電体の高い残留分極を用いて、電界を除去してもデ
ータが消去されないようにした記憶デバイスである。す
なわち、図１のヒステリシスループのように、電界によ
り誘起された分極が、電界を除去しても自発分極の存在
によって消滅されずに一定量（ｄ、ａ状態）を維持して
いる。このｄ、ａの状態をそれぞれ０、１に対応させて
記憶デバイスに応用したものである。
用いられるＤＲＡＭ程度のデータ処理速度を有し且つ電
源のオフ時にもデータを保存する強誘電体メモリ、すな
わちＦＲＡＭ(Ferroelectric Random Access Memory)が
次世代の記憶デバイスとして注目を浴びている。ＦＲＡ
Ｍとは、ＤＲＡＭと略同じ構造を持つ記憶デバイスであ
り、キャパシタの材料として強誘電体を利用することで
強誘電体の高い残留分極を用いて、電界を除去してもデ
ータが消去されないようにした記憶デバイスである。す
なわち、図１のヒステリシスループのように、電界によ
り誘起された分極が、電界を除去しても自発分極の存在
によって消滅されずに一定量（ｄ、ａ状態）を維持して
いる。このｄ、ａの状態をそれぞれ０、１に対応させて
記憶デバイスに応用したものである。
【０００３】以下、添付図面に基づき従来の技術の強誘
電体メモリを説明する。図２は従来技術の強誘電体メモ
リの回路構成図であり、図３は従来技術の強誘電体メモ
リの動作を示すタイミング図である。強誘電体薄膜を用
いたＦＲＡＭの最も理想的な構造はＤＲＡＭと同様の１
トランジスタ、１キャパシタ、すなわち１Ｔ／１Ｃであ
る。しかし、これは集積度の面で問題がある。現在のと
ころ新たな電極物質とバリヤ材料が提示されなければ解
決できないといわれている。その理由は、キャパシタを
シリコン基板又はポリシリコン上に直接に形成すること
ができず、同容量のＤＲＡＭよりも面積が大きくなるか
らである。更に、強誘電体に電界を印加し続けて分極反
転を繰り返すと、残留分極量が減少する薄膜の疲れ現象
が発生するので、信頼性の面でも問題があった。
電体メモリを説明する。図２は従来技術の強誘電体メモ
リの回路構成図であり、図３は従来技術の強誘電体メモ
リの動作を示すタイミング図である。強誘電体薄膜を用
いたＦＲＡＭの最も理想的な構造はＤＲＡＭと同様の１
トランジスタ、１キャパシタ、すなわち１Ｔ／１Ｃであ
る。しかし、これは集積度の面で問題がある。現在のと
ころ新たな電極物質とバリヤ材料が提示されなければ解
決できないといわれている。その理由は、キャパシタを
シリコン基板又はポリシリコン上に直接に形成すること
ができず、同容量のＤＲＡＭよりも面積が大きくなるか
らである。更に、強誘電体に電界を印加し続けて分極反
転を繰り返すと、残留分極量が減少する薄膜の疲れ現象
が発生するので、信頼性の面でも問題があった。
【０００４】このような問題を有する１Ｔ／１ＣのＦＲ
ＡＭに代えて、全ての事項（代替電極物質の開発の程
度、集積度、強誘電体薄膜の安定性、動作の信頼性等
の）を顧慮して提案したものが図２に示すような２トラ
ンジスタ、２キャパシタ（２Ｔ／２Ｃ）のＦＲＡＭであ
る。２Ｔ／２ＣのＦＲＡＭは、まず、ワードライン(Ｗ
Ｌ)５にゲートが共通連結されるＮＭＯＳの第１トラン
ジスタ（Ｔ１）１、第２トランジスタ（Ｔ２）３と、強
誘電体を用いた第１強誘電体キャパシタ（Ｃ１）２、第
２強誘電体キャパシタ（Ｃ２）４とから構成される。こ
こで、第１トランジスタ１のドレイン、ソースはビット
ライン６とノードＮ１にそれぞれ連結され、第２トラン
ジスタ３のドレイン、ソースは／ビットライン７とノー
ドＮ２にそれぞれ連結される。そして、第１強誘電体キ
ャパシタ２の電極は一方はノードＮ１に、他方はセルプ
レートライン（ＣＰＬ）８に連結され、第２強誘電体キ
ャパシタ４の電極は同様にノードＮ２とセルプレートラ
イン（ＣＰＬ）８に連結される。
ＡＭに代えて、全ての事項（代替電極物質の開発の程
度、集積度、強誘電体薄膜の安定性、動作の信頼性等
の）を顧慮して提案したものが図２に示すような２トラ
ンジスタ、２キャパシタ（２Ｔ／２Ｃ）のＦＲＡＭであ
る。２Ｔ／２ＣのＦＲＡＭは、まず、ワードライン(Ｗ
Ｌ)５にゲートが共通連結されるＮＭＯＳの第１トラン
ジスタ（Ｔ１）１、第２トランジスタ（Ｔ２）３と、強
誘電体を用いた第１強誘電体キャパシタ（Ｃ１）２、第
２強誘電体キャパシタ（Ｃ２）４とから構成される。こ
こで、第１トランジスタ１のドレイン、ソースはビット
ライン６とノードＮ１にそれぞれ連結され、第２トラン
ジスタ３のドレイン、ソースは／ビットライン７とノー
ドＮ２にそれぞれ連結される。そして、第１強誘電体キ
ャパシタ２の電極は一方はノードＮ１に、他方はセルプ
レートライン（ＣＰＬ）８に連結され、第２強誘電体キ
ャパシタ４の電極は同様にノードＮ２とセルプレートラ
イン（ＣＰＬ）８に連結される。
【０００５】かかる回路構造を有する従来技術の２Ｔ／
２ＣのＦＲＡＭの動作は次の通りである。図３の動作タ
イミング図に示すように、ｔ１区間においてワードライ
ン５に印加される信号がローからハイにイネーブルされ
ると、選択されたセルはオンとなり、ビットライン６、
／ビットライン７がそれぞれキャパシタ２、４と電気的
に導通状態となる。この状態でセルプレートライン８に
印加される信号がローからハイに変わると、メモリセル
のデータがビットライン６、／ビットライン７に載せら
れるようになる。このデータをセンスアンプで増幅して
ビットライン６、／ビットライン７にフィードバックす
るようになる。そして、ｔ２区間において第１、第２強
誘電体メモリ２、４の破壊されたデータを復するよう
に、ワードライン５の電位をハイ状態のままにしてセル
プレートライン８の電位をハイからローへ変えることに
より、破壊されたデータを再格納する。
２ＣのＦＲＡＭの動作は次の通りである。図３の動作タ
イミング図に示すように、ｔ１区間においてワードライ
ン５に印加される信号がローからハイにイネーブルされ
ると、選択されたセルはオンとなり、ビットライン６、
／ビットライン７がそれぞれキャパシタ２、４と電気的
に導通状態となる。この状態でセルプレートライン８に
印加される信号がローからハイに変わると、メモリセル
のデータがビットライン６、／ビットライン７に載せら
れるようになる。このデータをセンスアンプで増幅して
ビットライン６、／ビットライン７にフィードバックす
るようになる。そして、ｔ２区間において第１、第２強
誘電体メモリ２、４の破壊されたデータを復するよう
に、ワードライン５の電位をハイ状態のままにしてセル
プレートライン８の電位をハイからローへ変えることに
より、破壊されたデータを再格納する。
【０００６】次に、上記従来の技術のＦＲＡＭの断面構
造並びに製造方法について図４〜図９に基づいて説明す
る。図４は従来の技術の強誘電体メモリの構造断面図で
ある。その強誘電体メモリは、半導体基板４１上に形成
されたゲート電極４２と、半導体基板４１のゲート電極
４２の両側に形成されたソース／ドレイン４３と、その
ソース／ドレインの何れか一方の領域にコンタクトされ
たキャパシタの下部電極物質層４４と、下部電極物質層
４４上に形成された強誘電体層４５と、強誘電体層４５
上に形成されたキャパシタの上部電極物質層４６と、下
部電極をコンタクトさせなかったソース／ドレインの領
域の他方にコンタクトされたビットライン、／ビットラ
イン４７と、キャパシタの上部電極物質層４６にコンタ
クトされたセルプレートライン４８と、各層を隔離する
第１、第２、第３層間絶縁層４９、５０、５１とから構
成される。
造並びに製造方法について図４〜図９に基づいて説明す
る。図４は従来の技術の強誘電体メモリの構造断面図で
ある。その強誘電体メモリは、半導体基板４１上に形成
されたゲート電極４２と、半導体基板４１のゲート電極
４２の両側に形成されたソース／ドレイン４３と、その
ソース／ドレインの何れか一方の領域にコンタクトされ
たキャパシタの下部電極物質層４４と、下部電極物質層
４４上に形成された強誘電体層４５と、強誘電体層４５
上に形成されたキャパシタの上部電極物質層４６と、下
部電極をコンタクトさせなかったソース／ドレインの領
域の他方にコンタクトされたビットライン、／ビットラ
イン４７と、キャパシタの上部電極物質層４６にコンタ
クトされたセルプレートライン４８と、各層を隔離する
第１、第２、第３層間絶縁層４９、５０、５１とから構
成される。
【０００７】次に、このような構造を有する従来の技術
のＦＲＡＭの製造工程について図５〜図９に基づいて説
明する。まず、図５ａに示すように、半導体基板５０の
素子隔離領域にフィールド酸化膜５１を形成して、第
１、第２トランジスタ１、３を形成するための活性領域
５２を区画する。図５ｂに示すように、フィールド酸化
膜５１により区画された活性領域５２に第１、第２トラ
ンジスタ１、３のゲートライン５３を形成する。図６ｃ
に示すように、ゲートライン５３をマスクにして不純物
イオン注入工程を施して第１、第２トランジスタ１、３
のソース／ドレイン５４を形成する。
のＦＲＡＭの製造工程について図５〜図９に基づいて説
明する。まず、図５ａに示すように、半導体基板５０の
素子隔離領域にフィールド酸化膜５１を形成して、第
１、第２トランジスタ１、３を形成するための活性領域
５２を区画する。図５ｂに示すように、フィールド酸化
膜５１により区画された活性領域５２に第１、第２トラ
ンジスタ１、３のゲートライン５３を形成する。図６ｃ
に示すように、ゲートライン５３をマスクにして不純物
イオン注入工程を施して第１、第２トランジスタ１、３
のソース／ドレイン５４を形成する。
【０００８】図６ｄに示すように、全面に第１絶縁層５
５を形成し、第１、第２トランジスタ１、３のソース／
ドレイン５４の何れか一方の領域上の第１絶縁層５５を
選択的に除去して第１コンタクトホール５６を形成す
る。図７ｅに示すように、第１コンタクトホール５６が
埋め込まれるよう下部電極物質層５７を形成し、下部電
極物質層５７上に強誘電体層５８、上部電極物質層５９
を順次に形成する。次いで、これらの上部電極物質層５
９、強誘電体層５８、下部電極物質層５７を選択的にエ
ッチングして第１、第２強誘電体キャパシタ２、４を形
成する。
５を形成し、第１、第２トランジスタ１、３のソース／
ドレイン５４の何れか一方の領域上の第１絶縁層５５を
選択的に除去して第１コンタクトホール５６を形成す
る。図７ｅに示すように、第１コンタクトホール５６が
埋め込まれるよう下部電極物質層５７を形成し、下部電
極物質層５７上に強誘電体層５８、上部電極物質層５９
を順次に形成する。次いで、これらの上部電極物質層５
９、強誘電体層５８、下部電極物質層５７を選択的にエ
ッチングして第１、第２強誘電体キャパシタ２、４を形
成する。
【０００９】図７ｆに示すように、第１、第２強誘電体
キャパシタ２、４が形成された半導体基板５０の全面に
第２絶縁層６０を形成し、第１、第２トランジスタ１、
３のソース／ドレイン５４中の他方の領域上の第２絶縁
層６０を選択的に除去して第２コンタクトホール６１を
形成する。図８ｇに示すように、第２コンタクトホール
６１が完全に埋め込まれるようにして、第１、第２トラ
ンジスタ１、３のソース／ドレイン５４の他方の領域に
コンタクトされるビットライン、／ビットライン６２を
形成する。
キャパシタ２、４が形成された半導体基板５０の全面に
第２絶縁層６０を形成し、第１、第２トランジスタ１、
３のソース／ドレイン５４中の他方の領域上の第２絶縁
層６０を選択的に除去して第２コンタクトホール６１を
形成する。図８ｇに示すように、第２コンタクトホール
６１が完全に埋め込まれるようにして、第１、第２トラ
ンジスタ１、３のソース／ドレイン５４の他方の領域に
コンタクトされるビットライン、／ビットライン６２を
形成する。
【００１０】図８ｈに示すように、前記ビットライン、
／ビットライン６２の形成された全面に第３絶縁層６３
を形成し、強誘電体キャパシタ上側の第３絶縁層６３、
第２絶縁層６０を選択的に除去して第３コンタクトホー
ル６４を形成する。この第３コンタクトホール６４は、
キャパシタの上部電極物質層５９と後続工程で形成され
るセルプレートラインとを連結させるためのものであ
る。図９に示すように、第３コンタクトホール６４が完
全に埋め込まれ、上部電極物質層５９とコンタクトされ
るようにセルプレートライン６５を形成する。このよう
な従来の技術の２Ｔ／２ＣのＦＲＡＭはＤＲＡＭ程度の
データ処理速度を有し且つ電源のオフ時にもデータが保
存される。
／ビットライン６２の形成された全面に第３絶縁層６３
を形成し、強誘電体キャパシタ上側の第３絶縁層６３、
第２絶縁層６０を選択的に除去して第３コンタクトホー
ル６４を形成する。この第３コンタクトホール６４は、
キャパシタの上部電極物質層５９と後続工程で形成され
るセルプレートラインとを連結させるためのものであ
る。図９に示すように、第３コンタクトホール６４が完
全に埋め込まれ、上部電極物質層５９とコンタクトされ
るようにセルプレートライン６５を形成する。このよう
な従来の技術の２Ｔ／２ＣのＦＲＡＭはＤＲＡＭ程度の
データ処理速度を有し且つ電源のオフ時にもデータが保
存される。
【００１１】
【発明が解決しようとする課題】上記した強誘電体メモ
リは電源のオフ時にもデータが保存されるという利点が
ある。しかしながら、ＤＲＡＭには不必要なセルプレー
トラインを形成させなけれがならないので、レイアウト
上複雑となり、かつその製造工程が複雑であって量産に
不利である。更に、これはデータの読取、書込動作での
制御もやはり複雑になり、記憶デバイスとしての効率性
が落ちるという問題がある。本発明は上記の従来技術の
ＦＲＡＭの問題点を解決するためになされたものであ
り、その目的とするところは、セルプレートラインを形
成しない強誘電体メモリを実現して、工程の単純化を図
ることができ、かつ高集積化に有利な不揮発性強誘電体
メモリ及びその製造方法を提供することである。
リは電源のオフ時にもデータが保存されるという利点が
ある。しかしながら、ＤＲＡＭには不必要なセルプレー
トラインを形成させなけれがならないので、レイアウト
上複雑となり、かつその製造工程が複雑であって量産に
不利である。更に、これはデータの読取、書込動作での
制御もやはり複雑になり、記憶デバイスとしての効率性
が落ちるという問題がある。本発明は上記の従来技術の
ＦＲＡＭの問題点を解決するためになされたものであ
り、その目的とするところは、セルプレートラインを形
成しない強誘電体メモリを実現して、工程の単純化を図
ることができ、かつ高集積化に有利な不揮発性強誘電体
メモリ及びその製造方法を提供することである。
【００１２】
【課題を解決するための手段】本発明はスプリットワー
ドライン（Splitted Word Line、ＳＷＬ）型不揮発性強
誘電体メモリである。第１、第２の二つのトランジスタ
と第１、第２の二つの強誘電体キャパシタとを有する。
第１トランジスタは、ソース電極、ドレイン電極、及び
何れか一本のワードラインに連結されるゲート電極を有
する。この第１トランジスタと対応する第１強誘電体キ
ャパシタは、一方の電極が第１トランジスタのソース電
極に連結され、他方の電極は第１トランジスタのゲート
電極が接続されたワードラインではない他のワードライ
ンに連結される。第２トランジスタもソース電極、ドレ
イン電極、ゲート電極を有しているが、そのゲート電極
は第１トランジスタのゲート電極が接続されたワードラ
インではなく第１キャパシタが接続されたワードライン
に接続される。そして、第２強誘電体キャパシタは第２
トランジスタのソース電極と第１トランジスタのゲート
電極が接続されたワードラインとの間に接続されてい
る。スプリットワードラインとは１アドレスでアクセス
できる平行に配置された２本のワードラインを意味す
る。従来のプレートラインに相当するが、あくまでもワ
ードラインであるので、トランジスタのゲート電極で構
成されている。本発明は、２つのトランジスタと２つの
キャパシタとで一つのデータを記憶させるようにするこ
ともでき、また個々のトランジスタとキャパシタとに一
つのデータを格納するようにすることもできる。本明細
書における単位セルという用語は、記憶単位を意味する
のではなく、製造上繰り返し連続する一つのパターンを
意味する。
ドライン（Splitted Word Line、ＳＷＬ）型不揮発性強
誘電体メモリである。第１、第２の二つのトランジスタ
と第１、第２の二つの強誘電体キャパシタとを有する。
第１トランジスタは、ソース電極、ドレイン電極、及び
何れか一本のワードラインに連結されるゲート電極を有
する。この第１トランジスタと対応する第１強誘電体キ
ャパシタは、一方の電極が第１トランジスタのソース電
極に連結され、他方の電極は第１トランジスタのゲート
電極が接続されたワードラインではない他のワードライ
ンに連結される。第２トランジスタもソース電極、ドレ
イン電極、ゲート電極を有しているが、そのゲート電極
は第１トランジスタのゲート電極が接続されたワードラ
インではなく第１キャパシタが接続されたワードライン
に接続される。そして、第２強誘電体キャパシタは第２
トランジスタのソース電極と第１トランジスタのゲート
電極が接続されたワードラインとの間に接続されてい
る。スプリットワードラインとは１アドレスでアクセス
できる平行に配置された２本のワードラインを意味す
る。従来のプレートラインに相当するが、あくまでもワ
ードラインであるので、トランジスタのゲート電極で構
成されている。本発明は、２つのトランジスタと２つの
キャパシタとで一つのデータを記憶させるようにするこ
ともでき、また個々のトランジスタとキャパシタとに一
つのデータを格納するようにすることもできる。本明細
書における単位セルという用語は、記憶単位を意味する
のではなく、製造上繰り返し連続する一つのパターンを
意味する。
【００１３】本発明のＳＷＬ不揮発性強誘電体メモリの
製造方法は、半導体基板の活性領域上に第１、第２ゲー
トラインと第１、第２キャパシタ下部電極を形成する工
程と、第１、第２ゲートライン、第１、第２キャパシタ
下部電極をマスクにして不純物イオン注入工程で第１、
第２ソース／ドレイン領域を形成する工程と、第１、第
２キャパシタ下部電極上にそれぞれ強誘電体層を形成
し、全面に第１絶縁層を形成し選択的に除去して第１コ
ンタクトホールを形成する工程と、第１コンタクトホー
ルを介して各第１、第２ソース／ドレイン領域の何れか
一方を連結する第１、第２キャパシタ上部電極層を形成
する工程と、全面に第２絶縁層を形成し選択的に除去し
て第１、第２ソース／ドレイン領域の他方の領域が露出
されるように第２コンタクトホールを形成する工程と、
第２コンタクトホールを介して第１、第２ソース／ドレ
イン領域の他方の領域に連結される金属ライン層を形成
する工程とを備えることを特徴とする。
製造方法は、半導体基板の活性領域上に第１、第２ゲー
トラインと第１、第２キャパシタ下部電極を形成する工
程と、第１、第２ゲートライン、第１、第２キャパシタ
下部電極をマスクにして不純物イオン注入工程で第１、
第２ソース／ドレイン領域を形成する工程と、第１、第
２キャパシタ下部電極上にそれぞれ強誘電体層を形成
し、全面に第１絶縁層を形成し選択的に除去して第１コ
ンタクトホールを形成する工程と、第１コンタクトホー
ルを介して各第１、第２ソース／ドレイン領域の何れか
一方を連結する第１、第２キャパシタ上部電極層を形成
する工程と、全面に第２絶縁層を形成し選択的に除去し
て第１、第２ソース／ドレイン領域の他方の領域が露出
されるように第２コンタクトホールを形成する工程と、
第２コンタクトホールを介して第１、第２ソース／ドレ
イン領域の他方の領域に連結される金属ライン層を形成
する工程とを備えることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面に基づき本実施形
態実施形態のＳＷＬ不揮発性強誘電体メモリ及びその製
造方法を詳しく説明する。図１０〜図１２は本実施形態
の強誘電体メモリの回路構成図及びセルアレイ構成図で
あり、図１３は本実施形態の強誘電体メモリの書込モー
ドの動作を示すタイミング図である。そして、図１４は
本実施形態の強誘電体メモリの読取モードの動作を示す
タイミング図である。本実施形態のＳＷＬ不揮発性強誘
電体メモリの回路構造は次の通りである。図１０に示す
ように、セルプレートラインを形成させずにメモリセル
を形成した本実施形態のＦＲＡＭは、単位セルを構成す
る二つのトランジスタを従来のように１本のワードライ
ンに共通にゲート電極を接続せずに、二つのトランジス
タそれぞれ用にワードラインを７４、７５を用意する。
第１スプリットワードライン（ＳＷＬ１）７４は第１ト
ランジスタ（Ｔ１）７０用で、そのゲート電極に接続さ
れ、第２スプリットワードライン（ＳＷＬ２）７５は第
２トランジスタ（Ｔ２）７２用で、そのゲート電極に接
続されている。これらのトランジスタ７０、７２はいず
れもＮＭＯＳトランジスタである。したがって、メモリ
アレイとして実際に製造するときは、トランジスタのゲ
ート電極はワードラインと共通にできるので、セルプレ
ートラインの場合はワードラインのほかに別の工程でセ
ルプレートラインを形成させなければならなかったが、
本実施形態のように、その代わりにワードラインを使用
することでデバイスの構造が簡単になると共に、製造工
程も簡略化される。
態実施形態のＳＷＬ不揮発性強誘電体メモリ及びその製
造方法を詳しく説明する。図１０〜図１２は本実施形態
の強誘電体メモリの回路構成図及びセルアレイ構成図で
あり、図１３は本実施形態の強誘電体メモリの書込モー
ドの動作を示すタイミング図である。そして、図１４は
本実施形態の強誘電体メモリの読取モードの動作を示す
タイミング図である。本実施形態のＳＷＬ不揮発性強誘
電体メモリの回路構造は次の通りである。図１０に示す
ように、セルプレートラインを形成させずにメモリセル
を形成した本実施形態のＦＲＡＭは、単位セルを構成す
る二つのトランジスタを従来のように１本のワードライ
ンに共通にゲート電極を接続せずに、二つのトランジス
タそれぞれ用にワードラインを７４、７５を用意する。
第１スプリットワードライン（ＳＷＬ１）７４は第１ト
ランジスタ（Ｔ１）７０用で、そのゲート電極に接続さ
れ、第２スプリットワードライン（ＳＷＬ２）７５は第
２トランジスタ（Ｔ２）７２用で、そのゲート電極に接
続されている。これらのトランジスタ７０、７２はいず
れもＮＭＯＳトランジスタである。したがって、メモリ
アレイとして実際に製造するときは、トランジスタのゲ
ート電極はワードラインと共通にできるので、セルプレ
ートラインの場合はワードラインのほかに別の工程でセ
ルプレートラインを形成させなければならなかったが、
本実施形態のように、その代わりにワードラインを使用
することでデバイスの構造が簡単になると共に、製造工
程も簡略化される。
【００１５】第１トランジスタ７０のドレイン電極はビ
ットライン７６に接続され、ソース電極は第１強誘電体
キャパシタ（Ｃ１）７１の一方の電極に接続されてい
る。この第１強誘電体キャパシタ（Ｃ１）７１の他方の
電極は第２トランジスタ７２のゲート電極が接続されて
いる第２スプリットワードライン７５に接続されてい
る。一方、第２トランジスタ７２のドレイン電極は／ビ
ットライン７７に接続され、ソース電極は第２第２強誘
電体キャパシタ（Ｃ２）７３の一方の電極に接続されて
いる。この第２強誘電体キャパシタ７３の他方の電極は
第１トランジスタ７０のゲート電極が接続されている第
１スプリットワードライン７５に接続されているビット
ライン７６、／ビットライン７７は、カラム選択制御部
及びセンスアンプに連結されて読取モード及び書込モー
ド時のデータ伝達の役割を果たす。第１、第２スプリッ
トワードライン７４、７５は、第１、第２トランジスタ
７０、７２を駆動するためのワードラインドライバ信号
を伝達する役割を果たす。
ットライン７６に接続され、ソース電極は第１強誘電体
キャパシタ（Ｃ１）７１の一方の電極に接続されてい
る。この第１強誘電体キャパシタ（Ｃ１）７１の他方の
電極は第２トランジスタ７２のゲート電極が接続されて
いる第２スプリットワードライン７５に接続されてい
る。一方、第２トランジスタ７２のドレイン電極は／ビ
ットライン７７に接続され、ソース電極は第２第２強誘
電体キャパシタ（Ｃ２）７３の一方の電極に接続されて
いる。この第２強誘電体キャパシタ７３の他方の電極は
第１トランジスタ７０のゲート電極が接続されている第
１スプリットワードライン７５に接続されているビット
ライン７６、／ビットライン７７は、カラム選択制御部
及びセンスアンプに連結されて読取モード及び書込モー
ド時のデータ伝達の役割を果たす。第１、第２スプリッ
トワードライン７４、７５は、第１、第２トランジスタ
７０、７２を駆動するためのワードラインドライバ信号
を伝達する役割を果たす。
【００１６】以下、かかる本実施形態のＳＷＬ不揮発性
強誘電体メモリの動作を、図１に示す強誘電体のヒステ
リシスループを参照して説明する。第１強誘電体キャパ
シタ７１へ充電されているとすると、その第１強誘電体
キャパシタ７１から第１トランジスタのソース、つまり
ノードＮ１にハイバイアスが印加され、第２スプリット
ワードライン７５にローバイアスを印加した状態が、ヒ
ステリシスループにおいてｃ点に該当する。そして、そ
の後、第１強誘電体キャパシタ７１の両方の電極へ同一
のバイアスを加えた状態がｄ点に該当する。第１強誘電
体キャパシタ７１におけるｃ、ｄ状態を「１状態」と定
義する。逆に、第２スプリットワードライン７５にハイ
バイアスを印加し、第１強誘電体キャパシタ７１を介し
てノードＮ１にローバイアスが印加された状態が、図１
のヒステリシスループにおいてｆ点に該当する。そし
て、その後、第１強誘電体キャパシタ７１の両方電極に
同一のバイアスを加えた状態がａ点に該当する。第１強
誘電体キャパシタ７１におけるｆ、ａ状態を「０状態」
と定義する。同様に、第２強誘電体キャパシタ７３から
第２トランジスタ７２のソースつまりノードＮ２にハイ
バイアスが印加され、第１スプリットワードライン７４
にローバイアスが印加された状態が、ヒステリシスルー
プにおいてｃ点に該当する。その後、第２強誘電体キャ
パシタ７３の両方電極へ同一のバイアスを加えた状態が
ｄ点に該当する。第２強誘電体キャパシタ７３において
ｃ、ｄ状態を「１状態」と定義する。逆に、第１スプリ
ットワードライン７４側からのハイバイアスで第２強誘
電体キャパシタ７３からノードＮ２がローバイアスとな
った状態が、図１のヒステリシスループにおいてｆ点に
該当する。そして、その後に第２強誘電体キャパシタ７
３の両方電極へ同一のバイアスを加えた状態がａ点に該
当する。第２強誘電体キャパシタ７３におけるｆ、ａ状
態を「０状態」と定義する。
強誘電体メモリの動作を、図１に示す強誘電体のヒステ
リシスループを参照して説明する。第１強誘電体キャパ
シタ７１へ充電されているとすると、その第１強誘電体
キャパシタ７１から第１トランジスタのソース、つまり
ノードＮ１にハイバイアスが印加され、第２スプリット
ワードライン７５にローバイアスを印加した状態が、ヒ
ステリシスループにおいてｃ点に該当する。そして、そ
の後、第１強誘電体キャパシタ７１の両方の電極へ同一
のバイアスを加えた状態がｄ点に該当する。第１強誘電
体キャパシタ７１におけるｃ、ｄ状態を「１状態」と定
義する。逆に、第２スプリットワードライン７５にハイ
バイアスを印加し、第１強誘電体キャパシタ７１を介し
てノードＮ１にローバイアスが印加された状態が、図１
のヒステリシスループにおいてｆ点に該当する。そし
て、その後、第１強誘電体キャパシタ７１の両方電極に
同一のバイアスを加えた状態がａ点に該当する。第１強
誘電体キャパシタ７１におけるｆ、ａ状態を「０状態」
と定義する。同様に、第２強誘電体キャパシタ７３から
第２トランジスタ７２のソースつまりノードＮ２にハイ
バイアスが印加され、第１スプリットワードライン７４
にローバイアスが印加された状態が、ヒステリシスルー
プにおいてｃ点に該当する。その後、第２強誘電体キャ
パシタ７３の両方電極へ同一のバイアスを加えた状態が
ｄ点に該当する。第２強誘電体キャパシタ７３において
ｃ、ｄ状態を「１状態」と定義する。逆に、第１スプリ
ットワードライン７４側からのハイバイアスで第２強誘
電体キャパシタ７３からノードＮ２がローバイアスとな
った状態が、図１のヒステリシスループにおいてｆ点に
該当する。そして、その後に第２強誘電体キャパシタ７
３の両方電極へ同一のバイアスを加えた状態がａ点に該
当する。第２強誘電体キャパシタ７３におけるｆ、ａ状
態を「０状態」と定義する。
【００１７】このようにして構成される本実施形態のＳ
ＷＬ不揮発性強誘電体メモリセルのセル配列方法は２つ
に大別される。まず、その一つは図１１に示すように記
憶単位セル当たり１個のデータを格納する方法の配列構
成、２Ｔ／２Ｃ構成である。すなわち、ビットライン、
／ビットラインの信号が一つのセンスアンプで増幅され
て１個のデータが出力される場合である。そして、その
二つは図１２に示すように記憶単位セル当たり２個のデ
ータを格納する方法の配列構成である。すなわち、ビッ
トラインの信号がそれぞれ１つのセンスアンプで増幅さ
れてそれぞれ１個のデータが出力され、単位セルに２個
のデータが格納される場合である。
ＷＬ不揮発性強誘電体メモリセルのセル配列方法は２つ
に大別される。まず、その一つは図１１に示すように記
憶単位セル当たり１個のデータを格納する方法の配列構
成、２Ｔ／２Ｃ構成である。すなわち、ビットライン、
／ビットラインの信号が一つのセンスアンプで増幅され
て１個のデータが出力される場合である。そして、その
二つは図１２に示すように記憶単位セル当たり２個のデ
ータを格納する方法の配列構成である。すなわち、ビッ
トラインの信号がそれぞれ１つのセンスアンプで増幅さ
れてそれぞれ１個のデータが出力され、単位セルに２個
のデータが格納される場合である。
【００１８】次に、このようにして構成される本実施形
態のＳＷＬ不揮発性強誘電体メモリの書込及び読取動作
について説明する。２Ｔ／２Ｃの場合。図１３、図１４
を参照すると、本実施形態のＳＷＬ不揮発性強誘電体メ
モリのデータ書込動作のタイミングは大きく４部分に分
けられ、それぞれ異なる制御パルスが適用される。この
ようなタイミングの適用は読取動作及び読取動作後の再
格納動作にも同様に適用することができる。すなわち、
書込動作時に、選択されたＳＷＬセルは書込モードで動
作し、同じワードラインに接続されている非選択のＳＷ
Ｌセルは再書き込みを同時に行うことができる。本実施
形態のタイミング制御方式で読取と書込の２つのモード
を容易に実行することができる。
態のＳＷＬ不揮発性強誘電体メモリの書込及び読取動作
について説明する。２Ｔ／２Ｃの場合。図１３、図１４
を参照すると、本実施形態のＳＷＬ不揮発性強誘電体メ
モリのデータ書込動作のタイミングは大きく４部分に分
けられ、それぞれ異なる制御パルスが適用される。この
ようなタイミングの適用は読取動作及び読取動作後の再
格納動作にも同様に適用することができる。すなわち、
書込動作時に、選択されたＳＷＬセルは書込モードで動
作し、同じワードラインに接続されている非選択のＳＷ
Ｌセルは再書き込みを同時に行うことができる。本実施
形態のタイミング制御方式で読取と書込の２つのモード
を容易に実行することができる。
【００１９】ｔ１、ｔ２、ｔ３区間の間における書込モ
ード時には第１、第２強誘電体キャパシタ７１、７３で
はビットライン７６、／ビットライン７７と同じ極性に
分極が起こり、読取モード時には第１、第２強誘電体キ
ャパシタ７１、７３がビットライン７６、／ビットライ
ン７７と同じ極性に再格納が起こる。すなわち、ビット
ライン７６がハイ（Ｖｃｃ）で且つ／ビットライン７７
がロー（０）レベルであるとき、第１強誘電体キャパシ
タ７１にはｔ３区間で１状態分極（「１状態」）に書込
又は再格納され、第２強誘電体キャパシタ７３にはｔ１
区間で０状態分極に書込又は再格納される。そして、ビ
ットライン７６がロー（０）で且つ／ビットライン７７
がハイ（Ｖｃｃ）レベルであるとき、第１強誘電体キャ
パシタ７１にはｔ１区間で０状態分極に書込又は再格納
され、第２強誘電体キャパシタ７３にはｔ２区間で１状
態分極に書込又は再格納される。
ード時には第１、第２強誘電体キャパシタ７１、７３で
はビットライン７６、／ビットライン７７と同じ極性に
分極が起こり、読取モード時には第１、第２強誘電体キ
ャパシタ７１、７３がビットライン７６、／ビットライ
ン７７と同じ極性に再格納が起こる。すなわち、ビット
ライン７６がハイ（Ｖｃｃ）で且つ／ビットライン７７
がロー（０）レベルであるとき、第１強誘電体キャパシ
タ７１にはｔ３区間で１状態分極（「１状態」）に書込
又は再格納され、第２強誘電体キャパシタ７３にはｔ１
区間で０状態分極に書込又は再格納される。そして、ビ
ットライン７６がロー（０）で且つ／ビットライン７７
がハイ（Ｖｃｃ）レベルであるとき、第１強誘電体キャ
パシタ７１にはｔ１区間で０状態分極に書込又は再格納
され、第２強誘電体キャパシタ７３にはｔ２区間で１状
態分極に書込又は再格納される。
【００２０】第１、第２強誘電体キャパシタ７１、７３
にデータを書込するか、又は読取モード時に再格納する
過程では、必ずｔ１、ｔ２、ｔ３区間でパルスが必要で
ある。ｔ４区間はディスエーブル区間であり、書込モー
ドや読取モードにおいて必ず必要なものではない（図１
３、図１４に示すｔ４区間は、ディスエーブル状態での
各ノードの状態や制御パルスの波形を示すためのもので
ある）。ｔ１、ｔ２、ｔ３区間のパルスが必要である
が、アクセスタイムでの遅延が必ずしも発生するわけで
はない。ｔ１区間では、基本的にセンスアンプが動作し
てその出力が再格納に使用され又は出力パッドに印加す
るデータとして使用される。このとき、再格納するには
ｔ２、ｔ３区間が更に必要であり、出力パッドに出力す
るためにも時間が必要である。すなわち、センスアンプ
からの出力を出力バッファに伝達して出力イネーブル制
御信号を受けて出力パッドに出力するまでは時間が必要
であるが、この時間をｔ２、ｔ３時間と同じタイミング
とすると、ｔ２、ｔ３区間によるアクセスタイムの損失
は小さく又は殆どない。
にデータを書込するか、又は読取モード時に再格納する
過程では、必ずｔ１、ｔ２、ｔ３区間でパルスが必要で
ある。ｔ４区間はディスエーブル区間であり、書込モー
ドや読取モードにおいて必ず必要なものではない（図１
３、図１４に示すｔ４区間は、ディスエーブル状態での
各ノードの状態や制御パルスの波形を示すためのもので
ある）。ｔ１、ｔ２、ｔ３区間のパルスが必要である
が、アクセスタイムでの遅延が必ずしも発生するわけで
はない。ｔ１区間では、基本的にセンスアンプが動作し
てその出力が再格納に使用され又は出力パッドに印加す
るデータとして使用される。このとき、再格納するには
ｔ２、ｔ３区間が更に必要であり、出力パッドに出力す
るためにも時間が必要である。すなわち、センスアンプ
からの出力を出力バッファに伝達して出力イネーブル制
御信号を受けて出力パッドに出力するまでは時間が必要
であるが、この時間をｔ２、ｔ３時間と同じタイミング
とすると、ｔ２、ｔ３区間によるアクセスタイムの損失
は小さく又は殆どない。
【００２１】以下、このような書込及び読取モードの動
作をｔ１、ｔ２、ｔ３、ｔ４に分けて、各区間別に書込
及び読取モードの動作について説明する。まず、ｔ１区
間においては、ワードラインドライバからの出力信号Ｓ
ＷＬ１Ｓ、ＳＷＬ２Ｓが、ローレベルからハイレベルに
遷移して第１、第２スプリットワードライン７４、７５
に印加される。ＳＷＬ１Ｓ、ＳＷＬ２Ｓがローレベルか
らハイレベルに遷移すると、第１、第２トランジスタ７
０、７２はターンオンされ、ビットライン７６とノード
Ｎ１とが電気的に連結され、／ビットライン７７とノー
ドＮ２とが電気的に連結される。このとき、第１、第２
トランジスタ７０、７２のハイレベルのＶｃｃの伝達特
性はＶｃｃ−Ｖｔｎ（ＮＭＯＳトランジスタのしきい電
圧）であってＶｔｎだけ損失があり、ローレベルの０Ｖ
の伝達特性は良好である。
作をｔ１、ｔ２、ｔ３、ｔ４に分けて、各区間別に書込
及び読取モードの動作について説明する。まず、ｔ１区
間においては、ワードラインドライバからの出力信号Ｓ
ＷＬ１Ｓ、ＳＷＬ２Ｓが、ローレベルからハイレベルに
遷移して第１、第２スプリットワードライン７４、７５
に印加される。ＳＷＬ１Ｓ、ＳＷＬ２Ｓがローレベルか
らハイレベルに遷移すると、第１、第２トランジスタ７
０、７２はターンオンされ、ビットライン７６とノード
Ｎ１とが電気的に連結され、／ビットライン７７とノー
ドＮ２とが電気的に連結される。このとき、第１、第２
トランジスタ７０、７２のハイレベルのＶｃｃの伝達特
性はＶｃｃ−Ｖｔｎ（ＮＭＯＳトランジスタのしきい電
圧）であってＶｔｎだけ損失があり、ローレベルの０Ｖ
の伝達特性は良好である。
【００２２】書込モードの動作は、ビットライン７６が
ハイで且つ／ビットライン７７がローであれば、ノード
Ｎ１にはＶｃｃ−Ｖｔｎが伝達されノードＮ２には０Ｖ
が伝達されることにより、第１強誘電体キャパシタ７１
には分極変化が無く、第２強誘電体キャパシタ７３には
分極が変化する電圧が両端に掛かり、図１のヒステリシ
スループにおいてｆ点に位置する。したがって、第２強
誘電体キャパシタ７３に／ビットライン７７の電圧と同
じ極性へ分極変化が起こる。／ビットライン７７がハイ
で且つビットライン７６がローであれば、ノードＮ２に
はＶｃｃ−Ｖｔｎが伝達されノードＮ１には０Ｖが伝達
されることにより、第２強誘電体キャパシタ７３には分
極変化が無く、第１強誘電体キャパシタ７１には分極変
化が発生し、図１のヒステリシスループにおいてｆ点に
位置する。これにより、第１強誘電体キャパシタ７１に
ビットライン７６の電圧と同じ極性に分極変化が起こ
る。
ハイで且つ／ビットライン７７がローであれば、ノード
Ｎ１にはＶｃｃ−Ｖｔｎが伝達されノードＮ２には０Ｖ
が伝達されることにより、第１強誘電体キャパシタ７１
には分極変化が無く、第２強誘電体キャパシタ７３には
分極が変化する電圧が両端に掛かり、図１のヒステリシ
スループにおいてｆ点に位置する。したがって、第２強
誘電体キャパシタ７３に／ビットライン７７の電圧と同
じ極性へ分極変化が起こる。／ビットライン７７がハイ
で且つビットライン７６がローであれば、ノードＮ２に
はＶｃｃ−Ｖｔｎが伝達されノードＮ１には０Ｖが伝達
されることにより、第２強誘電体キャパシタ７３には分
極変化が無く、第１強誘電体キャパシタ７１には分極変
化が発生し、図１のヒステリシスループにおいてｆ点に
位置する。これにより、第１強誘電体キャパシタ７１に
ビットライン７６の電圧と同じ極性に分極変化が起こ
る。
【００２３】そして、読取モードの動作は、まず、ｔ１
区間に移るに先立ってビットライン７６と／ビットライ
ン７７とがローレベルに等化される。ワードラインドラ
イバから第１、第２スプリットワードライン７４、７５
へ印加される出力信号であるＳＷＬ１Ｓ、ＳＷＬ２Ｓ
が、ローレベルからハイレベルに遷移する。ＳＷＬ１
Ｓ、ＳＷＬ２Ｓがローレベルからハイレベルに遷移する
と、第１、第２トランジスタ７０、７２はターンオン
し、第１、第２強誘電体キャパシタ７１、７３のノード
Ｎ１、ノードＮ２の電荷がビットライン７６と／ビット
ライン７７に伝達される。
区間に移るに先立ってビットライン７６と／ビットライ
ン７７とがローレベルに等化される。ワードラインドラ
イバから第１、第２スプリットワードライン７４、７５
へ印加される出力信号であるＳＷＬ１Ｓ、ＳＷＬ２Ｓ
が、ローレベルからハイレベルに遷移する。ＳＷＬ１
Ｓ、ＳＷＬ２Ｓがローレベルからハイレベルに遷移する
と、第１、第２トランジスタ７０、７２はターンオン
し、第１、第２強誘電体キャパシタ７１、７３のノード
Ｎ１、ノードＮ２の電荷がビットライン７６と／ビット
ライン７７に伝達される。
【００２４】すなわち、第１強誘電体キャパシタ７１が
１状態、第２強誘電体キャパシタ７３が０状態にある場
合は、第１強誘電体キャパシタ７１による正極性電荷発
生量が第２強誘電体キャパシタ７３による正極性電荷発
生量よりも多くなって、ビットライン７６の電圧が／ビ
ットライン７７の電圧よりも高くなる。したがって、ビ
ットライン７６はハイに、／ビットライン７７はローに
なる。この電圧差をセンスアンプにより増幅する。ノー
ドＮ１にはＶｃｃ−Ｖｔｎが伝達されノードＮ２には０
Ｖが伝達される。これにより、第１強誘電体キャパシタ
７１の両端には電圧差Ｖｔｎのみが加えられるため１状
態(「１状態」)を再格納することができないがそれを維
持する。一方、第２強誘電体キャパシタ７３の両電極間
には電圧差Ｖｃｃが加えられ０状態を再格納することが
できる。
１状態、第２強誘電体キャパシタ７３が０状態にある場
合は、第１強誘電体キャパシタ７１による正極性電荷発
生量が第２強誘電体キャパシタ７３による正極性電荷発
生量よりも多くなって、ビットライン７６の電圧が／ビ
ットライン７７の電圧よりも高くなる。したがって、ビ
ットライン７６はハイに、／ビットライン７７はローに
なる。この電圧差をセンスアンプにより増幅する。ノー
ドＮ１にはＶｃｃ−Ｖｔｎが伝達されノードＮ２には０
Ｖが伝達される。これにより、第１強誘電体キャパシタ
７１の両端には電圧差Ｖｔｎのみが加えられるため１状
態(「１状態」)を再格納することができないがそれを維
持する。一方、第２強誘電体キャパシタ７３の両電極間
には電圧差Ｖｃｃが加えられ０状態を再格納することが
できる。
【００２５】逆に、第１強誘電体キャパシタ７１が０状
態、第２強誘電体キャパシタ７３が１状態にある場合
は、第１強誘電体キャパシタ７１による正極性電荷発生
量が第２強誘電体キャパシタ７３による正極性電荷発生
量よりも少なくなって、ビットライン７６の電圧が／ビ
ットライン７７の電圧よりも低くなる。この電圧差をセ
ンスアンプにより増幅する。ビットライン７６はロー
に、／ビットライン７７はハイになり、ノードＮ１には
０Ｖが伝達されノードＮ２にはＶｃｃ−Ｖｔｎが伝達さ
れる。これにより、第１強誘電体キャパシタ７１の両電
極間にはＶｃｃの電圧差が掛かって０状態を再び再格納
することができ、第２強誘電体キャパシタ７３の両電極
間にはＶｔｎ電圧差のみが掛かるため１状態を再格納す
ることができないが維持される。かかる内容から明らか
なように、ｔ１区間の間には０状態を書込又は再格納可
能である。
態、第２強誘電体キャパシタ７３が１状態にある場合
は、第１強誘電体キャパシタ７１による正極性電荷発生
量が第２強誘電体キャパシタ７３による正極性電荷発生
量よりも少なくなって、ビットライン７６の電圧が／ビ
ットライン７７の電圧よりも低くなる。この電圧差をセ
ンスアンプにより増幅する。ビットライン７６はロー
に、／ビットライン７７はハイになり、ノードＮ１には
０Ｖが伝達されノードＮ２にはＶｃｃ−Ｖｔｎが伝達さ
れる。これにより、第１強誘電体キャパシタ７１の両電
極間にはＶｃｃの電圧差が掛かって０状態を再び再格納
することができ、第２強誘電体キャパシタ７３の両電極
間にはＶｔｎ電圧差のみが掛かるため１状態を再格納す
ることができないが維持される。かかる内容から明らか
なように、ｔ１区間の間には０状態を書込又は再格納可
能である。
【００２６】ｔ２区間においては、ワードラインドライ
バの出力信号のＳＷＬ１Ｓはハイからローに遷移し、Ｓ
ＷＬ２Ｓはハイレベル状態を維持し続ける。このように
パルスが変化すると、第１トランジスタ７０はターンオ
フ状態に変わり、ノードＮ１をフローティング状態にす
る。第２トランジスタ７２はターンオン状態を維持し続
けて、ノードＮ２と／ビットライン７７とは電気的に連
結された状態にある。
バの出力信号のＳＷＬ１Ｓはハイからローに遷移し、Ｓ
ＷＬ２Ｓはハイレベル状態を維持し続ける。このように
パルスが変化すると、第１トランジスタ７０はターンオ
フ状態に変わり、ノードＮ１をフローティング状態にす
る。第２トランジスタ７２はターンオン状態を維持し続
けて、ノードＮ２と／ビットライン７７とは電気的に連
結された状態にある。
【００２７】ｔ２区間での書込モードの動作と読取モー
ドの再格納動作とは同じである。全体のｔ１、ｔ２、ｔ
３、ｔ４区間においてビットライン７６がハイで且つ／
ビットライン７７がローである場合、ノードＮ１はフロ
ーティング状態になるため、ｔ１区間の状態が維持され
る。ＳＷＬ２の電圧変化がないため、第１強誘電体キャ
パシタ７１での分極変化は殆どない。ゆえに、図１のヒ
ステリシスループ上での移動もない。第２強誘電体キャ
パシタ７３はヒステリシスループにおいてｆ点からａ点
へ移動する。そして、全体のｔ１、ｔ２、ｔ３、ｔ４区
間においてビットライン７６がローで且つ／ビットライ
ン７７がハイである場合、ノードＮ１はフローティング
状態になるため、ｔ１区間の状態が維持される。ＳＷＬ
２の電圧変化がないため、第１強誘電体キャパシタ７１
での分極変化は殆どない。ゆえに、図１のヒステリシス
ループ上での移動もない。第２強誘電体キャパシタ７３
はヒステリシスループにおいてｃ点へ移動する。上記の
内容から明らかなように、ｔ２区間の間には第２強誘電
体キャパシタ７３に１状態を書込又は再格納可能であ
る。
ドの再格納動作とは同じである。全体のｔ１、ｔ２、ｔ
３、ｔ４区間においてビットライン７６がハイで且つ／
ビットライン７７がローである場合、ノードＮ１はフロ
ーティング状態になるため、ｔ１区間の状態が維持され
る。ＳＷＬ２の電圧変化がないため、第１強誘電体キャ
パシタ７１での分極変化は殆どない。ゆえに、図１のヒ
ステリシスループ上での移動もない。第２強誘電体キャ
パシタ７３はヒステリシスループにおいてｆ点からａ点
へ移動する。そして、全体のｔ１、ｔ２、ｔ３、ｔ４区
間においてビットライン７６がローで且つ／ビットライ
ン７７がハイである場合、ノードＮ１はフローティング
状態になるため、ｔ１区間の状態が維持される。ＳＷＬ
２の電圧変化がないため、第１強誘電体キャパシタ７１
での分極変化は殆どない。ゆえに、図１のヒステリシス
ループ上での移動もない。第２強誘電体キャパシタ７３
はヒステリシスループにおいてｃ点へ移動する。上記の
内容から明らかなように、ｔ２区間の間には第２強誘電
体キャパシタ７３に１状態を書込又は再格納可能であ
る。
【００２８】そして、ｔ３区間においては、ワードライ
ンドライバの出力信号のＳＷＬ１Ｓはローからハイへ遷
移され、ＳＷＬ２Ｓはハイからローに遷移される。した
がって、第１トランジスタ７０はターンオン状態に切り
換わり、ノードＮ１をビットライン７６と電気的に連結
し、第２トランジスタ７２はターンオフ状態になってノ
ードＮ２をフローティング状態にする。ＳＷＬ１がロー
からハイへ遷移されると、フローティング状態となるノ
ードＮ２の電圧を上昇させることができる。
ンドライバの出力信号のＳＷＬ１Ｓはローからハイへ遷
移され、ＳＷＬ２Ｓはハイからローに遷移される。した
がって、第１トランジスタ７０はターンオン状態に切り
換わり、ノードＮ１をビットライン７６と電気的に連結
し、第２トランジスタ７２はターンオフ状態になってノ
ードＮ２をフローティング状態にする。ＳＷＬ１がロー
からハイへ遷移されると、フローティング状態となるノ
ードＮ２の電圧を上昇させることができる。
【００２９】ｔ３区間での書込モードの動作と読取モー
ドの再書き込み動作とは同じである。全体のｔ１、ｔ
２、ｔ３、ｔ４区間においてビットライン７６がハイで
且つ／ビットライン７７がローである場合、ノードＮ１
にはビットライン７６の状態が伝達されてＶｃｃ−Ｖｔ
ｎとなり、ＳＷＬ２Ｓはローなので、第１強誘電体キャ
パシタ７１はヒステリシスループにおいてｃ点へ移動す
る。ノードＮ２はフローティング状態になってＳＷＬ１
の電圧の上昇変化の影響を受けるものの、第２強誘電体
キャパシタ７３の分極変化には殆ど影響を与えないた
め、第２強誘電体キャパシタ７３はヒステリシスループ
上においてａ点を維持する。そして、全体のｔ１、ｔ
２、ｔ３、ｔ４区間においてビットライン７６がローで
且つ／ビットライン７７がハイである場合、ノードＮ１
にはビットライン７６の状態が伝達されてローとなり、
ＳＷＬ２Ｓがローなので、第１強誘電体キャパシタ７１
はヒステリシスループ上においてａ点へ移動する。ノー
ドＮ２はフローティング状態になってＳＷＬ１の電圧の
上昇変化に影響を受けるものの、第２強誘電体キャパシ
タ７３の分極変化には影響を殆ど与えないため、第２強
誘電体キャパシタ７３はヒステリシスループ上において
ｄ点を維持する。このような内容から明らかなように、
ｔ３区間の間には第１強誘電体キャパシタ７１に１状態
を書込又は再格納可能である。
ドの再書き込み動作とは同じである。全体のｔ１、ｔ
２、ｔ３、ｔ４区間においてビットライン７６がハイで
且つ／ビットライン７７がローである場合、ノードＮ１
にはビットライン７６の状態が伝達されてＶｃｃ−Ｖｔ
ｎとなり、ＳＷＬ２Ｓはローなので、第１強誘電体キャ
パシタ７１はヒステリシスループにおいてｃ点へ移動す
る。ノードＮ２はフローティング状態になってＳＷＬ１
の電圧の上昇変化の影響を受けるものの、第２強誘電体
キャパシタ７３の分極変化には殆ど影響を与えないた
め、第２強誘電体キャパシタ７３はヒステリシスループ
上においてａ点を維持する。そして、全体のｔ１、ｔ
２、ｔ３、ｔ４区間においてビットライン７６がローで
且つ／ビットライン７７がハイである場合、ノードＮ１
にはビットライン７６の状態が伝達されてローとなり、
ＳＷＬ２Ｓがローなので、第１強誘電体キャパシタ７１
はヒステリシスループ上においてａ点へ移動する。ノー
ドＮ２はフローティング状態になってＳＷＬ１の電圧の
上昇変化に影響を受けるものの、第２強誘電体キャパシ
タ７３の分極変化には影響を殆ど与えないため、第２強
誘電体キャパシタ７３はヒステリシスループ上において
ｄ点を維持する。このような内容から明らかなように、
ｔ３区間の間には第１強誘電体キャパシタ７１に１状態
を書込又は再格納可能である。
【００３０】又、ｔ４区間において、ワードラインドラ
イバの出力信号のＳＷＬ１Ｓ、ＳＷＬ２Ｓはともにロー
になり、選択されたＳＷＬセルをディスエーブルさせ
る。したがって、第１トランジスタ７０、第２トランジ
スタ７２はターンオフ状態となって、ノードＮ１、ノー
ドＮ２をフローティング状態にする。ノードＮ１、ノー
ドＮ２はｎ+ 接合漏洩により徐々にロー状態へ移動す
る。
イバの出力信号のＳＷＬ１Ｓ、ＳＷＬ２Ｓはともにロー
になり、選択されたＳＷＬセルをディスエーブルさせ
る。したがって、第１トランジスタ７０、第２トランジ
スタ７２はターンオフ状態となって、ノードＮ１、ノー
ドＮ２をフローティング状態にする。ノードＮ１、ノー
ドＮ２はｎ+ 接合漏洩により徐々にロー状態へ移動す
る。
【００３１】ｔ４区間での書込モードの動作と読取モー
ドの動作とは同じである。全体のｔ１、ｔ２、ｔ３、ｔ
４区間においてビットライン７６がハイで且つ／ビット
ライン７７がローである場合、第１強誘電体キャパシタ
７１の分極状態はヒステリシスループ上でｄ点へ移動
し、第２強誘電体キャパシタ７３の分極状態はａ点へ移
動する。そして、全体のｔ１、ｔ２、ｔ３、ｔ４区間に
おいてビットライン７６がローで且つ／ビットライン７
７がハイである場合、第１強誘電体キャパシタ７１はヒ
ステリシスループ上でａ点へ移動し、第２強誘電体キャ
パシタ７３はヒステリシスループ上でｄ点へ移動する。
ドの動作とは同じである。全体のｔ１、ｔ２、ｔ３、ｔ
４区間においてビットライン７６がハイで且つ／ビット
ライン７７がローである場合、第１強誘電体キャパシタ
７１の分極状態はヒステリシスループ上でｄ点へ移動
し、第２強誘電体キャパシタ７３の分極状態はａ点へ移
動する。そして、全体のｔ１、ｔ２、ｔ３、ｔ４区間に
おいてビットライン７６がローで且つ／ビットライン７
７がハイである場合、第１強誘電体キャパシタ７１はヒ
ステリシスループ上でａ点へ移動し、第２強誘電体キャ
パシタ７３はヒステリシスループ上でｄ点へ移動する。
【００３２】このような本実施形態の不揮発性強誘電体
メモリにおけるデータの読取／書込のためのワードライ
ンドライバの構成を以下に説明する。図１５は本実施形
態のワードライン駆動制御信号発生部の構成図であり、
図１６は本実施形態のアドレスデコーディング信号発生
部の構成図である。そして、図１７は本実施形態の強誘
電体メモリのワードライン駆動信号発生部の構成図であ
る。ここで、ワードライン駆動制御信号発生部及びアド
レスデコーディング信号発生部は半導体デバイスの周辺
部分に構成されるものである。まず、ワードライン駆動
制御信号発生部は、図１５に示すように、ＰＭＯＳ、Ｎ
ＭＯＳの電流比を違えたインバータを１つ以上含む、多
数個のインバータが直列連結された第１パルス幅調整部
９０を備えている。このパルス幅調整部９０は入力され
るアドレス遷移検出（ＡＴＤ）入力パルスをパルス幅を
大きくして出力する回路である。このＡＴＤはアドレス
が変化したときにその遷移点を検出して出力される信号
である。その調整部９０にはその出力信号とＡＴＤ入力
パルスとをＮＯＲ演算して出力するＮＯＲ出力部９１が
接続されている。このＮＯＲ出力部９１に第２パルス幅
調整部９２が接続されている。この第２パルス幅調整部
９２は、ＰＭＯＳ、ＮＭＯＳの電流比を違えたインバー
タを少なくとも１つ以上含む、多数個のインバータが直
列連結されて構成されており、ＮＯＲ出力部９１の出力
信号のパルス幅をさらに大きくして出力する。その出力
は第１ＮＡＮＤ出力部９６の一つの入力に接続されてい
る。第１ＮＡＮＤ出力部９６の他の入力はインバータ９
３を介して反転されたＡＴＤパルスとＮＯＲ出力部９１
の出力信号である。第１ＮＡＮＤ出力部９６の出力はフ
ィルタリングされて第１ワードライン駆動制御信号発生
部９７へ入力される。この回路９７から第１ワードライ
ン駆動制御信号（ｏ１）を発生する。第１パルス幅調整
部９０、インバータ９３及び第１ＮＡＮＤ出力部９６の
出力信号を入力してフィルタリングして出力するように
第２ＮＡＮＤ出力部９４の入力がそれぞれの回路に接続
されている。この第２ＮＡＮＤ出力部９４からのフィル
タリングされた信号を受けてバッファリングして第２ワ
ードライン駆動制御信号（ｏ２）を発生する第２ワード
ライン駆動制御信号発生部９５が第２ＮＡＮＤ出力部９
４の出力に接続されている。第１パルス幅調整部９０の
ＰＭＯＳ、ＮＭＯＳの電流比を違えた第１段のインバー
タから出力されるパルス幅が調整された信号と、第２Ｎ
ＡＮＤ出力部９４のフィルタリングされた信号と、第１
ＮＡＮＤ出力部９６のフィルタリングされた信号を受け
てフィルタリングして出力する第３ＮＡＮＤ出力部９８
の入力端子がそれぞれの回路に接続されている。その出
力は第３ワードライン駆動制御信号発生部９９に接続さ
れている。この回路９９は第３ＮＡＮＤ出力部９８の出
力信号を受けてバッファリングして、第３ワードライン
駆動制御信号（ｏ３）を発生する。上記第１、第２、第
３ワードライン駆動制御信号発生部９７、９５、９９は
それぞれ２つのインバータが直列連結されるバッファで
ある。
メモリにおけるデータの読取／書込のためのワードライ
ンドライバの構成を以下に説明する。図１５は本実施形
態のワードライン駆動制御信号発生部の構成図であり、
図１６は本実施形態のアドレスデコーディング信号発生
部の構成図である。そして、図１７は本実施形態の強誘
電体メモリのワードライン駆動信号発生部の構成図であ
る。ここで、ワードライン駆動制御信号発生部及びアド
レスデコーディング信号発生部は半導体デバイスの周辺
部分に構成されるものである。まず、ワードライン駆動
制御信号発生部は、図１５に示すように、ＰＭＯＳ、Ｎ
ＭＯＳの電流比を違えたインバータを１つ以上含む、多
数個のインバータが直列連結された第１パルス幅調整部
９０を備えている。このパルス幅調整部９０は入力され
るアドレス遷移検出（ＡＴＤ）入力パルスをパルス幅を
大きくして出力する回路である。このＡＴＤはアドレス
が変化したときにその遷移点を検出して出力される信号
である。その調整部９０にはその出力信号とＡＴＤ入力
パルスとをＮＯＲ演算して出力するＮＯＲ出力部９１が
接続されている。このＮＯＲ出力部９１に第２パルス幅
調整部９２が接続されている。この第２パルス幅調整部
９２は、ＰＭＯＳ、ＮＭＯＳの電流比を違えたインバー
タを少なくとも１つ以上含む、多数個のインバータが直
列連結されて構成されており、ＮＯＲ出力部９１の出力
信号のパルス幅をさらに大きくして出力する。その出力
は第１ＮＡＮＤ出力部９６の一つの入力に接続されてい
る。第１ＮＡＮＤ出力部９６の他の入力はインバータ９
３を介して反転されたＡＴＤパルスとＮＯＲ出力部９１
の出力信号である。第１ＮＡＮＤ出力部９６の出力はフ
ィルタリングされて第１ワードライン駆動制御信号発生
部９７へ入力される。この回路９７から第１ワードライ
ン駆動制御信号（ｏ１）を発生する。第１パルス幅調整
部９０、インバータ９３及び第１ＮＡＮＤ出力部９６の
出力信号を入力してフィルタリングして出力するように
第２ＮＡＮＤ出力部９４の入力がそれぞれの回路に接続
されている。この第２ＮＡＮＤ出力部９４からのフィル
タリングされた信号を受けてバッファリングして第２ワ
ードライン駆動制御信号（ｏ２）を発生する第２ワード
ライン駆動制御信号発生部９５が第２ＮＡＮＤ出力部９
４の出力に接続されている。第１パルス幅調整部９０の
ＰＭＯＳ、ＮＭＯＳの電流比を違えた第１段のインバー
タから出力されるパルス幅が調整された信号と、第２Ｎ
ＡＮＤ出力部９４のフィルタリングされた信号と、第１
ＮＡＮＤ出力部９６のフィルタリングされた信号を受け
てフィルタリングして出力する第３ＮＡＮＤ出力部９８
の入力端子がそれぞれの回路に接続されている。その出
力は第３ワードライン駆動制御信号発生部９９に接続さ
れている。この回路９９は第３ＮＡＮＤ出力部９８の出
力信号を受けてバッファリングして、第３ワードライン
駆動制御信号（ｏ３）を発生する。上記第１、第２、第
３ワードライン駆動制御信号発生部９７、９５、９９は
それぞれ２つのインバータが直列連結されるバッファで
ある。
【００３３】ＰＭＯＳ、ＮＭＯＳの電流比を違えたイン
バータは、ＰＭＯＳのゲートの幅／長さの比が４：２で
あり、ＮＭＯＳのゲートの幅／長さの比は０．７：４程
度である。そして、入力パルスの幅を調整することなく
単純に反転して出力するインバータにおいてはＰＭＯＳ
のゲートの幅／長さの比が０．８：１２であり、ＮＭＯ
Ｓのゲートの幅／長さの比が０．７：６程度である。
バータは、ＰＭＯＳのゲートの幅／長さの比が４：２で
あり、ＮＭＯＳのゲートの幅／長さの比は０．７：４程
度である。そして、入力パルスの幅を調整することなく
単純に反転して出力するインバータにおいてはＰＭＯＳ
のゲートの幅／長さの比が０．８：１２であり、ＮＭＯ
Ｓのゲートの幅／長さの比が０．７：６程度である。
【００３４】図１６に示したアドレスデコーディング信
号発生部は、第１、第２、第３ワードライン駆動制御信
号（ｏ１）（ｏ２）（ｏ３）と、第１、第２、第３、第
４アドレスバッファ信号（ａ１）（ａ２）（ａ３）（ａ
４）を用いて第１、第２、第３アドレスデコーディング
信号（Ｘ１）（Ｘ２）（Ｘ３）を出力するように構成さ
れている。上記アドレスバッファ信号とは、入力パッド
へ入力される外部からのアドレス信号がアドレスバッフ
ァへ入力されるときに、出力される同じ位相の信号と反
転された位相の信号である。デバイスの周辺領域に配置
される。その構成は、図に示すように、第１、第２アド
レスバッファ信号（ａ１）（ａ２）と第１ワードライン
駆動制御信号（ｏ１）とをＮＡＮＤ演算及び反転して第
１アドレスデコーディング信号（Ｘ１）を出力する第１
アドレスデコーディング信号出力部１００と、第３、第
４アドレスバッファ信号（ａ３）（ａ４）と第２ワード
ライン駆動制御信号（ｏ２）とをＮＡＮＤ演算及び反転
して第２アドレスデコーディング信号（Ｘ２）を出力す
る第２アドレスデコーディング信号出力部１０１と、第
３、第４アドレスバッファ信号（ａ３）（ａ４）と第３
ワードライン駆動制御信号（ｏ３）とをＮＡＮＤ演算及
び反転して第３アドレスデコーディング信号（Ｘ３）を
出力する第３アドレスデコーディング信号出力部１０２
とから構成される。第１、第２、第３アドレスデコーデ
ィング信号出力部１００、１０１、１０２は、１つのＮ
ＡＮＤゲートと、そのＮＡＮＤゲートの出力端に連結さ
れるインバータとからそれぞれ構成される。
号発生部は、第１、第２、第３ワードライン駆動制御信
号（ｏ１）（ｏ２）（ｏ３）と、第１、第２、第３、第
４アドレスバッファ信号（ａ１）（ａ２）（ａ３）（ａ
４）を用いて第１、第２、第３アドレスデコーディング
信号（Ｘ１）（Ｘ２）（Ｘ３）を出力するように構成さ
れている。上記アドレスバッファ信号とは、入力パッド
へ入力される外部からのアドレス信号がアドレスバッフ
ァへ入力されるときに、出力される同じ位相の信号と反
転された位相の信号である。デバイスの周辺領域に配置
される。その構成は、図に示すように、第１、第２アド
レスバッファ信号（ａ１）（ａ２）と第１ワードライン
駆動制御信号（ｏ１）とをＮＡＮＤ演算及び反転して第
１アドレスデコーディング信号（Ｘ１）を出力する第１
アドレスデコーディング信号出力部１００と、第３、第
４アドレスバッファ信号（ａ３）（ａ４）と第２ワード
ライン駆動制御信号（ｏ２）とをＮＡＮＤ演算及び反転
して第２アドレスデコーディング信号（Ｘ２）を出力す
る第２アドレスデコーディング信号出力部１０１と、第
３、第４アドレスバッファ信号（ａ３）（ａ４）と第３
ワードライン駆動制御信号（ｏ３）とをＮＡＮＤ演算及
び反転して第３アドレスデコーディング信号（Ｘ３）を
出力する第３アドレスデコーディング信号出力部１０２
とから構成される。第１、第２、第３アドレスデコーデ
ィング信号出力部１００、１０１、１０２は、１つのＮ
ＡＮＤゲートと、そのＮＡＮＤゲートの出力端に連結さ
れるインバータとからそれぞれ構成される。
【００３５】そして、ワードライン駆動信号発生部は、
各々の第１、第２スプリットワードライン７４、７５に
印加する駆動信号（ＳＷＬ１Ｓ）（ＳＷＬ２Ｓ）を出力
するものであり、その構成は図１７に示す。第１アドレ
スデコーディング信号（Ｘ１）と第２アドレスデコーデ
ィング信号（Ｘ２）とをＮＡＮＤ演算し反転して第１ス
プリットワードライン７４に印加する駆動信号（ＳＷＬ
１Ｓ）を出力する第１ワードライン駆動信号発生部１０
３と、第１アドレスデコーディング信号（Ｘ１）と第３
アドレスデコーディング信号（Ｘ３）とをＮＡＮＤ演算
し反転して第２スプリットワードライン７５に印加する
駆動信号（ＳＷＬ２Ｓ）を出力する第２ワードライン駆
動信号発生部１０４とから構成される。第１、第２ワー
ドライン駆動信号発生部１０３、１０４は、１つのＮＡ
ＮＤゲートと、前記ＮＡＮＤゲートの出力端に連結され
るインバータとからそれぞれ構成される。
各々の第１、第２スプリットワードライン７４、７５に
印加する駆動信号（ＳＷＬ１Ｓ）（ＳＷＬ２Ｓ）を出力
するものであり、その構成は図１７に示す。第１アドレ
スデコーディング信号（Ｘ１）と第２アドレスデコーデ
ィング信号（Ｘ２）とをＮＡＮＤ演算し反転して第１ス
プリットワードライン７４に印加する駆動信号（ＳＷＬ
１Ｓ）を出力する第１ワードライン駆動信号発生部１０
３と、第１アドレスデコーディング信号（Ｘ１）と第３
アドレスデコーディング信号（Ｘ３）とをＮＡＮＤ演算
し反転して第２スプリットワードライン７５に印加する
駆動信号（ＳＷＬ２Ｓ）を出力する第２ワードライン駆
動信号発生部１０４とから構成される。第１、第２ワー
ドライン駆動信号発生部１０３、１０４は、１つのＮＡ
ＮＤゲートと、前記ＮＡＮＤゲートの出力端に連結され
るインバータとからそれぞれ構成される。
【００３６】このように構成される本実施形態のＳＷＬ
不揮発性強誘電体メモリデバイスのデコーダ及びドライ
バの信号発生動作を図１８、図１９を参照して説明す
る。まず、図１５に示すワードライン駆動制御信号発生
部の入力端へＡＴＤ入力パルスが入力される。第１パル
ス幅調整部９０でパルス幅を大きく調整し、ＮＯＲ演算
部９１でこれをＮＯＲ演算し出力し、第２パルス幅調整
部９２で再びパルス幅を大きく調整する。そして、第１
ＮＡＮＤ出力部９６から、ＮＯＲ演算部９１の出力信
号、インバータ９３を介して反転されたＡＴＤ入力パル
ス、そして第２パルス幅調整部９２の出力信号をＮＡＮ
Ｄ演算しバッファリングして第１ワードライン駆動制御
信号（ｏ１）を出力する。同様に、第２ＮＡＮＤ出力部
９４から、第１パルス幅調整部９０の出力信号、反転さ
れたＡＴＤ入力信号、そして第１ＮＡＮＤ出力部９６の
出力信号をＮＡＮＤ演算しバッファリングして第２ワー
ドライン駆動制御信号（ｏ２）を出力する。そして、第
１、第２ＮＡＮＤ出力９６、９４の出力信号、そして反
転されたＡＴＤ入力信号をＮＡＮＤ演算しバッファリン
グして第３ワードライン駆動制御信号（ｏ３）を出力す
る。
不揮発性強誘電体メモリデバイスのデコーダ及びドライ
バの信号発生動作を図１８、図１９を参照して説明す
る。まず、図１５に示すワードライン駆動制御信号発生
部の入力端へＡＴＤ入力パルスが入力される。第１パル
ス幅調整部９０でパルス幅を大きく調整し、ＮＯＲ演算
部９１でこれをＮＯＲ演算し出力し、第２パルス幅調整
部９２で再びパルス幅を大きく調整する。そして、第１
ＮＡＮＤ出力部９６から、ＮＯＲ演算部９１の出力信
号、インバータ９３を介して反転されたＡＴＤ入力パル
ス、そして第２パルス幅調整部９２の出力信号をＮＡＮ
Ｄ演算しバッファリングして第１ワードライン駆動制御
信号（ｏ１）を出力する。同様に、第２ＮＡＮＤ出力部
９４から、第１パルス幅調整部９０の出力信号、反転さ
れたＡＴＤ入力信号、そして第１ＮＡＮＤ出力部９６の
出力信号をＮＡＮＤ演算しバッファリングして第２ワー
ドライン駆動制御信号（ｏ２）を出力する。そして、第
１、第２ＮＡＮＤ出力９６、９４の出力信号、そして反
転されたＡＴＤ入力信号をＮＡＮＤ演算しバッファリン
グして第３ワードライン駆動制御信号（ｏ３）を出力す
る。
【００３７】このような第１、第２、第３ワードライン
駆動制御信号（ｏ１）（ｏ２）（ｏ３）は図１６に示す
アドレスデコーディング信号発生部に入力されて第１、
第２、第３アドレスデコーディング信号を発生させる。
すなわち、第１ワードライン駆動制御信号（ｏ１）は第
１、第２アドレスバッファ信号（ａ１）（ａ２）と共に
第１アドレスデコーディング信号発生部１００に入力さ
れ、ＮＡＮＤ演算及び反転を経て第１アドレスデコーデ
ィング信号（Ｘ１）として出力される。そして、第２ワ
ードライン駆動制御信号（ｏ２）は第３、第４アドレス
バッファ信号（ａ３）（ａ４）と共に第２アドレスデコ
ーディング信号発生部１０１に入力され、ＮＡＮＤ演算
及び反転を経て第２アドレスデコーディング信号（Ｘ
２）として出力される。そして、第３ワードライン駆動
制御信号（ｏ３）は第３、第４アドレスバッファ信号
（ａ３）（ａ４）と共に第３アドレスデコーディング信
号発生部１０２に入力され、ＮＡＮＤ演算及び反転を経
て第３アドレスデコーディング信号（Ｘ３）として出力
される。このような第１、第２、第３アドレスデコーデ
ィング信号（Ｘ１）（Ｘ２）（Ｘ３）は図１７のワード
ライン駆動信号発生部に入力され、ＮＡＮＤ演算及び反
転されて、第１、第２スプリットワードラインを駆動す
るための２つの信号（ＳＷＬ１Ｓ）（ＳＷＬ２Ｓ）とし
て出力される。
駆動制御信号（ｏ１）（ｏ２）（ｏ３）は図１６に示す
アドレスデコーディング信号発生部に入力されて第１、
第２、第３アドレスデコーディング信号を発生させる。
すなわち、第１ワードライン駆動制御信号（ｏ１）は第
１、第２アドレスバッファ信号（ａ１）（ａ２）と共に
第１アドレスデコーディング信号発生部１００に入力さ
れ、ＮＡＮＤ演算及び反転を経て第１アドレスデコーデ
ィング信号（Ｘ１）として出力される。そして、第２ワ
ードライン駆動制御信号（ｏ２）は第３、第４アドレス
バッファ信号（ａ３）（ａ４）と共に第２アドレスデコ
ーディング信号発生部１０１に入力され、ＮＡＮＤ演算
及び反転を経て第２アドレスデコーディング信号（Ｘ
２）として出力される。そして、第３ワードライン駆動
制御信号（ｏ３）は第３、第４アドレスバッファ信号
（ａ３）（ａ４）と共に第３アドレスデコーディング信
号発生部１０２に入力され、ＮＡＮＤ演算及び反転を経
て第３アドレスデコーディング信号（Ｘ３）として出力
される。このような第１、第２、第３アドレスデコーデ
ィング信号（Ｘ１）（Ｘ２）（Ｘ３）は図１７のワード
ライン駆動信号発生部に入力され、ＮＡＮＤ演算及び反
転されて、第１、第２スプリットワードラインを駆動す
るための２つの信号（ＳＷＬ１Ｓ）（ＳＷＬ２Ｓ）とし
て出力される。
【００３８】以下、かかる本実施形態の不揮発性強誘電
体メモリの断面構造及び製造工程について説明する。図
２０は本実施形態の強誘電体メモリのレイアウト図であ
り、図２１は本実施形態の強誘電体メモリの構造断面図
である。そして、図２２〜図２９は本実施形態の強誘電
体メモリの工程断面図である。本実施形態の不揮発性強
誘電体メモリの断面構造は、図２０、図２１に示すよう
に、フィールド酸化膜１６１により区画される活性領域
を有する半導体基板１６０と、半導体基板１６０の活性
領域上に選択的に形成されて第１、第２スプリットワー
ドラインとして使用されるゲートライン１６３ａと、キ
ャパシタ下部電極１６３ｂと、半導体基板１６０のゲー
トライン１６３ａの両側に形成されるソース／ドレイン
領域１６４と、ゲートライン１６３ａ、ソース／ドレイ
ン領域１６４上に選択的に形成される第１絶縁層１６５
と、キャパシタ下部電極１６３ａの上に形成される強誘
電体層１６６と、ソース／ドレイン領域１６４の何れか
一方の領域にコンタクトされ強誘電体層１６６の上側に
形成される金属電極層（キャパシタ上部電極＋コンタク
トプラグ層）１６８と、金属電極層１６８上に選択的に
形成される第２絶縁層１６９と、ソース／ドレイン領域
１６４の他方の領域にコンタクトされる金属ライン層
（ビットライン、／ビットライン）１７１とを備えてい
る。
体メモリの断面構造及び製造工程について説明する。図
２０は本実施形態の強誘電体メモリのレイアウト図であ
り、図２１は本実施形態の強誘電体メモリの構造断面図
である。そして、図２２〜図２９は本実施形態の強誘電
体メモリの工程断面図である。本実施形態の不揮発性強
誘電体メモリの断面構造は、図２０、図２１に示すよう
に、フィールド酸化膜１６１により区画される活性領域
を有する半導体基板１６０と、半導体基板１６０の活性
領域上に選択的に形成されて第１、第２スプリットワー
ドラインとして使用されるゲートライン１６３ａと、キ
ャパシタ下部電極１６３ｂと、半導体基板１６０のゲー
トライン１６３ａの両側に形成されるソース／ドレイン
領域１６４と、ゲートライン１６３ａ、ソース／ドレイ
ン領域１６４上に選択的に形成される第１絶縁層１６５
と、キャパシタ下部電極１６３ａの上に形成される強誘
電体層１６６と、ソース／ドレイン領域１６４の何れか
一方の領域にコンタクトされ強誘電体層１６６の上側に
形成される金属電極層（キャパシタ上部電極＋コンタク
トプラグ層）１６８と、金属電極層１６８上に選択的に
形成される第２絶縁層１６９と、ソース／ドレイン領域
１６４の他方の領域にコンタクトされる金属ライン層
（ビットライン、／ビットライン）１７１とを備えてい
る。
【００３９】このような構造を有する本実施形態の不揮
発性強誘電体メモリの製造工程を図２２−２９に基づい
て説明する。これらの図における上段はレイアウト図で
あり、下段はレイアウト図の矢印の箇所で切断した断面
図である。なお、レイアウト図は、その工程で得られる
パターンのみを示し、その工程までに形成されたパター
ンは省略してある。まず、図２２に示すように、半導体
基板１６０のデバイス隔離領域にフィールド酸化膜１６
１を形成して、第１、第２トランジスタ７０、７２を形
成するための活性領域１６２を区画する。図２３に示す
ように、第１、第２トランジスタ７０、７２のゲートラ
イン１６３ａ、第１、第２強誘電体キャパシタ７１、７
３を形成するためのキャパシタ下部電極１６３ｂを形成
する。
発性強誘電体メモリの製造工程を図２２−２９に基づい
て説明する。これらの図における上段はレイアウト図で
あり、下段はレイアウト図の矢印の箇所で切断した断面
図である。なお、レイアウト図は、その工程で得られる
パターンのみを示し、その工程までに形成されたパター
ンは省略してある。まず、図２２に示すように、半導体
基板１６０のデバイス隔離領域にフィールド酸化膜１６
１を形成して、第１、第２トランジスタ７０、７２を形
成するための活性領域１６２を区画する。図２３に示す
ように、第１、第２トランジスタ７０、７２のゲートラ
イン１６３ａ、第１、第２強誘電体キャパシタ７１、７
３を形成するためのキャパシタ下部電極１６３ｂを形成
する。
【００４０】図２４に示すように、ゲートライン１６３
ａ、キャパシタ下部電極１６３ｂをマスクにして不純物
イオン注入工程を施して第１、第２トランジスタ７０、
７２のソース／ドレイン領域１６４を形成する。次い
で、図２５に示すように、全面に第１絶縁膜１６５を形
成させて平坦化させ、キャパシタ下部電極１６３ｂの表
面を露出させ、そのキャパシタ下部電極１６３ｂ上に強
誘電体層１６５を形成する。図２６に示すように、第１
絶縁層１６５を選択的に除去して、第１、第２強誘電体
キャパシタ７１、７３の一方の電極と第１、第２トラン
ジスタ７０、７２のセル内部のノードとを連結するため
の第１コンタクトホール１６７を形成する。
ａ、キャパシタ下部電極１６３ｂをマスクにして不純物
イオン注入工程を施して第１、第２トランジスタ７０、
７２のソース／ドレイン領域１６４を形成する。次い
で、図２５に示すように、全面に第１絶縁膜１６５を形
成させて平坦化させ、キャパシタ下部電極１６３ｂの表
面を露出させ、そのキャパシタ下部電極１６３ｂ上に強
誘電体層１６５を形成する。図２６に示すように、第１
絶縁層１６５を選択的に除去して、第１、第２強誘電体
キャパシタ７１、７３の一方の電極と第１、第２トラン
ジスタ７０、７２のセル内部のノードとを連結するため
の第１コンタクトホール１６７を形成する。
【００４１】図２７に示すように、第１コンタクトホー
ル１６７を介して各々の第１、第２強誘電体キャパシタ
７１、７３の一方の電極と各々の第１、第２トランジス
タ７０、７２のソース／ドレイン領域１６４の何れか一
方とを連結するための金属電極層（キャパシタ上部電極
＋コンタクトプラグ層）１６８を形成する。図２８に示
すように、全面に第２絶縁層１６９を形成し選択的に除
去して、第１、第２トランジスタ７０、７２のソース／
ドレイン領域１６４の他方の領域が露出されるよう第２
コンタクトホール１７０を形成する。図２９に示すよう
に、第２コンタクトホール１７０を介して第１、第２ト
ランジスタ７０、７２のソース／ドレイン領域１６４の
他方の領域に連結されるビットライン、／ビットライン
として用いられる金属ライン層１７１を形成する。この
ような本実施形態の２Ｔ／２ＣのＦＲＡＭはＤＲＡＭ程
度のデータ処理速度を有し、また電源のオフ時にもデー
タが保存される。
ル１６７を介して各々の第１、第２強誘電体キャパシタ
７１、７３の一方の電極と各々の第１、第２トランジス
タ７０、７２のソース／ドレイン領域１６４の何れか一
方とを連結するための金属電極層（キャパシタ上部電極
＋コンタクトプラグ層）１６８を形成する。図２８に示
すように、全面に第２絶縁層１６９を形成し選択的に除
去して、第１、第２トランジスタ７０、７２のソース／
ドレイン領域１６４の他方の領域が露出されるよう第２
コンタクトホール１７０を形成する。図２９に示すよう
に、第２コンタクトホール１７０を介して第１、第２ト
ランジスタ７０、７２のソース／ドレイン領域１６４の
他方の領域に連結されるビットライン、／ビットライン
として用いられる金属ライン層１７１を形成する。この
ような本実施形態の２Ｔ／２ＣのＦＲＡＭはＤＲＡＭ程
度のデータ処理速度を有し、また電源のオフ時にもデー
タが保存される。
【００４２】
【発明の効果】スプリットワードライン構造の本発明の
ＳＷＬ不揮発性強誘電体メモリは、２Ｔ／２Ｃ構造のメ
モリデバイスで必要とされていたセルプレートラインを
形成させずに、ワードラインを利用してセルプレート機
能を有するようセルを構成したので構造を単純化する効
果がある。また、二つに分けられたスプリットワードラ
インを駆動するためのパルスとしてＡＴＤパルスを用い
ると、一般的なパルス生成器を使用する時よりもミスマ
ッチングを小さくする効果があり、さらに、動作に必要
な時のみにこれを駆動するため、電力消耗を減少させ得
る効果がある。
ＳＷＬ不揮発性強誘電体メモリは、２Ｔ／２Ｃ構造のメ
モリデバイスで必要とされていたセルプレートラインを
形成させずに、ワードラインを利用してセルプレート機
能を有するようセルを構成したので構造を単純化する効
果がある。また、二つに分けられたスプリットワードラ
インを駆動するためのパルスとしてＡＴＤパルスを用い
ると、一般的なパルス生成器を使用する時よりもミスマ
ッチングを小さくする効果があり、さらに、動作に必要
な時のみにこれを駆動するため、電力消耗を減少させ得
る効果がある。
【００４３】さらに、本発明方法は、セルプレートライ
ンの代わりにトランジスタにもともと必要なワードライ
ンを使用するようにしたので、セルプレートラインを形
成させる工程がなくなり、工程を単純化させることがで
きる。
ンの代わりにトランジスタにもともと必要なワードライ
ンを使用するようにしたので、セルプレートラインを形
成させる工程がなくなり、工程を単純化させることがで
きる。
【図１】 一般的な強誘電体のヒステリシスループを示
す特性図。
す特性図。
【図２】 従来技術の強誘電体メモリの回路構成図。
【図３】 従来技術の強誘電体メモリの動作を示すタイ
ミング図。
ミング図。
【図４】 従来技術の強誘電体メモリの構造断面図。
【図５】 従来技術の強誘電体メモリの工程断面図。
【図６】 従来技術の強誘電体メモリの工程断面図。
【図７】 従来技術の強誘電体メモリの工程断面図。
【図８】 従来技術の強誘電体メモリの工程断面図。
【図９】 従来技術の強誘電体メモリの工程断面図。
【図１０】 本発明実施形態の強誘電体メモリの回路構
成図。
成図。
【図１１】 本発明実施形態の強誘電体メモリのセルア
レイ構成図。
レイ構成図。
【図１２】 本発明実施形態の強誘電体メモリのセルア
レイ構成図。
レイ構成図。
【図１３】 本発明実施形態の強誘電体メモリの書込モ
ードの動作を示すタイミング図。
ードの動作を示すタイミング図。
【図１４】 本発明実施形態の強誘電体メモリの読取モ
ードの動作を示すタイミング図。
ードの動作を示すタイミング図。
【図１５】 本発明実施形態のワードライン駆動制御信
号発生部の構成図。
号発生部の構成図。
【図１６】 本発明実施形態のアドレスデコーディング
信号発生部の構成図。
信号発生部の構成図。
【図１７】 本発明実施形態の強誘電体メモリのワード
ライン駆動信号発生部の構成図。
ライン駆動信号発生部の構成図。
【図１８】 本発明実施形態のワードライン駆動制御信
号発生部の動作タイミング図。
号発生部の動作タイミング図。
【図１９】 本発明実施形態のワードライン駆動信号発
生部の動作タイミング図。
生部の動作タイミング図。
【図２０】 本発明実施形態の強誘電体メモリのレイア
ウト図。
ウト図。
【図２１】 本発明実施形態の強誘電体メモリの構造断
面図。
面図。
【図２２】 本発明実施形態の強誘電体メモリの工程断
面図。
面図。
【図２３】 本発明実施形態の強誘電体メモリの工程断
面図。
面図。
【図２４】 本発明実施形態の強誘電体メモリの工程断
面図。
面図。
【図２５】 本発明実施形態の強誘電体メモリの工程断
面図。
面図。
【図２６】 本発明実施形態の強誘電体メモリの工程断
面図。
面図。
【図２７】 本発明実施形態の強誘電体メモリの工程断
面図。
面図。
【図２８】 本発明実施形態の強誘電体メモリの工程断
面図。
面図。
【図２９】 本発明実施形態の強誘電体メモリの工程断
面図。
面図。
７０ 第１トランジスタ ７１ 第１強誘電体キャパシタ ７２ 第２トランジスタ ７３ 第２強誘電体キャパシタ ７４ 第１スプリット(splitted)ワードライン ７５ 第２スプリットワードライン ７６ ビットライン ７７ ／ビットライン
Claims (10)
- 【請求項１】 ソース電極、ドレイン電極、及び何れか
一本のワードラインに連結されるゲート電極を有する第
１トランジスタと、 一方の電極は第１トランジスタのソース電極に連結さ
れ、他方の電極は第１トランジスタのゲート電極が接続
されたワードラインでない他のワードラインに連結され
る第１強誘電体キャパシタと、 ソース電極、ドレイン電極、及び第１強誘電体キャパシ
タの他方の電極が連結された他のワードラインに連結さ
れるゲート電極を有する第２トランジスタと、 一方の電極は第２トランジスタのソース電極に連結さ
れ、他方の電極は第１トランジスタのゲートが連結され
たワードラインに連結される第２強誘電体キャパシタと
により単位セルが構成されることを特徴とする不揮発性
強誘電体メモリ。 - 【請求項２】 第１、第２トランジスタの各々のドレイ
ン電極に連結されるビットラインと／ビットラインは、
１つのセンスアンプにともに連結されるか又は２つのセ
ンスアンプにそれぞれ連結されることにより、単位セル
から１つのデータが出力又は２つのデータが出力される
ことを特徴とする請求項１記載の不揮発性強誘電体メモ
リ。 - 【請求項３】 単位セルを構成する第１トランジスタ
（Ｔ１）と第２トランジスタ（Ｔ２）のゲート電極を共
通にワードラインに接続せずに分離して、第１スプリッ
トワードライン（ＳＷＬ１）と、第２スプリットワード
ライン（ＳＷＬ２）とにそれぞれ接続し、 第１強誘電体キャパシタ（Ｃ１）をその一方の電極を前
記第１トランジスタのソース電極に連結し、他方の電極
を第２スプリットワードラインに連結し、 第２強誘電体キャパシタ（Ｃ２）をその一方の電極を前
記第２トランジスタのソース電極に連結し、他方の電極
を第１スプリットワードラインに連結し、 ビットラインを前記第１トランジスタのドレインに連結
し、 ／ビットラインを前記第２トランジスタのドレインに連
結したことを特徴とする不揮発性強誘電体メモリ。 - 【請求項４】 選択されたセルの第１、第２スプリット
ワードラインに共にハイが印加されるｔ１区間のパルス
と、 第１スプリットワードラインはローに遷移され、第２ス
プリットワードラインはハイが維持されるｔ２区間のパ
ルスと、 第１スプリットワードラインはハイに遷移され、第２ス
プリットワードラインはローに遷移されるｔ３区間のパ
ルスとが順次に印加されて書込／読取の動作が行われる
ことを特徴とする請求項３記載の不揮発性強誘電体メモ
リ。 - 【請求項５】 書込モード時には第１、第２強誘電体キ
ャパシタがそれぞれビットライン、／ビットラインと同
じ極性に分極され、読取モード時には第１、第２強誘電
体キャパシタがそれぞれビットライン、／ビットライン
と同じ極性に再格納されることを特徴とする請求項３記
載の不揮発性強誘電体メモリ。 - 【請求項６】 アドレス変化時に生じるＡＴＤ入力パル
スを受けてパルス幅の調整及びこれらの演算により第
１、第２、第３ワードライン駆動制御信号（ｏ１）（ｏ
２）（ｏ３）を出力するワードライン駆動制御信号発生
部と、 前記第１、第２、第３ワードライン駆動制御信号及び第
１、第２、第３、第４アドレスバッファ信号（ａ１）
（ａ２）（ａ３）（ａ４）を受けてこれらを演算して第
１、第２、第３アドレスデコーディング信号（Ｘ１）
（Ｘ２）（Ｘ３）を出力するアドレスデコーディング信
号発生部と、 前記第１、第２、第３アドレスデコーディング信号（Ｘ
１）（Ｘ２）（Ｘ３）を受けてこれらを演算して、選択
されたセルの第１、第２スプリットワードラインにそれ
ぞれ印加される第１、第２ワードライン駆動信号を出力
するワードライン駆動信号発生部と、を備えることを特
徴とする不揮発性強誘電体メモリ。 - 【請求項７】 半導体基板の活性領域上に選択的に形成
されて第１、第２スプリットワードラインとして使用さ
れる第１、第２ゲートラインと、 前記第１、第２ゲートラインに対応して分離形成される
第１、第２キャパシタ下部電極と、 前記第１、第２ゲートラインの両側の半導体基板の表面
内に形成される第１、第２ソース／ドレイン領域と、 前記第１、第２ゲートライン、第１、第２ソース／ドレ
イン領域上に選択的に形成される第１絶縁層と、 前記第１、第２キャパシタ下部電極上にそれぞれ形成さ
れる強誘電体層と、 前記ソース／ドレイン領域の一方領域にそれぞれコンタ
クトされて強誘電体層の上側に形成される第１、第２キ
ャパシタ上部電極層と、 前記上部電極層上に選択的に形成される第２絶縁層と、 前記ソース／ドレイン領域の他方領域にそれぞれコンタ
クトされる第１、第２金属ライン層と、を備えることを
特徴とする不揮発性強誘電体メモリ。 - 【請求項８】 第１ゲートラインと第２キャパシタ下部
電極層とは電気的に連結され、第２ゲートラインと第１
キャパシタ下部電極層とは電気的に連結されることを特
徴とする請求項７記載の不揮発性強誘電体メモリ。 - 【請求項９】 半導体基板の活性領域上に第１、第２ゲ
ートラインと第１、第２キャパシタ下部電極を形成する
工程と、 前記第１、第２ゲートライン、第１、第２キャパシタ下
部電極をマスクにして不純物イオン注入工程で第１、第
２ソース／ドレイン領域を形成する工程と、 前記第１、第２キャパシタ下部電極上にそれぞれ強誘電
体層を形成し、全面に第１絶縁層を形成し選択的に除去
して第１コンタクトホールを形成する工程と、 前記第１コンタクトホールを介して各々の第１、第２ソ
ース／ドレイン領域の何れか一方を連結する第１、第２
キャパシタ上部電極層を形成する工程と、 全面に第２絶縁層を形成し選択的に除去して、第１、第
２ソース／ドレイン領域の他方の領域が露出されるよう
に第２コンタクトホールを形成する工程と、 前記第２コンタクトホールを介して第１、第２ソース／
ドレイン領域の他方の領域に連結される金属ライン層を
形成する工程と、を備えることを特徴とする不揮発性強
誘電体メモリの製造方法。 - 【請求項１０】 第１ゲートラインと第２キャパシタ下
部電極層とを電気的に連結されるように形成し、第２ゲ
ートラインと第１キャパシタ下部電極層とを電気的に連
結されるように形成することを特徴とする請求項９記載
の不揮発性強誘電体メモリの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR68192/1997 | 1997-12-12 | ||
| KR1019970068192A KR100261174B1 (ko) | 1997-12-12 | 1997-12-12 | 비휘발성 강유전체 메모리 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186511A true JPH11186511A (ja) | 1999-07-09 |
| JP3948831B2 JP3948831B2 (ja) | 2007-07-25 |
Family
ID=19527154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17568998A Expired - Fee Related JP3948831B2 (ja) | 1997-12-12 | 1998-06-23 | 不揮発性強誘電体メモリ、不揮発性強誘電体メモリの駆動方法および不揮発性強誘電体メモリの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6118687A (ja) |
| JP (1) | JP3948831B2 (ja) |
| KR (1) | KR100261174B1 (ja) |
| DE (1) | DE19846264B4 (ja) |
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| JP2001076480A (ja) * | 1999-08-16 | 2001-03-23 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子の駆動回路 |
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| KR100320438B1 (ko) * | 1999-12-27 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
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| KR100268876B1 (ko) * | 1998-05-13 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리소자의 구동회로 |
| KR100268908B1 (ko) * | 1998-04-22 | 2000-10-16 | 김영환 | 에스더블유엘(swl) 강유전체 메모리 장치 및 그 구동회로 |
| KR100281125B1 (ko) * | 1998-12-29 | 2001-03-02 | 김영환 | 비휘발성 강유전체 메모리장치 |
| KR100281127B1 (ko) * | 1998-11-19 | 2001-03-02 | 김영환 | Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 |
| KR100308125B1 (ko) * | 1999-07-05 | 2001-11-01 | 김영환 | 불휘발성 강유전체 메모리소자 및 그 제조방법 |
| KR100301822B1 (ko) * | 1999-07-21 | 2001-11-01 | 김영환 | 불휘발성 강유전체 메모리 장치의 센싱앰프 |
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