JP2001118380A - 不揮発性強誘電体メモリ装置 - Google Patents
不揮発性強誘電体メモリ装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 参照レベルを安定化させて速い応答速度が得
られると同時に、ノイズの影響を受けずに参照レベルを
維持することのできる不揮発性強誘電体メモリ装置を提
供する。 【解決手段】 参照ビットラインを複数のメインビット
ラインに平行に形成させ、参照ビットラインに読み出さ
れたデータをそのままセンシングアンプ部に入力させず
に、一旦参照レベル生成部へ入力させ、そこで増幅して
各センシングアンプ部に入力させるようにした。また、
それぞＲねおビットラインのプリチャージレベルは、プ
リチャージレベル調整部からの第１プリチャージ制御信
号と第２プリチャージ制御信号との組合により調整する
ようにした。
られると同時に、ノイズの影響を受けずに参照レベルを
維持することのできる不揮発性強誘電体メモリ装置を提
供する。 【解決手段】 参照ビットラインを複数のメインビット
ラインに平行に形成させ、参照ビットラインに読み出さ
れたデータをそのままセンシングアンプ部に入力させず
に、一旦参照レベル生成部へ入力させ、そこで増幅して
各センシングアンプ部に入力させるようにした。また、
それぞＲねおビットラインのプリチャージレベルは、プ
リチャージレベル調整部からの第１プリチャージ制御信
号と第２プリチャージ制御信号との組合により調整する
ようにした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、不揮発性強誘電体メモリ装置に関するもの
である。
関し、特に、不揮発性強誘電体メモリ装置に関するもの
である。
【０００２】
【従来の技術】一般に、不揮発性強誘電体メモリ（Ferr
oelectric Random Access Memory：ＦＲＡＭ)はＤＲＡ
Ｍ程度のデータ処理速度を有し、電源のオフ時にもデー
タが保存される特性のため次世代記憶素子として注目を
浴びている。ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有
する記憶素子であって、キャパシタの材料として強誘電
体を使用して強誘電体の特性である高い残留分極を用い
たものである。このような残留分極の特性のため電界を
除去してもデータは保存される。
oelectric Random Access Memory：ＦＲＡＭ)はＤＲＡ
Ｍ程度のデータ処理速度を有し、電源のオフ時にもデー
タが保存される特性のため次世代記憶素子として注目を
浴びている。ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有
する記憶素子であって、キャパシタの材料として強誘電
体を使用して強誘電体の特性である高い残留分極を用い
たものである。このような残留分極の特性のため電界を
除去してもデータは保存される。
【０００３】図１は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ,ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ
記憶素子として応用したものである。
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ,ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ
記憶素子として応用したものである。
【０００４】以下、従来技術による不揮発性強誘電体メ
モリ装置を添付の図面に基づいて説明する。図２は従来
の不揮発性強誘電体メモリの単位セルを示したものであ
る。図２に示すように、一方向に形成されたビットライ
ン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形
成されたワードライン（Ｗ／Ｌ）と、ワードラインに一
定の間隔をおいてワードラインと同一の方向に形成され
たプレートライン（Ｐ／Ｌ）と、ゲートがワードライン
に連結されソースはビットラインに連結されるトランジ
スタＴ１と、２端子中第１端子はトランジスタＴ１のソ
ースに連結され、第２端子は前記プレートライン（Ｐ／
Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構
成されている。
モリ装置を添付の図面に基づいて説明する。図２は従来
の不揮発性強誘電体メモリの単位セルを示したものであ
る。図２に示すように、一方向に形成されたビットライ
ン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形
成されたワードライン（Ｗ／Ｌ）と、ワードラインに一
定の間隔をおいてワードラインと同一の方向に形成され
たプレートライン（Ｐ／Ｌ）と、ゲートがワードライン
に連結されソースはビットラインに連結されるトランジ
スタＴ１と、２端子中第１端子はトランジスタＴ１のソ
ースに連結され、第２端子は前記プレートライン（Ｐ／
Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構
成されている。
【０００５】このような従来の不揮発性強誘電体メモリ
装置のデータ入出力動作を以下に説明する。図３ａは従
来の不揮発性強誘電体メモリ装置の書込みモードの動作
を示すタイミング図であり、図３ｂは読み出しモードの
動作を示すタイミング図である。まず、書込みモードの
場合、外部から印加されるチップイネーブル信号（ＣＳ
Ｂｐａｄ）が「ハイ」から「ロー」に活性化され、同時
に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」か
ら「ロー」に遷移されると、書込みモードが始まる。次
いで、書込みモードでのアドレスがデコードされると、
そのアドレスに対応するワードラインに印加されるパル
スは「ロー」から「ハイ」に遷移されてセルが選択され
る。すなわち、そのワードラインに接続されたトランジ
スタＴ１が導通状態となる。
装置のデータ入出力動作を以下に説明する。図３ａは従
来の不揮発性強誘電体メモリ装置の書込みモードの動作
を示すタイミング図であり、図３ｂは読み出しモードの
動作を示すタイミング図である。まず、書込みモードの
場合、外部から印加されるチップイネーブル信号（ＣＳ
Ｂｐａｄ）が「ハイ」から「ロー」に活性化され、同時
に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」か
ら「ロー」に遷移されると、書込みモードが始まる。次
いで、書込みモードでのアドレスがデコードされると、
そのアドレスに対応するワードラインに印加されるパル
スは「ロー」から「ハイ」に遷移されてセルが選択され
る。すなわち、そのワードラインに接続されたトランジ
スタＴ１が導通状態となる。
【０００６】このように、ワードラインが「ハイ」状態
を維持している間にプレートラインには所定の期間の
「ハイ」信号と所定の期間の「ロー」信号が印加され
る。そして、選択されたセルにロジック値「１」又は
「０」を書くために、選択されたビットラインに書込み
イネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又
は「ロー」信号を印加する。すなわち、ワードラインに
印加される信号が「ハイ」であり、かつプレートライン
に印加される信号が「ロー」であるときに、ビットライ
ンに「ハイ」信号が印加されると、強誘電体キャパシタ
にはロジック値「１」が記録される。そして、プレート
ラインに印加されている信号が「ハイ」である間に、ビ
ットラインに「ロー」信号が印加されると、強誘電体キ
ャパシタにはロジック値「０」が記録される。
を維持している間にプレートラインには所定の期間の
「ハイ」信号と所定の期間の「ロー」信号が印加され
る。そして、選択されたセルにロジック値「１」又は
「０」を書くために、選択されたビットラインに書込み
イネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又
は「ロー」信号を印加する。すなわち、ワードラインに
印加される信号が「ハイ」であり、かつプレートライン
に印加される信号が「ロー」であるときに、ビットライ
ンに「ハイ」信号が印加されると、強誘電体キャパシタ
にはロジック値「１」が記録される。そして、プレート
ラインに印加されている信号が「ハイ」である間に、ビ
ットラインに「ロー」信号が印加されると、強誘電体キ
ャパシタにはロジック値「０」が記録される。
【０００７】このような書込みモードの動作によりセル
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
ｐａｄ）を「ハイ」から「ロー」に活性化させると、最
初、ワードラインが選択される前に、一旦全てのビット
ラインを等化信号によって「ロー」電圧にする。
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
ｐａｄ）を「ハイ」から「ロー」に活性化させると、最
初、ワードラインが選択される前に、一旦全てのビット
ラインを等化信号によって「ロー」電圧にする。
【０００８】そして、各ビットラインを不活性化させた
後、アドレスをデコードし、デコードされたアドレスに
よって選択されたワードラインが「ロー」から「ハイ」
に遷移され、セルが選択される。選択されたセルのプレ
ートラインに「ハイ」信号を印加すると、強誘電体メモ
リに格納されたロジック値「１」に対応するデータを破
壊させる。もし、強誘電体メモリにロジック値「０」が
格納されていれば、それに対応するデータは破壊されな
い。
後、アドレスをデコードし、デコードされたアドレスに
よって選択されたワードラインが「ロー」から「ハイ」
に遷移され、セルが選択される。選択されたセルのプレ
ートラインに「ハイ」信号を印加すると、強誘電体メモ
リに格納されたロジック値「１」に対応するデータを破
壊させる。もし、強誘電体メモリにロジック値「０」が
格納されていれば、それに対応するデータは破壊されな
い。
【０００９】このように、破壊されたデータと破壊され
てないデータは前述したヒステリシスループの原理によ
る異なる値を出力し、センスアンプはそのロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループに示す
ｄからｆへ変更される場合であり、データが破壊されて
ない場合は、ａからｆへ変更される場合である。したが
って、一定の時間が経過した後センスアンプがイネーブ
ルすると、データが破壊された場合は増幅されロジック
値「１」を出力し、データが破壊されてない場合はロジ
ック値「０」を出力する。このように、センスアンプか
らデータを出力した後に、それぞれのセルは元のデータ
に戻らなければならないので、ワードラインに「ハイ」
信号を印加した状態でプレートラインを「ハイ」から
「ロー」に不活性化させる。
てないデータは前述したヒステリシスループの原理によ
る異なる値を出力し、センスアンプはそのロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループに示す
ｄからｆへ変更される場合であり、データが破壊されて
ない場合は、ａからｆへ変更される場合である。したが
って、一定の時間が経過した後センスアンプがイネーブ
ルすると、データが破壊された場合は増幅されロジック
値「１」を出力し、データが破壊されてない場合はロジ
ック値「０」を出力する。このように、センスアンプか
らデータを出力した後に、それぞれのセルは元のデータ
に戻らなければならないので、ワードラインに「ハイ」
信号を印加した状態でプレートラインを「ハイ」から
「ロー」に不活性化させる。
【００１０】図４は従来技術の不揮発性強誘電体メモリ
装置の構成ブロック図である。図４に示すように、メイ
ンセルアレイ部４１をほぼ矩形の形状の領域として配置
し、その中の一部を参照セルアレイ部４２に割り当て
る。それぞれのアレイ部には図２に示した単位セルが多
数配置されている。その矩形の領域のメインセルアレイ
部４１のいずれかの辺に沿って、メインセルアレイ部４
１及び参照セルアレイ部４２に駆動信号を印加するワー
ドライン駆動部４３を配置する。さらにメインセルアレ
イ部４１の他の辺、図面では下辺側にセンスアンプ部４
４を構成させている。ここで、ワードライン駆動部４３
はメインセルアレイ部４１のメインワードライン及び参
照セルアレイ部４２の参照ワードラインに駆動信号を印
加する。センシングアンプ部４４は複数個のセンシング
アンプより構成され、ビットライン及びビットバーライ
ンの信号を増幅する。
装置の構成ブロック図である。図４に示すように、メイ
ンセルアレイ部４１をほぼ矩形の形状の領域として配置
し、その中の一部を参照セルアレイ部４２に割り当て
る。それぞれのアレイ部には図２に示した単位セルが多
数配置されている。その矩形の領域のメインセルアレイ
部４１のいずれかの辺に沿って、メインセルアレイ部４
１及び参照セルアレイ部４２に駆動信号を印加するワー
ドライン駆動部４３を配置する。さらにメインセルアレ
イ部４１の他の辺、図面では下辺側にセンスアンプ部４
４を構成させている。ここで、ワードライン駆動部４３
はメインセルアレイ部４１のメインワードライン及び参
照セルアレイ部４２の参照ワードラインに駆動信号を印
加する。センシングアンプ部４４は複数個のセンシング
アンプより構成され、ビットライン及びビットバーライ
ンの信号を増幅する。
【００１１】以下、このような従来の不揮発性強誘電体
メモリ装置の動作を図５に基づいて説明する。図５は図
４の部分的詳細図であって、図面に示すように、メイン
セルアレイはＤＲＡＭのように折り返しビットライン構
造を有する。そして、参照セルアレイ部４２もまた折り
返しビットライン構造を有し、参照セルワードラインと
参照セルプレートラインとを対として２対が構成され
る。このとき、２対の参照セルワードライン及び参照セ
ルプレートラインをそれぞれＲＷＬ_１，ＲＰＬ_１及び
ＲＷＬ_２，ＲＰＬ_２とする。
メモリ装置の動作を図５に基づいて説明する。図５は図
４の部分的詳細図であって、図面に示すように、メイン
セルアレイはＤＲＡＭのように折り返しビットライン構
造を有する。そして、参照セルアレイ部４２もまた折り
返しビットライン構造を有し、参照セルワードラインと
参照セルプレートラインとを対として２対が構成され
る。このとき、２対の参照セルワードライン及び参照セ
ルプレートラインをそれぞれＲＷＬ_１，ＲＰＬ_１及び
ＲＷＬ_２，ＲＰＬ_２とする。
【００１２】メインセルワードライン（ＭＷＬ_Ｎ−
１）とメインセルプレートライン（ＭＰＬ_Ｎ−１）が
活性化されると、参照セルワードライン（ＲＷＬ_１）
と参照セルプレートライン（ＲＰＬ_１）も同時に活性
化される。従って、ビットライン（Ｂ／Ｌ）にはメイン
セルのデータが載せられ、ビットバーライン（ＢＢ／
Ｌ）には参照セルのデータが載せられる。
１）とメインセルプレートライン（ＭＰＬ_Ｎ−１）が
活性化されると、参照セルワードライン（ＲＷＬ_１）
と参照セルプレートライン（ＲＰＬ_１）も同時に活性
化される。従って、ビットライン（Ｂ／Ｌ）にはメイン
セルのデータが載せられ、ビットバーライン（ＢＢ／
Ｌ）には参照セルのデータが載せられる。
【００１３】また、メインセルワードライン（ＭＷＬ_
Ｎ）とメインセルプレートライン（ＭＰＬ_Ｎ）が活性
化されると、参照セルワードライン（ＲＷＬ_２）と参
照セルプレートライン（ＲＰＬ_２）も同時に活性化さ
れる。従って、ビットバーライン（ＢＢ／Ｌ）にはメイ
ンセルのデータが載せられ、ビットライン（Ｂ／Ｌ）に
は参照セルデータが載せられる。ここで、参照セルによ
るビットラインレベルはメインセルによるビットライン
レベルのＢ_Ｈ（ハイ)とＢ_Ｌ（ロー)との間の値とす
る。
Ｎ）とメインセルプレートライン（ＭＰＬ_Ｎ）が活性
化されると、参照セルワードライン（ＲＷＬ_２）と参
照セルプレートライン（ＲＰＬ_２）も同時に活性化さ
れる。従って、ビットバーライン（ＢＢ／Ｌ）にはメイ
ンセルのデータが載せられ、ビットライン（Ｂ／Ｌ）に
は参照セルデータが載せられる。ここで、参照セルによ
るビットラインレベルはメインセルによるビットライン
レベルのＢ_Ｈ（ハイ)とＢ_Ｌ（ロー)との間の値とす
る。
【００１４】このように、参照電圧をビットラインレベ
ルのＢ_ＨとＢ_Ｌとの間に設定するための参照セルの動
作方法は二つある。
ルのＢ_ＨとＢ_Ｌとの間に設定するための参照セルの動
作方法は二つある。
【００１５】第一は、参照セルのキャパシタにロジック
「１」を格納する方法で、参照セルのキャパシタのサイ
ズをメインセルのキャパシタのサイズに比べて小さくす
ればよい。第二は、参照セルのキャパシタにロジック
「０」を格納する方法で、参照セルのキャパシタのサイ
ズをメインセルのキャパシタのサイズに比べて大きくす
ればよい。このように、従来の技術に係る不揮発性強誘
電体メモリ装置は前記二つの方法を用いることでセンス
アンプ部で必要とする参照電圧を作り出す。
「１」を格納する方法で、参照セルのキャパシタのサイ
ズをメインセルのキャパシタのサイズに比べて小さくす
ればよい。第二は、参照セルのキャパシタにロジック
「０」を格納する方法で、参照セルのキャパシタのサイ
ズをメインセルのキャパシタのサイズに比べて大きくす
ればよい。このように、従来の技術に係る不揮発性強誘
電体メモリ装置は前記二つの方法を用いることでセンス
アンプ部で必要とする参照電圧を作り出す。
【００１６】
【発明が解決しようとする課題】しかし、上記した従来
の不揮発性強誘電体メモリ装置は次のような問題があっ
た。第一に、参照セルのキャパシタはメインセルに比べ
て過度にアクセスが行われるので、疲労の現象が発生
し、参照レベルが不安定となる。不安定となった参照レ
ベルはノイズの影響を受ける。これは安定したセンシン
グ動作ができない要因として作用する。第二に、参照セ
ルのキャパシタにロジック「０」を格納するために、参
照セルのキャパシタのサイズをメインセルに比べて大き
く作成すると、疲労現象を防止することはできるが、キ
ャパシタを大きくしなければならないという問題があっ
た。
の不揮発性強誘電体メモリ装置は次のような問題があっ
た。第一に、参照セルのキャパシタはメインセルに比べ
て過度にアクセスが行われるので、疲労の現象が発生
し、参照レベルが不安定となる。不安定となった参照レ
ベルはノイズの影響を受ける。これは安定したセンシン
グ動作ができない要因として作用する。第二に、参照セ
ルのキャパシタにロジック「０」を格納するために、参
照セルのキャパシタのサイズをメインセルに比べて大き
く作成すると、疲労現象を防止することはできるが、キ
ャパシタを大きくしなければならないという問題があっ
た。
【００１７】本発明は以上のような従来技術の問題点を
解決するためになされたもので、参照レベルを安定化さ
せて速い応答速度が得られると同時に、ノイズの影響を
受けずに参照レベルを維持することのできる不揮発性強
誘電体メモリ装置を提供することが目的である。
解決するためになされたもので、参照レベルを安定化さ
せて速い応答速度が得られると同時に、ノイズの影響を
受けずに参照レベルを維持することのできる不揮発性強
誘電体メモリ装置を提供することが目的である。
【００１８】
【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性強誘電体メモリ装置は、少なくとも
一つの参照ビットラインが形成され、その参照ビットラ
インに平行に複数のメインビットラインが形成され、各
ビットラインと交差する方向に複数の第１、第２スプリ
ットワードライン対が形成されるセルアレイ部と、参照
ビットラインを含むメインビットラインのうち、互いに
隣接したビットラインを等電位化させる等化器部と、各
ビットラインのプリチャージレベルを第１プリチャージ
制御信号と第２プリチャージ制御信号との組合により調
整するプリチャージレベル調整部と、メインビットライ
ンの信号をセンシングするセンシングアンプ部と、参照
ビットラインの信号を受けて、センシングアンプの参照
電圧に出力する参照レベル発生部とを含むことを特徴と
する。
の本発明の不揮発性強誘電体メモリ装置は、少なくとも
一つの参照ビットラインが形成され、その参照ビットラ
インに平行に複数のメインビットラインが形成され、各
ビットラインと交差する方向に複数の第１、第２スプリ
ットワードライン対が形成されるセルアレイ部と、参照
ビットラインを含むメインビットラインのうち、互いに
隣接したビットラインを等電位化させる等化器部と、各
ビットラインのプリチャージレベルを第１プリチャージ
制御信号と第２プリチャージ制御信号との組合により調
整するプリチャージレベル調整部と、メインビットライ
ンの信号をセンシングするセンシングアンプ部と、参照
ビットラインの信号を受けて、センシングアンプの参照
電圧に出力する参照レベル発生部とを含むことを特徴と
する。
【００１９】また、本発明の他の実施態様による不揮発
性強誘電体メモリ装置は、第１、第２参照ビットライン
と、その一方の側に形成される複数のメインビットライ
ンと、各ビットラインと交差する方向に形成される複数
の第１、第２スプリットワードライン対を有するセルア
レイ部と、セルアレイ部の下部に形成され、奇数番目の
メインビットライン及び第１参照ビットラインのうち互
いに隣接したビットラインを等電位化させる第１等化器
部と、奇数番目のビットライン及び第１参照ビットライ
ンのレベルを第１プリチャージ制御信号と第２プリチャ
ージ制御信号との組合により調整する第１プリチャージ
レベル調整部と、奇数番目のビットラインの信号をセン
シングして増幅する第１センシングアンプ部と、第１参
照ビットラインの信号を受けて増幅した後、その結果を
第１センシングアンプ部の参照信号に出力する第１参照
レベル発生部と、セルアレイ部の上部に形成され、偶数
番目のメインビットライン及び第２参照ビットラインの
うち互いに隣接したビットラインを等電位化させる第２
等化器部と、偶数番目のビットライン及び第２参照ビッ
トラインのレベルを第１プリチャージ制御信号と第２プ
リチャージ制御信号との組合により調整する第２プリチ
ャージレベル調整部と、偶数番目のビットラインの信号
をセンシングして増幅する第２センシングアンプ部と、
第２参照ビットラインの信号を受けて増幅した後、その
結果を第２センシングアンプ部の参照信号に出力する第
２参照レベル発生部とを含むことを特徴とする。
性強誘電体メモリ装置は、第１、第２参照ビットライン
と、その一方の側に形成される複数のメインビットライ
ンと、各ビットラインと交差する方向に形成される複数
の第１、第２スプリットワードライン対を有するセルア
レイ部と、セルアレイ部の下部に形成され、奇数番目の
メインビットライン及び第１参照ビットラインのうち互
いに隣接したビットラインを等電位化させる第１等化器
部と、奇数番目のビットライン及び第１参照ビットライ
ンのレベルを第１プリチャージ制御信号と第２プリチャ
ージ制御信号との組合により調整する第１プリチャージ
レベル調整部と、奇数番目のビットラインの信号をセン
シングして増幅する第１センシングアンプ部と、第１参
照ビットラインの信号を受けて増幅した後、その結果を
第１センシングアンプ部の参照信号に出力する第１参照
レベル発生部と、セルアレイ部の上部に形成され、偶数
番目のメインビットライン及び第２参照ビットラインの
うち互いに隣接したビットラインを等電位化させる第２
等化器部と、偶数番目のビットライン及び第２参照ビッ
トラインのレベルを第１プリチャージ制御信号と第２プ
リチャージ制御信号との組合により調整する第２プリチ
ャージレベル調整部と、偶数番目のビットラインの信号
をセンシングして増幅する第２センシングアンプ部と、
第２参照ビットラインの信号を受けて増幅した後、その
結果を第２センシングアンプ部の参照信号に出力する第
２参照レベル発生部とを含むことを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の各実施形態による
不揮発性強誘電体メモリ装置を添付の図面に基づいて説
明する。図６は本発明実施形態の不揮発性強誘電体メモ
リ装置における単位セル構成図である。図６に示すよう
に、本実施形態の不揮発性強誘電体メモリ装置による単
位セルは１Ｔ／１Ｃ構造であって、行方向に多数配置さ
れている。単位セルの行の上下に第１スプリットワード
ライン（ＳＷＬ１）と第２スプリットワードライン（Ｓ
ＷＬ２）が互いに一定の間隔をおいて配置され、第１ビ
ットライン（Ｂ／Ｌ１）及び第２ビットライン（Ｂ／Ｌ
２）が、第１、第２スプリットワードライン（ＳＷＬ
１、ＳＷＬ２）を横切る方向に形成されている。単位セ
ルである１Ｔ／１Ｃは、ゲートが第１スプリットワード
ライン（ＳＷＬ１）に連結され、ドレインが第１ビット
ライン（Ｂ／Ｌ１）に連結される第１トランジスタ（Ｔ
１）と、第１トランジスタ（Ｔ１）のソースと第２スプ
リットワードライン（ＳＷＬ２）との間に連結された第
１強誘電体キャパシタ（ＦＣ１）とからなり、さらに第
２ビットライン（Ｂ／Ｌ２）側にはゲートが第２スプリ
ットワードライン（ＳＷＬ２）に連結され、ドレインが
第２ビットライン（Ｂ／Ｌ２）に連結される第２トラン
ジスタ（Ｔ２）と、第２トランジスタ（Ｔ２）のソース
と第１スプリットワードライン（ＳＷＬ１）との間に連
結された第２強誘電体キャパシタ（ＦＣ２）とからな
る。
不揮発性強誘電体メモリ装置を添付の図面に基づいて説
明する。図６は本発明実施形態の不揮発性強誘電体メモ
リ装置における単位セル構成図である。図６に示すよう
に、本実施形態の不揮発性強誘電体メモリ装置による単
位セルは１Ｔ／１Ｃ構造であって、行方向に多数配置さ
れている。単位セルの行の上下に第１スプリットワード
ライン（ＳＷＬ１）と第２スプリットワードライン（Ｓ
ＷＬ２）が互いに一定の間隔をおいて配置され、第１ビ
ットライン（Ｂ／Ｌ１）及び第２ビットライン（Ｂ／Ｌ
２）が、第１、第２スプリットワードライン（ＳＷＬ
１、ＳＷＬ２）を横切る方向に形成されている。単位セ
ルである１Ｔ／１Ｃは、ゲートが第１スプリットワード
ライン（ＳＷＬ１）に連結され、ドレインが第１ビット
ライン（Ｂ／Ｌ１）に連結される第１トランジスタ（Ｔ
１）と、第１トランジスタ（Ｔ１）のソースと第２スプ
リットワードライン（ＳＷＬ２）との間に連結された第
１強誘電体キャパシタ（ＦＣ１）とからなり、さらに第
２ビットライン（Ｂ／Ｌ２）側にはゲートが第２スプリ
ットワードライン（ＳＷＬ２）に連結され、ドレインが
第２ビットライン（Ｂ／Ｌ２）に連結される第２トラン
ジスタ（Ｔ２）と、第２トランジスタ（Ｔ２）のソース
と第１スプリットワードライン（ＳＷＬ１）との間に連
結された第２強誘電体キャパシタ（ＦＣ２）とからな
る。
【００２１】このように、単位セルが複数配置されてセ
ルアレイ部が構成され、データの格納単位から見ると、
一対のスプリットワードラインと一つのビットライン、
一つのトランジスタ（１Ｔ）と一つの強誘電体キャパシ
タ（ＦＣ１）が単位セルとなっている。しかし、構造的
にみると、本実施形態は、一対のスプリットワードライ
ンと二つのビットライン、二つのトランジスタ２Ｔと二
つの強誘電体キャパシタ２Ｃが単位セルとして繰り返し
配置されている。
ルアレイ部が構成され、データの格納単位から見ると、
一対のスプリットワードラインと一つのビットライン、
一つのトランジスタ（１Ｔ）と一つの強誘電体キャパシ
タ（ＦＣ１）が単位セルとなっている。しかし、構造的
にみると、本実施形態は、一対のスプリットワードライ
ンと二つのビットライン、二つのトランジスタ２Ｔと二
つの強誘電体キャパシタ２Ｃが単位セルとして繰り返し
配置されている。
【００２２】以下、不揮発性強誘電体メモリ装置の動作
原理をより詳細に説明する。図７は本実施形態の不揮発
性強誘電体メモリ装置の回路的構成を簡略化したもので
ある。図７に示すように、第１、第２スプリットワード
ラインＳＷＬ１、ＳＷＬ２を一対とする複数のスプリッ
トワードライン対が行方向に形成され、そのスプリット
ワードライン対を横切る方向に、隣接した二つのビット
ラインを一対として複数のビットライン（...,Ｂ／Ｌ
ｎ，Ｂ／Ｌｎ＋１,...）対が形成され、対をなすそれぞ
れのビットライン間には、両側のビットラインを介して
伝達されたデータをセンシングして、データライン（Ｄ
／Ｌ）またはデータバーライン（／ＤＬ）へ伝達するセ
ンシングアンプ（ＳＡ）が形成される。図示しないが、
センシングアンプ（ＳＡ）をイネーブルさせるためのイ
ネーブル信号（ＳＥＮ）を出力するセンシングアンプイ
ネーブル部がさらに備えられ、ビットラインとデータラ
インを選択的にスイッチングする選択スイッチング部
（ＣＳ）がさらに備えられている。
原理をより詳細に説明する。図７は本実施形態の不揮発
性強誘電体メモリ装置の回路的構成を簡略化したもので
ある。図７に示すように、第１、第２スプリットワード
ラインＳＷＬ１、ＳＷＬ２を一対とする複数のスプリッ
トワードライン対が行方向に形成され、そのスプリット
ワードライン対を横切る方向に、隣接した二つのビット
ラインを一対として複数のビットライン（...,Ｂ／Ｌ
ｎ，Ｂ／Ｌｎ＋１,...）対が形成され、対をなすそれぞ
れのビットライン間には、両側のビットラインを介して
伝達されたデータをセンシングして、データライン（Ｄ
／Ｌ）またはデータバーライン（／ＤＬ）へ伝達するセ
ンシングアンプ（ＳＡ）が形成される。図示しないが、
センシングアンプ（ＳＡ）をイネーブルさせるためのイ
ネーブル信号（ＳＥＮ）を出力するセンシングアンプイ
ネーブル部がさらに備えられ、ビットラインとデータラ
インを選択的にスイッチングする選択スイッチング部
（ＣＳ）がさらに備えられている。
【００２３】本実施形態の不揮発性強誘電体メモリ装置
の動作を図８に示すタイミング図を参照して以下に説明
する。図８のＴ０区間は第１、第２スプリットワードラ
イン（ＳＷＬ１、ＳＷＬ２）が「ハイ」に活性化される
前の区間であって、全てのビットラインをＮＭＯＳトラ
ンジスタのしきい電圧レベルにプリチャージさせる。Ｔ
１区間は第１、第２スプリットワードライン（ＳＷＬ
１、ＳＷＬ２）双方が「ハイ」となる区間であって、メ
インセルの強誘電体キャパシタのデータがメインビット
ラインへ伝達され、メインビットラインのレベルが変化
する。このとき、ロジック「ハイ」に格納されていた強
誘電体キャパシタはビットラインとスプリットワードラ
インとの間に互いに反対極性の電界が加えられることに
なるので、強誘電体の極性が破壊されつつ多量の電流が
流れ、ビットラインに高い電圧が誘起される。
の動作を図８に示すタイミング図を参照して以下に説明
する。図８のＴ０区間は第１、第２スプリットワードラ
イン（ＳＷＬ１、ＳＷＬ２）が「ハイ」に活性化される
前の区間であって、全てのビットラインをＮＭＯＳトラ
ンジスタのしきい電圧レベルにプリチャージさせる。Ｔ
１区間は第１、第２スプリットワードライン（ＳＷＬ
１、ＳＷＬ２）双方が「ハイ」となる区間であって、メ
インセルの強誘電体キャパシタのデータがメインビット
ラインへ伝達され、メインビットラインのレベルが変化
する。このとき、ロジック「ハイ」に格納されていた強
誘電体キャパシタはビットラインとスプリットワードラ
インとの間に互いに反対極性の電界が加えられることに
なるので、強誘電体の極性が破壊されつつ多量の電流が
流れ、ビットラインに高い電圧が誘起される。
【００２４】反面、ロジック「ロー」に格納されていた
強誘電体キャパシタは、ビットラインとスプリットワー
ドラインとに同一極性の電界が加えられることになるの
で、強誘電体の極性が破壊されず、少量の電流が流れる
ので、ビットラインに多少低い電圧が誘起される。ビッ
トラインにセルデータが十分に載せられると、センシン
グアンプを活性化させるために、センシングアンプイネ
ーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラ
インのレベルを増幅する。
強誘電体キャパシタは、ビットラインとスプリットワー
ドラインとに同一極性の電界が加えられることになるの
で、強誘電体の極性が破壊されず、少量の電流が流れる
ので、ビットラインに多少低い電圧が誘起される。ビッ
トラインにセルデータが十分に載せられると、センシン
グアンプを活性化させるために、センシングアンプイネ
ーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラ
インのレベルを増幅する。
【００２５】一方、破壊されたセルのロジック「ハイ」
データは、センス後元へ戻さなければならないが、第
１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ
２）が「ハイ」の状態では復せないので、次のＴ２，Ｔ
３区間を設けて再格納させる。Ｔ２区間は、第１スプリ
ットワードライン（ＳＷＬ１）は「ロー」に遷移され、
第２スプリットワードライン（ＳＷＬ２）は「ハイ」を
維持し続ける区間であって、第２トランジスタＴ２はオ
ンの状態となる。このとき、ビットラインが「ハイ」の
状態であれば、「ハイ」データが第２強誘電体キャパシ
タ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」
の状態に復す。
データは、センス後元へ戻さなければならないが、第
１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ
２）が「ハイ」の状態では復せないので、次のＴ２，Ｔ
３区間を設けて再格納させる。Ｔ２区間は、第１スプリ
ットワードライン（ＳＷＬ１）は「ロー」に遷移され、
第２スプリットワードライン（ＳＷＬ２）は「ハイ」を
維持し続ける区間であって、第２トランジスタＴ２はオ
ンの状態となる。このとき、ビットラインが「ハイ」の
状態であれば、「ハイ」データが第２強誘電体キャパシ
タ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」
の状態に復す。
【００２６】Ｔ３区間は第１スプリットワードライン
（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリッ
トワードライン（ＳＷＬ２）は「ロー」に遷移される区
間であって、第１トランジスタＴ１がオンの状態とな
る。このとき、ビットラインが「ハイ」の状態であれ
ば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ
１）の一方の電極へ伝達され、ロジック「１」の状態に
復す。
（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリッ
トワードライン（ＳＷＬ２）は「ロー」に遷移される区
間であって、第１トランジスタＴ１がオンの状態とな
る。このとき、ビットラインが「ハイ」の状態であれ
ば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ
１）の一方の電極へ伝達され、ロジック「１」の状態に
復す。
【００２７】図９は本実施形態の第１実施形態による不
揮発性強誘電体メモリ装置の構成図である。参考に、本
発明の第１実施形態はセンシングアンプ部がセルアレイ
部の下部にのみ位置した場合である。なお、本明細書に
おける方向を示す上下左右は図面上のものにすぎない。
図９に示すように、多数の第１スプリットワードライン
と第２スプリットワードラインとが平行に配置されそれ
らの間に前述のようにセルが配置されてアレイ部が形成
されている。本実施形態においては、これらのワードラ
インに交差するように、少なくとも一つの参照ビットラ
イン（ＲＢ／Ｌ）が形成されており、その参照ビットラ
インに平行に複数のメインビットライン（ＭＢ／Ｌ１、
ＭＢ／Ｌ２、ＭＢ／３,...）が形成されている。それら
のビットラインのうち隣接したビットラインを互いに等
電位化させる等化器を隣接するビットライン間に設けた
等化器部９１がセルアレイ部の下側に形成されている。
等化器部９１の下側にはさらに、各ビットライン毎に連
結され、第１プリチャージ制御信号と第２プリチャージ
制御信号との組合によってビットラインのプリチャージ
レベルを調整するＮＭＯＳトランジスタからなるプリチ
ャージレベル調整部９３が配置され、その下側に各メイ
ンビットラインに連結され、各ビットラインの信号をセ
ンシングするセンシングアンプからなるセンシングアン
プ部９５が形成されている。センシングアンプ部９５に
並んで、参照ビットラインとセンシングアンプ部９５の
各センシングアンプとに接続され、参照ビットラインの
信号を受けて増幅した後、これを各センシングアンプの
参照電圧として出力する参照レベル発生部９７が形成さ
れている。プリチャージレベル調整部９３はＮＭＯＳト
ランジスタで構成されており、それぞれのソースがそれ
ぞれのビットラインに接続され、そのゲートには第１プ
リチャージ制御信号が印加され、ドレインには第２プリ
チャージ制御信号が印加される。
揮発性強誘電体メモリ装置の構成図である。参考に、本
発明の第１実施形態はセンシングアンプ部がセルアレイ
部の下部にのみ位置した場合である。なお、本明細書に
おける方向を示す上下左右は図面上のものにすぎない。
図９に示すように、多数の第１スプリットワードライン
と第２スプリットワードラインとが平行に配置されそれ
らの間に前述のようにセルが配置されてアレイ部が形成
されている。本実施形態においては、これらのワードラ
インに交差するように、少なくとも一つの参照ビットラ
イン（ＲＢ／Ｌ）が形成されており、その参照ビットラ
インに平行に複数のメインビットライン（ＭＢ／Ｌ１、
ＭＢ／Ｌ２、ＭＢ／３,...）が形成されている。それら
のビットラインのうち隣接したビットラインを互いに等
電位化させる等化器を隣接するビットライン間に設けた
等化器部９１がセルアレイ部の下側に形成されている。
等化器部９１の下側にはさらに、各ビットライン毎に連
結され、第１プリチャージ制御信号と第２プリチャージ
制御信号との組合によってビットラインのプリチャージ
レベルを調整するＮＭＯＳトランジスタからなるプリチ
ャージレベル調整部９３が配置され、その下側に各メイ
ンビットラインに連結され、各ビットラインの信号をセ
ンシングするセンシングアンプからなるセンシングアン
プ部９５が形成されている。センシングアンプ部９５に
並んで、参照ビットラインとセンシングアンプ部９５の
各センシングアンプとに接続され、参照ビットラインの
信号を受けて増幅した後、これを各センシングアンプの
参照電圧として出力する参照レベル発生部９７が形成さ
れている。プリチャージレベル調整部９３はＮＭＯＳト
ランジスタで構成されており、それぞれのソースがそれ
ぞれのビットラインに接続され、そのゲートには第１プ
リチャージ制御信号が印加され、ドレインには第２プリ
チャージ制御信号が印加される。
【００２８】前記第１プリチャージ制御信号のレベルは
３Ｖｔｎであり、第２プリチャージ制御信号のレベルは
Ｖｔｎである。従って、ゲートに印加される３Ｖｔｎの
第１プリチャージ制御信号と、ドレインに印加されるＶ
ｔｎの第２プリチャージ制御信号によって、ソースには
２Ｖｔｎのレベルが印加され、結局、各ビットラインは
２Ｖｔｎにプリチャージされる。
３Ｖｔｎであり、第２プリチャージ制御信号のレベルは
Ｖｔｎである。従って、ゲートに印加される３Ｖｔｎの
第１プリチャージ制御信号と、ドレインに印加されるＶ
ｔｎの第２プリチャージ制御信号によって、ソースには
２Ｖｔｎのレベルが印加され、結局、各ビットラインは
２Ｖｔｎにプリチャージされる。
【００２９】参照ビットラインには参照セルが連結さ
れ、メインビットラインにはメインセルが連結される
が、参照セルには常にロジック「０」を格納するため
に、再格納期間の間参照ビットライン制御信号により動
作するプルダウン部９８をビットラインＲＢ／Ｌに接続
しておき、参照ビットラインをプルダウンさせる。隣接
したビットラインを等電位化させる等化器は等化器制御
信号ＥＱＣにより動作し、メインビットラインと参照ビ
ットラインとを同時に等電位化させる。
れ、メインビットラインにはメインセルが連結される
が、参照セルには常にロジック「０」を格納するため
に、再格納期間の間参照ビットライン制御信号により動
作するプルダウン部９８をビットラインＲＢ／Ｌに接続
しておき、参照ビットラインをプルダウンさせる。隣接
したビットラインを等電位化させる等化器は等化器制御
信号ＥＱＣにより動作し、メインビットラインと参照ビ
ットラインとを同時に等電位化させる。
【００３０】以下、本実施形態の不揮発性強誘電体メモ
リ装置の動作を図１０に示す波形図に基づいて説明す
る。チップイネーブル信号のＣＥＢｐａｄ信号が「ハ
イ」に不活性化されると、等化器制御信号が「ロー」か
ら「ハイ」に遷移され、等化器制御信号を受けた等化器
部９１が動作する。従って、メインビットラインと参照
ビットラインとが同時に等電位化される。第１プリチャ
ージ制御信号はプリチャージの間は続けて３Ｖｔｎレベ
ルの電圧を維持し、ＣＥＢｐａｄ信号が「ロー」に活性
化されると、「ロー」に遷移され、プリチャージ動作を
完了する。このとき、第１プリチャージ制御信号によっ
てプリチャージレベル調整部９３は活性化されているの
で、第２プリチャージ制御信号が「ハイ」から「ロー」
にプルダウンされると、メインビットライン及び参照ビ
ットラインも接地レベルにプルダウンされる。
リ装置の動作を図１０に示す波形図に基づいて説明す
る。チップイネーブル信号のＣＥＢｐａｄ信号が「ハ
イ」に不活性化されると、等化器制御信号が「ロー」か
ら「ハイ」に遷移され、等化器制御信号を受けた等化器
部９１が動作する。従って、メインビットラインと参照
ビットラインとが同時に等電位化される。第１プリチャ
ージ制御信号はプリチャージの間は続けて３Ｖｔｎレベ
ルの電圧を維持し、ＣＥＢｐａｄ信号が「ロー」に活性
化されると、「ロー」に遷移され、プリチャージ動作を
完了する。このとき、第１プリチャージ制御信号によっ
てプリチャージレベル調整部９３は活性化されているの
で、第２プリチャージ制御信号が「ハイ」から「ロー」
にプルダウンされると、メインビットライン及び参照ビ
ットラインも接地レベルにプルダウンされる。
【００３１】ところが、第２プリチャージ制御信号が再
び「ロー」から「ハイ」に遷移されたとき、プリチャー
ジレベル調整部９３を構成している各ＮＭＯＳトランジ
スタのゲートは第１プリチャージ制御信号の３Ｖｔｎに
固定されているので、ドレインに印加される第２プリチ
ャージ制御信号をＶｃｃレベルの「ハイ」レベルに印加
しても、ソースと連結されたメインビットライン及び参
照ビットラインには２Ｖｔｎ（＝３Ｖｔｎ−Ｖｔｎ）レ
ベルの電圧が印加され、プリチャージされる。このと
き、第１プリチャージ制御信号はプリチャージ供給信号
発生部から作られるが、そのプリチャージ供給信号発生
部から作られた第１プリチャージ制御信号はプリチャー
ジ制御信号選択出力部を介してプリチャージレベル調整
部へ印加される。すなわち、メインセルアレイは複数の
サブセルアレイからなるが、その複数のサブセルアレイ
のうち一つのサブセルアレイのみが選択される。つま
り、各サブセルアレイ部毎に、プリチャージ供給信号発
生部から作られた第１プリチャージ制御信号を自身のプ
リチャージレベル調整部に印加するか否かを選択するプ
リチャージ制御信号選択出力部が設けられている。その
プリチャージ制御信号選択出力部は後に説明する。
び「ロー」から「ハイ」に遷移されたとき、プリチャー
ジレベル調整部９３を構成している各ＮＭＯＳトランジ
スタのゲートは第１プリチャージ制御信号の３Ｖｔｎに
固定されているので、ドレインに印加される第２プリチ
ャージ制御信号をＶｃｃレベルの「ハイ」レベルに印加
しても、ソースと連結されたメインビットライン及び参
照ビットラインには２Ｖｔｎ（＝３Ｖｔｎ−Ｖｔｎ）レ
ベルの電圧が印加され、プリチャージされる。このと
き、第１プリチャージ制御信号はプリチャージ供給信号
発生部から作られるが、そのプリチャージ供給信号発生
部から作られた第１プリチャージ制御信号はプリチャー
ジ制御信号選択出力部を介してプリチャージレベル調整
部へ印加される。すなわち、メインセルアレイは複数の
サブセルアレイからなるが、その複数のサブセルアレイ
のうち一つのサブセルアレイのみが選択される。つま
り、各サブセルアレイ部毎に、プリチャージ供給信号発
生部から作られた第１プリチャージ制御信号を自身のプ
リチャージレベル調整部に印加するか否かを選択するプ
リチャージ制御信号選択出力部が設けられている。その
プリチャージ制御信号選択出力部は後に説明する。
【００３２】図１１は本実施形態の第１実施形態による
不揮発性強誘電体メモリ装置のプリチャージ供給信号発
生部の構成ブロック図である。図１１に示すように、Ｃ
ＥＢ信号を感知して、不活性化状態時にＣＥＢ遷移検出
（ＣＥＢ Transition Detection)信号、すなわちＣＴＤ
信号を発生するＣＴＤ発生部１１１と、ＣＴＤ発生部１
１１から出力されるＣＴＤ信号を受けて、第１活性化信
号及び第２活性化信号を出力する活性化調整部１１３
と、第１活性化信号を受けて、プリチャージレベルを作
るための参照信号を出力する参照信号出力部１１５と、
第２活性化信号を受けて、参照信号出力部１１５から出
力される参照信号とフィードバックされて入る信号とを
比較するプリチャージレベル比較部１１７と、プリチャ
ージレベル比較部１１７からの出力信号である駆動信号
を受けて活性化され、自身の出力をプリチャージレベル
比較部１１７にフィードバックさせ、そのフィードバッ
ク信号のレベルが参照信号のレベルの以上となったとの
プリチャージレベル比較部１１７の駆動信号により不活
性化状態となるプリチャージレベル発生部１１９と、そ
のプリチャージレベル発生部１１９の出力信号を受けて
第１プリチャージ制御信号を出力する第１プリチャージ
制御信号出力部１２１とで構成されている。ここで、プ
リチャージレベル比較部１１７は、プリチャージレベル
発生部１１９からフィードバックされて入る信号のレベ
ルが参照信号出力部１１５から出力される参照信号のレ
ベルより小さければ、フィードバック信号のレベルが基
準信号レベルの以上となるまで、プリチャージレベル発
生部１１９を活性化させ続ける。
不揮発性強誘電体メモリ装置のプリチャージ供給信号発
生部の構成ブロック図である。図１１に示すように、Ｃ
ＥＢ信号を感知して、不活性化状態時にＣＥＢ遷移検出
（ＣＥＢ Transition Detection)信号、すなわちＣＴＤ
信号を発生するＣＴＤ発生部１１１と、ＣＴＤ発生部１
１１から出力されるＣＴＤ信号を受けて、第１活性化信
号及び第２活性化信号を出力する活性化調整部１１３
と、第１活性化信号を受けて、プリチャージレベルを作
るための参照信号を出力する参照信号出力部１１５と、
第２活性化信号を受けて、参照信号出力部１１５から出
力される参照信号とフィードバックされて入る信号とを
比較するプリチャージレベル比較部１１７と、プリチャ
ージレベル比較部１１７からの出力信号である駆動信号
を受けて活性化され、自身の出力をプリチャージレベル
比較部１１７にフィードバックさせ、そのフィードバッ
ク信号のレベルが参照信号のレベルの以上となったとの
プリチャージレベル比較部１１７の駆動信号により不活
性化状態となるプリチャージレベル発生部１１９と、そ
のプリチャージレベル発生部１１９の出力信号を受けて
第１プリチャージ制御信号を出力する第１プリチャージ
制御信号出力部１２１とで構成されている。ここで、プ
リチャージレベル比較部１１７は、プリチャージレベル
発生部１１９からフィードバックされて入る信号のレベ
ルが参照信号出力部１１５から出力される参照信号のレ
ベルより小さければ、フィードバック信号のレベルが基
準信号レベルの以上となるまで、プリチャージレベル発
生部１１９を活性化させ続ける。
【００３３】参照信号出力部１１５は３Ｖｔｎ程度のレ
ベルを出力するが、参照信号はセンシングアンプの基準
電圧に用いられる信号ではなく、第１プリチャージ制御
信号を作るための参照信号である。参考に、センシング
アンプの参照信号は後に説明するように参照レベル発生
部から出力される。
ベルを出力するが、参照信号はセンシングアンプの基準
電圧に用いられる信号ではなく、第１プリチャージ制御
信号を作るための参照信号である。参考に、センシング
アンプの参照信号は後に説明するように参照レベル発生
部から出力される。
【００３４】一方、図１２は本実施形態の不揮発性強誘
電体メモリ装置によるプリチャージ供給信号発生部の回
路的構成図である。これは、活性化調整部１１３、参照
信号出力部１１５、プリチャージレベル比較部１１７、
プリチャージレベル発生部１１９及び第１プリチャージ
制御信号出力部１２１で構成されている。
電体メモリ装置によるプリチャージ供給信号発生部の回
路的構成図である。これは、活性化調整部１１３、参照
信号出力部１１５、プリチャージレベル比較部１１７、
プリチャージレベル発生部１１９及び第１プリチャージ
制御信号出力部１２１で構成されている。
【００３５】まず、活性化調整部１１３は「ロー」レベ
ルのＣＴＤ信号（ＣＴＤＢ）を反転させ、これを参照信
号出力部１１５を活性化させるための第１活性化信号と
して出力する第１インバータ１１３ａと、第１インバー
タ１１３ａの出力信号を一定時間の間バッファリングす
る第１バッファ部１１３ｂと、第１バッファ部１１３ｂ
の出力信号によって、プリチャージレベル比較部１１７
に第２活性化信号の印加の可否を決定する第１トランジ
スタ１１３ｃとで構成されている。ここで、第１バッフ
ァ部１１３ｂは二つのインバータが直列に連結された構
造を有し、第１トランジスタ１１３ｃはｎ−チャネルの
エンハンスメントトランジスタである。
ルのＣＴＤ信号（ＣＴＤＢ）を反転させ、これを参照信
号出力部１１５を活性化させるための第１活性化信号と
して出力する第１インバータ１１３ａと、第１インバー
タ１１３ａの出力信号を一定時間の間バッファリングす
る第１バッファ部１１３ｂと、第１バッファ部１１３ｂ
の出力信号によって、プリチャージレベル比較部１１７
に第２活性化信号の印加の可否を決定する第１トランジ
スタ１１３ｃとで構成されている。ここで、第１バッフ
ァ部１１３ｂは二つのインバータが直列に連結された構
造を有し、第１トランジスタ１１３ｃはｎ−チャネルの
エンハンスメントトランジスタである。
【００３６】参照信号出力部１１５はゲートに第１活性
化信号が印加され、電源電圧をスイッチングする第１ト
ランジスタ１１５ａと、ゲートに電源電圧が印加され、
第１トランジスタ１１５ａのソースにドレインが連結さ
れ、ソースは出力端（Ｏｕｔ）に連結される第２トラン
ジスタ１１５ｂと、ゲートに第１活性化信号が印加さ
れ、接地電圧をスイッチングする第３トランジスタ１１
５ｃと、ゲートに電源電圧が印加され、第３トランジス
タ１１５ｃのソースにドレインが連結され、ソースは第
２トランジスタ１１５ｂのソースと共に出力端に連結さ
れる第４トランジスタ１１５ｄと、ゲートには接地電圧
が印加され、ソースは電源電圧が印加され、ドレインは
出力端に連結される第５トランジスタ１１５ｅと、ソー
スが接地端に連結され、ゲートとドレインとが互いに連
結された第６トランジスタ１１５ｆと、ソースが第６ト
ランジスタ１１５ｆのドレインに連結され、ゲートとド
レインとが互いに連結される第７トランジスタ１１５ｇ
と、ソースが第７トランジスタ１１５ｇのドレインに連
結され、ゲートとドレインとが互いに連結される第８ト
ランジスタ１１５ｈと、ソースが第８トランジスタ１１
５ｈのドレインに連結され、ゲートとドレインは出力端
に連結される第９トランジスタ１１５ｉと、出力端の電
圧を安定化させるための出力電圧安定化部１１５ｊとで
構成されている。ここで、出力電圧安定化部１１５ｊは
ＭＯＳキャパシタを含み、第５トランジスタ１１５ｅは
ＰＭＯＳトランジスタであり、その他はｎ−チャネルの
エンハンスメントトランジスタである。
化信号が印加され、電源電圧をスイッチングする第１ト
ランジスタ１１５ａと、ゲートに電源電圧が印加され、
第１トランジスタ１１５ａのソースにドレインが連結さ
れ、ソースは出力端（Ｏｕｔ）に連結される第２トラン
ジスタ１１５ｂと、ゲートに第１活性化信号が印加さ
れ、接地電圧をスイッチングする第３トランジスタ１１
５ｃと、ゲートに電源電圧が印加され、第３トランジス
タ１１５ｃのソースにドレインが連結され、ソースは第
２トランジスタ１１５ｂのソースと共に出力端に連結さ
れる第４トランジスタ１１５ｄと、ゲートには接地電圧
が印加され、ソースは電源電圧が印加され、ドレインは
出力端に連結される第５トランジスタ１１５ｅと、ソー
スが接地端に連結され、ゲートとドレインとが互いに連
結された第６トランジスタ１１５ｆと、ソースが第６ト
ランジスタ１１５ｆのドレインに連結され、ゲートとド
レインとが互いに連結される第７トランジスタ１１５ｇ
と、ソースが第７トランジスタ１１５ｇのドレインに連
結され、ゲートとドレインとが互いに連結される第８ト
ランジスタ１１５ｈと、ソースが第８トランジスタ１１
５ｈのドレインに連結され、ゲートとドレインは出力端
に連結される第９トランジスタ１１５ｉと、出力端の電
圧を安定化させるための出力電圧安定化部１１５ｊとで
構成されている。ここで、出力電圧安定化部１１５ｊは
ＭＯＳキャパシタを含み、第５トランジスタ１１５ｅは
ＰＭＯＳトランジスタであり、その他はｎ−チャネルの
エンハンスメントトランジスタである。
【００３７】出力端（Ｏｕｔ）の電圧は第５トランジス
タ１１５ｅと第６、７、８、９トランジスタ１１５ｆ、
１１５ｇ、１１５ｈ、１１５ｉとの電圧比により３Ｖｔ
ｎに調整される。従って、４つのＮＭＯＳトランジスタ
による４Ｖｔｎと第５トランジスタ１１５ｅによるＶｔ
ｎによって、最終出力端のレベルは３Ｖｔｎ（４Ｖｔｎ
−Ｖｔｎ）となる。出力端にはＭＯＳキャパシタからな
る出力信号安定化部１１５ｊによって安定した出力信号
が伝達され、これはプリチャージレベル比較部１１７に
入力される。
タ１１５ｅと第６、７、８、９トランジスタ１１５ｆ、
１１５ｇ、１１５ｈ、１１５ｉとの電圧比により３Ｖｔ
ｎに調整される。従って、４つのＮＭＯＳトランジスタ
による４Ｖｔｎと第５トランジスタ１１５ｅによるＶｔ
ｎによって、最終出力端のレベルは３Ｖｔｎ（４Ｖｔｎ
−Ｖｔｎ）となる。出力端にはＭＯＳキャパシタからな
る出力信号安定化部１１５ｊによって安定した出力信号
が伝達され、これはプリチャージレベル比較部１１７に
入力される。
【００３８】次いで、プリチャージレベル比較部１１７
は、ゲートには参照信号出力部１１５から出力される出
力信号が印加され、ソースには活性化調整部１１３から
第２活性化信号が印加される第１トランジスタ１１７ａ
と、ゲートにはプリチャージレベル発生部１１９からフ
ィードバックされる信号が印加され、ソースには第１ト
ランジスタ１１７ａとともに第２活性化信号が印加され
る第２トランジスタ１１７ｂと、ソースには電源電圧が
印加され、ドレインは第１トランジスタ１１７ａのドレ
インと共に出力端に連結され、ゲート電圧によって電源
電圧をスイッチングする第３トランジスタ１１７ｃと、
ソースに電源電圧が印加され、ゲートとドレインとが互
いに連結され、ドレインは第２トランジスタ１１７ｂの
ドレインと連結される第４トランジスタ１１７ｄとで構
成されている。
は、ゲートには参照信号出力部１１５から出力される出
力信号が印加され、ソースには活性化調整部１１３から
第２活性化信号が印加される第１トランジスタ１１７ａ
と、ゲートにはプリチャージレベル発生部１１９からフ
ィードバックされる信号が印加され、ソースには第１ト
ランジスタ１１７ａとともに第２活性化信号が印加され
る第２トランジスタ１１７ｂと、ソースには電源電圧が
印加され、ドレインは第１トランジスタ１１７ａのドレ
インと共に出力端に連結され、ゲート電圧によって電源
電圧をスイッチングする第３トランジスタ１１７ｃと、
ソースに電源電圧が印加され、ゲートとドレインとが互
いに連結され、ドレインは第２トランジスタ１１７ｂの
ドレインと連結される第４トランジスタ１１７ｄとで構
成されている。
【００３９】このようなプリチャージレベル比較部１１
７は、参照信号出力部１１５から出力される３Ｖｔｎレ
ベルの信号とフィードバックされて入る信号とのレベル
を比較し、フィードバックされて入る信号のレベルが３
Ｖｔｎより小さければ、駆動信号を出力する。
７は、参照信号出力部１１５から出力される３Ｖｔｎレ
ベルの信号とフィードバックされて入る信号とのレベル
を比較し、フィードバックされて入る信号のレベルが３
Ｖｔｎより小さければ、駆動信号を出力する。
【００４０】駆動信号は後に説明するプリチャージレベ
ル発生部１１９を活性化させる信号であって、フィード
バック信号のレベルが３Ｖｔｎより小さければ、プリチ
ャージレベル発生部１１９を活性化させ、より大きい出
力が行われるようにする。反面、フィードバック信号の
レベルが少なくとも３Ｖｔｎ以上となると、プリチャー
ジレベル比較部１１７はプリチャージレベル発生部１１
９を不活性化させる。
ル発生部１１９を活性化させる信号であって、フィード
バック信号のレベルが３Ｖｔｎより小さければ、プリチ
ャージレベル発生部１１９を活性化させ、より大きい出
力が行われるようにする。反面、フィードバック信号の
レベルが少なくとも３Ｖｔｎ以上となると、プリチャー
ジレベル比較部１１７はプリチャージレベル発生部１１
９を不活性化させる。
【００４１】一方、第１、第２トランジスタ１１７ａ、
１１７ｂはｎ−チャネルエンハンスメントトランジスタ
であり、第３、第４トランジスタ１１７ｃ、１１７ｄは
ＰＭＯＳトランジスタである。
１１７ｂはｎ−チャネルエンハンスメントトランジスタ
であり、第３、第４トランジスタ１１７ｃ、１１７ｄは
ＰＭＯＳトランジスタである。
【００４２】次いで、プリチャージレベル発生部１１９
はプリチャージレベル比較部１１７の出力端と電源電圧
端（Ｖｃｃ）との間に連結された第１トランジスタ１１
９ａと、プリチャージレベル比較部１１９ａの出力信号
を反転させる第１インバータ１１９ｂと、第１インバー
タ１１９ｂの出力信号を反転させる第２インバータ１１
９ｃと、ゲートに第２インバータ１１９ｃの出力信号が
印加され、ソースには電源電圧が印加され、ドレインは
出力端と連結されると共に、プリチャージレベル比較部
１１７の第２トランジスタ１１７ｂのゲートに連結され
る第２トランジスタ１１９ｄとで構成されている。ここ
で、第１インバータ１１９ｂの出力信号は第１トランジ
スタ１１９ａのゲートと連結され、第１インバータ１１
９ｂ及び第２インバータ１１９ｃが直列に連結され、バ
ッファの役割を果たす。そして、第１、第２トランジス
タ１１９ａ、１１９ｄはＰＭＯＳトランジスタである。
はプリチャージレベル比較部１１７の出力端と電源電圧
端（Ｖｃｃ）との間に連結された第１トランジスタ１１
９ａと、プリチャージレベル比較部１１９ａの出力信号
を反転させる第１インバータ１１９ｂと、第１インバー
タ１１９ｂの出力信号を反転させる第２インバータ１１
９ｃと、ゲートに第２インバータ１１９ｃの出力信号が
印加され、ソースには電源電圧が印加され、ドレインは
出力端と連結されると共に、プリチャージレベル比較部
１１７の第２トランジスタ１１７ｂのゲートに連結され
る第２トランジスタ１１９ｄとで構成されている。ここ
で、第１インバータ１１９ｂの出力信号は第１トランジ
スタ１１９ａのゲートと連結され、第１インバータ１１
９ｂ及び第２インバータ１１９ｃが直列に連結され、バ
ッファの役割を果たす。そして、第１、第２トランジス
タ１１９ａ、１１９ｄはＰＭＯＳトランジスタである。
【００４３】また、第１プリチャージ制御信号出力部１
２１はプリチャージレベル発生部１１９から出力される
プリチャージ供給信号を受け、第１プリチャージ制御信
号を出力する部分であって、第１プリチャージ制御信号
を安定に維持させる機能を行う。すなわち、ゲートに接
地電圧が印加され、電源電圧端とプリチャージレベル発
生部１１９の出力端との間に連結された第１トランジス
タ１２１ａと、ソースが接地端（Ｖｓｓ）に連結され、
ゲートとドレインとが互いに連結される第２トランジス
タ１２１ｂと、ソースが第２トランジスタ１２１ｂのド
レインに連結され、ゲートとドレインとが互いに連結さ
れる第３トランジスタ１２１ｃと、ソースが第３トラン
ジスタ１２１ｃのドレインに連結され、ゲートとドレイ
ンとが互いに連結される第４トランジスタ１２１ｄと、
ソースが第４トランジスタ１２１ｄのドレインに連結さ
れ、ゲートとドレインが共通に出力端に連結される第５
トランジスタ１２１ｅとで構成されている。ここで、第
１トランジスタ１２１ａはＰＭＯＳトランジスタであ
り、その他はｎ−チャネルエンハンスメントトランジス
タである。
２１はプリチャージレベル発生部１１９から出力される
プリチャージ供給信号を受け、第１プリチャージ制御信
号を出力する部分であって、第１プリチャージ制御信号
を安定に維持させる機能を行う。すなわち、ゲートに接
地電圧が印加され、電源電圧端とプリチャージレベル発
生部１１９の出力端との間に連結された第１トランジス
タ１２１ａと、ソースが接地端（Ｖｓｓ）に連結され、
ゲートとドレインとが互いに連結される第２トランジス
タ１２１ｂと、ソースが第２トランジスタ１２１ｂのド
レインに連結され、ゲートとドレインとが互いに連結さ
れる第３トランジスタ１２１ｃと、ソースが第３トラン
ジスタ１２１ｃのドレインに連結され、ゲートとドレイ
ンとが互いに連結される第４トランジスタ１２１ｄと、
ソースが第４トランジスタ１２１ｄのドレインに連結さ
れ、ゲートとドレインが共通に出力端に連結される第５
トランジスタ１２１ｅとで構成されている。ここで、第
１トランジスタ１２１ａはＰＭＯＳトランジスタであ
り、その他はｎ−チャネルエンハンスメントトランジス
タである。
【００４４】一方、図１３は本実施形態に係るプリチャ
ージ制御信号選択出力部の構成図である。図１３に示す
ように、プリチャージ制御信号選択出力部は、プリチャ
ージ供給信号発生部から出力される第１プリチャージ制
御信号をセルブロックに選択的に印加するように構成さ
れている。すなわち、メインセルアレイ部は複数のサブ
セルアレイ部で構成されているので、プリチャージ供給
信号発生部から出力される第１プリチャージ制御信号を
全てのサブセルアレイ部毎に印加するのではなく、選択
しようとするサブセルアレイ部にのみ印加するように構
成されている。従って、各サブセルアレイ部毎にプリチ
ャージ制御信号選択出力部を配置し、それぞれのサブセ
ルアレイ部に第１プリチャージ制御信号を選択的に印加
する。
ージ制御信号選択出力部の構成図である。図１３に示す
ように、プリチャージ制御信号選択出力部は、プリチャ
ージ供給信号発生部から出力される第１プリチャージ制
御信号をセルブロックに選択的に印加するように構成さ
れている。すなわち、メインセルアレイ部は複数のサブ
セルアレイ部で構成されているので、プリチャージ供給
信号発生部から出力される第１プリチャージ制御信号を
全てのサブセルアレイ部毎に印加するのではなく、選択
しようとするサブセルアレイ部にのみ印加するように構
成されている。従って、各サブセルアレイ部毎にプリチ
ャージ制御信号選択出力部を配置し、それぞれのサブセ
ルアレイ部に第１プリチャージ制御信号を選択的に印加
する。
【００４５】このようなプリチャージ制御信号選択出力
部は２つの論理素子と３つのインバータ、そして、２つ
のＮＭＯＳトランジスタで構成される。すなわち、第１
インバータ１３１ａでＣＥＢｐａｄ信号を反転させた信
号とセルブロック選択信号を論理演算する第１ＮＡＮＤ
ゲート１３１ｂと、第１ＮＡＮＤゲート１３１ｂの出力
信号を反転させる第２インバータ１３１ｃと、ドレイン
に第１プリチャージ制御信号出力部１２１から出力され
る第１プリチャージ制御信号が印加され、第１ＮＡＮＤ
ゲート１３１ｂの出力信号によりオン／オフが決定され
る第１トランジスタ１３１ｄと、ソースが接地端に連結
され、ドレインは出力端に連結され、第２インバータ１
３１ｃの出力信号によりオン／オフが決定される第２ト
ランジスタ１３１ｅと、セルブロック選択信号とＣＴＤ
信号を論理演算する第２ＮＡＮＤゲート１３１ｆと、第
２ＮＡＮＤゲート１３１ｆの出力信号を反転させる第３
インバータ１３１ｇとで構成されている。
部は２つの論理素子と３つのインバータ、そして、２つ
のＮＭＯＳトランジスタで構成される。すなわち、第１
インバータ１３１ａでＣＥＢｐａｄ信号を反転させた信
号とセルブロック選択信号を論理演算する第１ＮＡＮＤ
ゲート１３１ｂと、第１ＮＡＮＤゲート１３１ｂの出力
信号を反転させる第２インバータ１３１ｃと、ドレイン
に第１プリチャージ制御信号出力部１２１から出力され
る第１プリチャージ制御信号が印加され、第１ＮＡＮＤ
ゲート１３１ｂの出力信号によりオン／オフが決定され
る第１トランジスタ１３１ｄと、ソースが接地端に連結
され、ドレインは出力端に連結され、第２インバータ１
３１ｃの出力信号によりオン／オフが決定される第２ト
ランジスタ１３１ｅと、セルブロック選択信号とＣＴＤ
信号を論理演算する第２ＮＡＮＤゲート１３１ｆと、第
２ＮＡＮＤゲート１３１ｆの出力信号を反転させる第３
インバータ１３１ｇとで構成されている。
【００４６】このようなプリチャージ制御信号選択出力
部はＣＥＢ信号とセルブロック選択信号により、出力端
から第１プリチャージ制御信号が出力されるか否かに応
じてプリチャージレベル調整部へ印加されるか否かが決
定される。そして、第３インバータ１３１ｇの出力信号
は第２プリチャージ制御信号となるが、その第２プリチ
ャージ制御信号はセルブロック選択信号及びＣＴＤ信号
によりその出力レベルがＶｔｎまたは「ロー」に決定さ
れる。
部はＣＥＢ信号とセルブロック選択信号により、出力端
から第１プリチャージ制御信号が出力されるか否かに応
じてプリチャージレベル調整部へ印加されるか否かが決
定される。そして、第３インバータ１３１ｇの出力信号
は第２プリチャージ制御信号となるが、その第２プリチ
ャージ制御信号はセルブロック選択信号及びＣＴＤ信号
によりその出力レベルがＶｔｎまたは「ロー」に決定さ
れる。
【００４７】一方、ＣＥＢｐａｄ信号の不活性化状態を
検出してＣＴＤ信号を発生するＣＴＤ発生部を図１４に
図示する。図１４に示すように、本実施形態に係るＣＴ
Ｄ発生部はパルス幅調整及び遅延部１４１と、パルス幅
発生部１４３，そして、駆動部１４５で構成されてい
る。ここで、パルス幅調整及び遅延部１４１は、ＣＥＢ
ｐａｄ信号を一定の時間遅延させるため直列に連結され
た偶数個のインバータからなる遅延部と、偶数個のイン
バータごと、すなわちｋ＋１番目（ｋ＝１、３、
５,...）のインバータの出力端ごとに連結され、各イン
バータの出力信号を安定化させるＭＯＳキャパシタ１４
１ａ、１４１ｂ、１４１ｃ、１４１ｄとで構成されてい
る。また、パルス幅発生部１４３は、複数個のインバー
タのうち最初のインバータの出力と最後のインバータの
出力を論理演算して、出力信号の幅を調整する論理ゲー
トで構成されている。そして、駆動部１４５はパルス幅
発生部１４３の出力を反転させて出力する複数のインバ
ータで構成されている。
検出してＣＴＤ信号を発生するＣＴＤ発生部を図１４に
図示する。図１４に示すように、本実施形態に係るＣＴ
Ｄ発生部はパルス幅調整及び遅延部１４１と、パルス幅
発生部１４３，そして、駆動部１４５で構成されてい
る。ここで、パルス幅調整及び遅延部１４１は、ＣＥＢ
ｐａｄ信号を一定の時間遅延させるため直列に連結され
た偶数個のインバータからなる遅延部と、偶数個のイン
バータごと、すなわちｋ＋１番目（ｋ＝１、３、
５,...）のインバータの出力端ごとに連結され、各イン
バータの出力信号を安定化させるＭＯＳキャパシタ１４
１ａ、１４１ｂ、１４１ｃ、１４１ｄとで構成されてい
る。また、パルス幅発生部１４３は、複数個のインバー
タのうち最初のインバータの出力と最後のインバータの
出力を論理演算して、出力信号の幅を調整する論理ゲー
トで構成されている。そして、駆動部１４５はパルス幅
発生部１４３の出力を反転させて出力する複数のインバ
ータで構成されている。
【００４８】以下、本実施形態の第１実施形態による不
揮発性強誘電体メモリ装置のプリチャージ供給信号発生
部の動作を説明する。チップイネーブル信号のＣＥＢｐ
ａｄ信号が「ロー」から「ハイ」に不活性化されると、
ＣＴＤ発生部１１１はこれを感知してＣＴＤ信号を出力
する。ＣＴＤ信号は「ハイ」から「ロー」に一定の期間
維持された後再び「ハイ」に遷移する「ロー」パルスで
ある。ＣＴＤ信号が「ロー」パルスである間、活性化調
整部１１３から第１活性化信号及び第２活性化信号を出
力する。
揮発性強誘電体メモリ装置のプリチャージ供給信号発生
部の動作を説明する。チップイネーブル信号のＣＥＢｐ
ａｄ信号が「ロー」から「ハイ」に不活性化されると、
ＣＴＤ発生部１１１はこれを感知してＣＴＤ信号を出力
する。ＣＴＤ信号は「ハイ」から「ロー」に一定の期間
維持された後再び「ハイ」に遷移する「ロー」パルスで
ある。ＣＴＤ信号が「ロー」パルスである間、活性化調
整部１１３から第１活性化信号及び第２活性化信号を出
力する。
【００４９】第１活性化信号は参照信号出力部１１５の
活性化を調整する。すなわち、第１活性化信号によって
参照信号出力部１１５が活性化され、プリチャージレベ
ル比較部１１７に３Ｖｔｎレベルの基準信号を出力す
る。第２活性化信号はプリチャージレベル比較部１１７
の活性化を調整する。プリチャージレベル比較部１１７
が活性化されると、フィードバックされて入る信号と参
照信号出力部１１５の出力信号とを比較する。このと
き、フィードバック信号のレベルが参照信号のレベルよ
り小さければ、駆動信号を発生して、フィードバック信
号を出力するプリチャージレベル発生部１１９を活性化
させ、その出力信号の出力を高くする。高くなった出力
信号を再びフィードバックさせ、プリチャージレベル比
較部１１７に再び入力して基準信号と比較する。プリチ
ャージレベル発生部１１９の出力レベルが基準信号のレ
ベルを越えるまでこの動作が繰り返し、基準信号レベル
以上になると、プリチャージレベル比較部１１７はプリ
チャージレベル発生部１１９を不活性化させる。これ
に、プリチャージレベル発生部１１９では適正なプリチ
ャージ供給信号を出力し、第１プリチャージ制御信号発
生部１２１はプリチャージ供給信号を用いて第１プリチ
ャージ制御信号を出力する。
活性化を調整する。すなわち、第１活性化信号によって
参照信号出力部１１５が活性化され、プリチャージレベ
ル比較部１１７に３Ｖｔｎレベルの基準信号を出力す
る。第２活性化信号はプリチャージレベル比較部１１７
の活性化を調整する。プリチャージレベル比較部１１７
が活性化されると、フィードバックされて入る信号と参
照信号出力部１１５の出力信号とを比較する。このと
き、フィードバック信号のレベルが参照信号のレベルよ
り小さければ、駆動信号を発生して、フィードバック信
号を出力するプリチャージレベル発生部１１９を活性化
させ、その出力信号の出力を高くする。高くなった出力
信号を再びフィードバックさせ、プリチャージレベル比
較部１１７に再び入力して基準信号と比較する。プリチ
ャージレベル発生部１１９の出力レベルが基準信号のレ
ベルを越えるまでこの動作が繰り返し、基準信号レベル
以上になると、プリチャージレベル比較部１１７はプリ
チャージレベル発生部１１９を不活性化させる。これ
に、プリチャージレベル発生部１１９では適正なプリチ
ャージ供給信号を出力し、第１プリチャージ制御信号発
生部１２１はプリチャージ供給信号を用いて第１プリチ
ャージ制御信号を出力する。
【００５０】一方、図１５は本実施形態の第１実施形態
による不揮発性強誘電体メモリ装置の参照レベル発生部
のブロック構成図である。図１５に示す参照レベル発生
部は、参照ビットラインに載せられた参照信号とフィー
ドバックされて入る信号とを比較、増幅する第１比較増
幅部１５１及び第２比較増幅部１５３と、第１比較増幅
部１５１の活性化の可否を決定する第１活性化調整部１
５５と、第２比較増幅部１５３の活性化の可否を決定す
る第２活性化調整部１５７と、第１比較増幅部１５１の
出力と第２比較増幅部１５３の出力信号を用いて、参照
信号の出力レベルを調整する参照出力調整部１５９と、
調整された参照信号をバッファリングする参照出力バッ
ファ部１６１と、第１プリチャージ制御信号を用いて、
参照ビットラインのプリチャージレベルをメインビット
ラインのプリチャージレベルの水準に調整する参照ビッ
トラインプリチャージ調整部１６３とで構成されてい
る。
による不揮発性強誘電体メモリ装置の参照レベル発生部
のブロック構成図である。図１５に示す参照レベル発生
部は、参照ビットラインに載せられた参照信号とフィー
ドバックされて入る信号とを比較、増幅する第１比較増
幅部１５１及び第２比較増幅部１５３と、第１比較増幅
部１５１の活性化の可否を決定する第１活性化調整部１
５５と、第２比較増幅部１５３の活性化の可否を決定す
る第２活性化調整部１５７と、第１比較増幅部１５１の
出力と第２比較増幅部１５３の出力信号を用いて、参照
信号の出力レベルを調整する参照出力調整部１５９と、
調整された参照信号をバッファリングする参照出力バッ
ファ部１６１と、第１プリチャージ制御信号を用いて、
参照ビットラインのプリチャージレベルをメインビット
ラインのプリチャージレベルの水準に調整する参照ビッ
トラインプリチャージ調整部１６３とで構成されてい
る。
【００５１】このように構成された本実施形態の参照レ
ベル発生部を図１６に示す回路的構成図を参照して説明
する。図１６は図１５に従う回路的構成図であって、第
１比較増幅部はカレントミラー型差動増幅器であって、
２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジ
スタとで構成されている。
ベル発生部を図１６に示す回路的構成図を参照して説明
する。図１６は図１５に従う回路的構成図であって、第
１比較増幅部はカレントミラー型差動増幅器であって、
２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジ
スタとで構成されている。
【００５２】第１比較増幅部１５１は第１活性化調整部
１５５により活性化の可否が決定される。この回路は、
ゲートに参照ビットラインの信号が印加され、ソースは
第１活性化調整部１５５を構成するＮＭＯＳトランジス
タのドレインに連結され、ドレインは第１出力端（ＯＵ
Ｔ１）に連結される第１トランジスタ（ＮＭ１）と、第
１出力端（ＯＵＴ１）と電源電圧端（Ｖｃｃ）との間に
連結される第２トランジスタ（ＰＭ１）と、ゲートに参
照出力調整部１５９からのフィードバック信号が印加さ
れ、ソースは第１活性化調整部１５５を構成するＮＭＯ
Ｓトランジスタのドレインに連結され、ドレインは第２
出力端（ＯＵＴ２）に連結される第３トランジスタ（Ｎ
Ｍ２）と、電源電圧端と第２出力端との間に連結され、
ゲートが第２トランジスタ（ＰＭ１）のゲートに連結さ
れる第４トランジスタ（ＰＭ２）とで構成されている。
ここで、第２トランジスタ（ＰＭ１）と第４トランジス
タ（ＰＭ２）はＰＭＯＳトランジスタであり、第１トラ
ンジスタ（ＮＭ１）と第３トランジスタ（ＮＭ２）はＮ
ＭＯＳトランジスタである。また、第２トランジスタ
（ＰＭ１）のソースとドレインとの間には第２トランジ
スタ（ＰＭ１）と並列に第１プリセット制御部１６５が
さらに接続される。
１５５により活性化の可否が決定される。この回路は、
ゲートに参照ビットラインの信号が印加され、ソースは
第１活性化調整部１５５を構成するＮＭＯＳトランジス
タのドレインに連結され、ドレインは第１出力端（ＯＵ
Ｔ１）に連結される第１トランジスタ（ＮＭ１）と、第
１出力端（ＯＵＴ１）と電源電圧端（Ｖｃｃ）との間に
連結される第２トランジスタ（ＰＭ１）と、ゲートに参
照出力調整部１５９からのフィードバック信号が印加さ
れ、ソースは第１活性化調整部１５５を構成するＮＭＯ
Ｓトランジスタのドレインに連結され、ドレインは第２
出力端（ＯＵＴ２）に連結される第３トランジスタ（Ｎ
Ｍ２）と、電源電圧端と第２出力端との間に連結され、
ゲートが第２トランジスタ（ＰＭ１）のゲートに連結さ
れる第４トランジスタ（ＰＭ２）とで構成されている。
ここで、第２トランジスタ（ＰＭ１）と第４トランジス
タ（ＰＭ２）はＰＭＯＳトランジスタであり、第１トラ
ンジスタ（ＮＭ１）と第３トランジスタ（ＮＭ２）はＮ
ＭＯＳトランジスタである。また、第２トランジスタ
（ＰＭ１）のソースとドレインとの間には第２トランジ
スタ（ＰＭ１）と並列に第１プリセット制御部１６５が
さらに接続される。
【００５３】次いで、第２比較増幅部１５３は第１比較
増幅部１５１と同様に差動増幅器で構成されるが、第２
活性化調整部１５７により活性化の可否が決定される。
すなわち、第２比較増幅部１５３はゲートに参照ビット
ラインの信号が印加され、ソースは第２活性化調整部１
５７を構成しているＮＭＯＳトランジスタのドレインに
連結され、ドレインは第１出力端（ＯＵＴ１）に連結さ
れる第１トランジスタ（ＮＭ１）と、電源電圧端（Ｖｃ
ｃ）と第１出力端（ＯＵＴ１）との間に連結され、ゲー
トが第２出力端に連結される第２トランジスタ（ＰＭ
１）と、ゲートに参照出力調整部１５９からのフィード
バック信号が印加され、ソースは第２活性化調整部１５
７を構成するＮＭＯＳトランジスタのドレインに連結さ
れ、ドレインは第２出力端（ＯＵＴ２）に連結される第
３トランジスタ（ＮＭ２）と、第２出力端と電源電圧端
との間に連結され、ゲートが第２トランジスタ（ＰＭ
１）のゲートに連結されるとともに自身のドレインに接
続される第４トランジスタ（ＰＭ２）とで構成されてい
る。ここで、第２活性化調整部１５７はソースが接地端
に連結されるＮＭＯＳトランジスタで構成されている。
第１、第３トランジスタ（ＮＭ１、ＮＭ２）はＮＭＯＳ
トランジスタであり、第２、第４トランジスタ（ＰＭ
１、ＰＭ２）はＰＭＯＳトランジスタである。そして、
第１出力端にはＰＭＯＳトランジスタで構成される第２
プリセット制御部１６７がさらに構成されている。
増幅部１５１と同様に差動増幅器で構成されるが、第２
活性化調整部１５７により活性化の可否が決定される。
すなわち、第２比較増幅部１５３はゲートに参照ビット
ラインの信号が印加され、ソースは第２活性化調整部１
５７を構成しているＮＭＯＳトランジスタのドレインに
連結され、ドレインは第１出力端（ＯＵＴ１）に連結さ
れる第１トランジスタ（ＮＭ１）と、電源電圧端（Ｖｃ
ｃ）と第１出力端（ＯＵＴ１）との間に連結され、ゲー
トが第２出力端に連結される第２トランジスタ（ＰＭ
１）と、ゲートに参照出力調整部１５９からのフィード
バック信号が印加され、ソースは第２活性化調整部１５
７を構成するＮＭＯＳトランジスタのドレインに連結さ
れ、ドレインは第２出力端（ＯＵＴ２）に連結される第
３トランジスタ（ＮＭ２）と、第２出力端と電源電圧端
との間に連結され、ゲートが第２トランジスタ（ＰＭ
１）のゲートに連結されるとともに自身のドレインに接
続される第４トランジスタ（ＰＭ２）とで構成されてい
る。ここで、第２活性化調整部１５７はソースが接地端
に連結されるＮＭＯＳトランジスタで構成されている。
第１、第３トランジスタ（ＮＭ１、ＮＭ２）はＮＭＯＳ
トランジスタであり、第２、第４トランジスタ（ＰＭ
１、ＰＭ２）はＰＭＯＳトランジスタである。そして、
第１出力端にはＰＭＯＳトランジスタで構成される第２
プリセット制御部１６７がさらに構成されている。
【００５４】次いで、参照出力調整部１５９は第１比較
増幅部１５１の第４トランジスタ（ＰＭ２）のドレイン
と第３トランジスタ（ＮＭ２）のゲートとの間に並列に
連結され、ゲートが第１比較増幅部１５１の第２出力端
（ＯＵＴ２）に連結された第１トランジスタ（ＮＭ１）
と、ソースが第１比較増幅部１５１の第２出力端に連結
され、ドレインは第１トランジスタ（ＮＭ１）のソース
に連結され、ゲートは第２比較増幅部１５３の第１出力
端（ＯＵＴ１）に連結された第２トランジスタ（ＮＭ
２）と、ドレインが第１比較増幅部１５１の第４トラン
ジスタ（ＰＭ２）のソースに連結され、ドレインは第１
比較増幅部１５１の第３トランジスタＮＭ２のゲートに
連結され、ゲートは第２比較増幅部１５３の第１出力端
に連結される第３トランジスタ（ＰＭ１）と、ゲートに
プリセット制御信号が印加され、ソースは後に説明する
参照出力バッファ部の入力端に連結される第４トランジ
スタ（ＮＭ３）とで構成されている。ここで、第１、第
２トランジスタ（ＮＭ１、ＮＭ２）及び第４トランジス
タ（ＮＭ４）はＮＭＯＳトランジスタであり、第３トラ
ンジスタ（ＰＭ１）はＰＭＯＳトランジスタである。
増幅部１５１の第４トランジスタ（ＰＭ２）のドレイン
と第３トランジスタ（ＮＭ２）のゲートとの間に並列に
連結され、ゲートが第１比較増幅部１５１の第２出力端
（ＯＵＴ２）に連結された第１トランジスタ（ＮＭ１）
と、ソースが第１比較増幅部１５１の第２出力端に連結
され、ドレインは第１トランジスタ（ＮＭ１）のソース
に連結され、ゲートは第２比較増幅部１５３の第１出力
端（ＯＵＴ１）に連結された第２トランジスタ（ＮＭ
２）と、ドレインが第１比較増幅部１５１の第４トラン
ジスタ（ＰＭ２）のソースに連結され、ドレインは第１
比較増幅部１５１の第３トランジスタＮＭ２のゲートに
連結され、ゲートは第２比較増幅部１５３の第１出力端
に連結される第３トランジスタ（ＰＭ１）と、ゲートに
プリセット制御信号が印加され、ソースは後に説明する
参照出力バッファ部の入力端に連結される第４トランジ
スタ（ＮＭ３）とで構成されている。ここで、第１、第
２トランジスタ（ＮＭ１、ＮＭ２）及び第４トランジス
タ（ＮＭ４）はＮＭＯＳトランジスタであり、第３トラ
ンジスタ（ＰＭ１）はＰＭＯＳトランジスタである。
【００５５】次いで、参照出力バッファ部１６１は参照
出力調整部１５９の第４トランジスタ（ＮＭ４）に対し
て直列に連結された第１、第２トランジスタ（ＮＭ１、
ＮＭ２）と、第１トランジスタ（ＮＭ１）のドレインと
第２トランジスタ（ＮＭ２）のソースとの間に、第１、
第２トランジスタ（ＮＭ１、ＮＭ２）に対して並列に構
成された第３トランジスタ（ＮＭ３）とで構成されてい
る。ここで、第１トランジスタ（ＮＭ１）のゲートは第
２比較増幅部１５３の第１出力端に連結され、第２トラ
ンジスタ（ＮＭ２）のゲートは第２比較増幅部１５３の
第２出力端に連結される。そして、第３トランジスタ
（ＮＭ３）のゲートは電源電圧端（Ｖｃｃ）に連結され
る。
出力調整部１５９の第４トランジスタ（ＮＭ４）に対し
て直列に連結された第１、第２トランジスタ（ＮＭ１、
ＮＭ２）と、第１トランジスタ（ＮＭ１）のドレインと
第２トランジスタ（ＮＭ２）のソースとの間に、第１、
第２トランジスタ（ＮＭ１、ＮＭ２）に対して並列に構
成された第３トランジスタ（ＮＭ３）とで構成されてい
る。ここで、第１トランジスタ（ＮＭ１）のゲートは第
２比較増幅部１５３の第１出力端に連結され、第２トラ
ンジスタ（ＮＭ２）のゲートは第２比較増幅部１５３の
第２出力端に連結される。そして、第３トランジスタ
（ＮＭ３）のゲートは電源電圧端（Ｖｃｃ）に連結され
る。
【００５６】次いで、参照出力プリチャージ調整部１６
３はプリセット制御信号を反転させる第１インバータ１
６３ａと、第１プリチャージ制御信号により制御され、
ドレインは電源電圧端に連結される第１トランジスタ
（ＮＭ１）と、第１トランジスタ（ＮＭ１）と直列に連
結され、ゲートが第１インバータ１６３ａの出力端に連
結される第２トランジスタ（ＮＭ２）と、第２トランジ
スタ（ＮＭ２）と直列に連結され、ＣＴＤ信号により制
御される第３トランジスタ（ＮＭ３）と、ＣＴＤ信号を
反転させる第２インバータ１６３ｂと、ゲートが第２イ
ンバータ１６３ｂの出力端に連結され、接地端と出力端
との間に形成される第４トランジスタ（ＮＭ４）とで構
成されている。すなわち、参照出力プリチャージ調整部
１６３は直列に接続された第３トランジスタＮＭ３と第
４トランジスタＮＭ４との間から参照信号を出力する。
ここで、第１、第２、第３、第４トランジスタ（ＮＭ
１、ＮＭ２、ＮＭ３、ＮＭ４）は全てＮＭＯＳトランジ
スタである。
３はプリセット制御信号を反転させる第１インバータ１
６３ａと、第１プリチャージ制御信号により制御され、
ドレインは電源電圧端に連結される第１トランジスタ
（ＮＭ１）と、第１トランジスタ（ＮＭ１）と直列に連
結され、ゲートが第１インバータ１６３ａの出力端に連
結される第２トランジスタ（ＮＭ２）と、第２トランジ
スタ（ＮＭ２）と直列に連結され、ＣＴＤ信号により制
御される第３トランジスタ（ＮＭ３）と、ＣＴＤ信号を
反転させる第２インバータ１６３ｂと、ゲートが第２イ
ンバータ１６３ｂの出力端に連結され、接地端と出力端
との間に形成される第４トランジスタ（ＮＭ４）とで構
成されている。すなわち、参照出力プリチャージ調整部
１６３は直列に接続された第３トランジスタＮＭ３と第
４トランジスタＮＭ４との間から参照信号を出力する。
ここで、第１、第２、第３、第４トランジスタ（ＮＭ
１、ＮＭ２、ＮＭ３、ＮＭ４）は全てＮＭＯＳトランジ
スタである。
【００５７】このように構成された本実施形態の参照レ
ベル発生部の動作を以下に説明する。まず、第１比較増
幅部１５１の第１トランジスタ（ＮＭ１）のゲートと第
２比較増幅部１５３の第１トランジスタ（ＮＭ１）のゲ
ートとに印加される参照信号は参照ビットラインＤに載
せられた信号である。すなわち、参照レベル発生部はま
ず参照セルデータの信号を受ける。そして、参照レベル
発生部の制御信号としては活性化信号、第１プリチャー
ジ制御信号、ＣＴＤ信号がある。参照レベル発生部の出
力信号は各センシングアンプの参照信号として用いられ
る。
ベル発生部の動作を以下に説明する。まず、第１比較増
幅部１５１の第１トランジスタ（ＮＭ１）のゲートと第
２比較増幅部１５３の第１トランジスタ（ＮＭ１）のゲ
ートとに印加される参照信号は参照ビットラインＤに載
せられた信号である。すなわち、参照レベル発生部はま
ず参照セルデータの信号を受ける。そして、参照レベル
発生部の制御信号としては活性化信号、第１プリチャー
ジ制御信号、ＣＴＤ信号がある。参照レベル発生部の出
力信号は各センシングアンプの参照信号として用いられ
る。
【００５８】これをより詳細に説明すると、参照発生活
性化信号によって参照レベル発生部を活性化させたり不
活性化させる。すなわち、第１活性化調整部１５５と第
２活性化調整部１５７を構成しているＮＭＯＳトランジ
スタのゲートに「ハイ」信号が印加されると、ＮＭＯＳ
トランジスタが活性状態となり、電源側から接地端に電
流を流すことができるようになる。参照ビットラインの
信号が第１比較増幅部１５１の第１トランジスタ（ＮＭ
１）のゲートと第２比較増幅部１５３の第１トランジス
タＮＭ１のゲートとに入力されると、第１比較増幅部１
５１及び第２比較増幅部１５３を構成している第１、第
２、第３、第４トランジスタによって増幅作用が起こ
る。このとき、第１比較増幅部１５１の第３トランジス
タ（ＮＭ２）のゲートと第２比較増幅部１５３の第３ト
ランジスタ（ＮＭ２）のゲートには参照出力調整部１５
９からのフィードバック信号が印加される。
性化信号によって参照レベル発生部を活性化させたり不
活性化させる。すなわち、第１活性化調整部１５５と第
２活性化調整部１５７を構成しているＮＭＯＳトランジ
スタのゲートに「ハイ」信号が印加されると、ＮＭＯＳ
トランジスタが活性状態となり、電源側から接地端に電
流を流すことができるようになる。参照ビットラインの
信号が第１比較増幅部１５１の第１トランジスタ（ＮＭ
１）のゲートと第２比較増幅部１５３の第１トランジス
タＮＭ１のゲートとに入力されると、第１比較増幅部１
５１及び第２比較増幅部１５３を構成している第１、第
２、第３、第４トランジスタによって増幅作用が起こ
る。このとき、第１比較増幅部１５１の第３トランジス
タ（ＮＭ２）のゲートと第２比較増幅部１５３の第３ト
ランジスタ（ＮＭ２）のゲートには参照出力調整部１５
９からのフィードバック信号が印加される。
【００５９】次いで、参照出力調整部１５９は第１比較
増幅部１５１の出力信号及び第２比較増幅部１５３の出
力信号に従い参照出力を調整する。すなわち、第１比較
増幅部１５１の出力信号がゲートに印加される第１トラ
ンジスタ（ＮＭ１）と第２比較増幅部１５３の出力信号
がゲートに印加される第２、第３トランジスタ（ＮＭ
２、ＰＭ１）によって参照出力が調整される。
増幅部１５１の出力信号及び第２比較増幅部１５３の出
力信号に従い参照出力を調整する。すなわち、第１比較
増幅部１５１の出力信号がゲートに印加される第１トラ
ンジスタ（ＮＭ１）と第２比較増幅部１５３の出力信号
がゲートに印加される第２、第３トランジスタ（ＮＭ
２、ＰＭ１）によって参照出力が調整される。
【００６０】その後、参照出力調整部１５９により調整
された参照信号は参照出力バッファ部１６１でバッファ
リングされる。このとき、参照出力バッファ部１６１を
構成している第１、第２トランジスタ（ＮＭ１、ＮＭ
２）は参照出力調整部１５９から調整されて出力される
参照レベルを安定化させる役割を果たす。すなわち、参
照出力バッファ部１６１の第１トランジスタ（ＮＭ１）
及び第２トランジスタ（ＮＭ２）のゲート入力は過渡期
に互い反対位相を有しており、第１トランジスタ（ＮＭ
１）のドレインにかかる過度状態の応答が第２トランジ
スタ（ＮＭ２）のソースへ伝達されるとき互いに相殺さ
れるので、急激な出力変化を防止することができる。
された参照信号は参照出力バッファ部１６１でバッファ
リングされる。このとき、参照出力バッファ部１６１を
構成している第１、第２トランジスタ（ＮＭ１、ＮＭ
２）は参照出力調整部１５９から調整されて出力される
参照レベルを安定化させる役割を果たす。すなわち、参
照出力バッファ部１６１の第１トランジスタ（ＮＭ１）
及び第２トランジスタ（ＮＭ２）のゲート入力は過渡期
に互い反対位相を有しており、第１トランジスタ（ＮＭ
１）のドレインにかかる過度状態の応答が第２トランジ
スタ（ＮＭ２）のソースへ伝達されるとき互いに相殺さ
れるので、急激な出力変化を防止することができる。
【００６１】ところが、第１、第２トランジスタ（ＮＭ
１、ＮＭ２）のゲートの入力電圧が低ければ、第１トラ
ンジスタ（ＮＭ１）のドレインにかかる電圧が第２トラ
ンジスタ（ＮＭ２）のソースへ十分に伝達されないこと
もあるので、第３トランジスタ（ＮＭ３）を常にターン
オンの状態に維持させ、第１トランジスタ（ＮＭ１）の
ドレインにかかる電圧が安定に第２トランジスタ（ＮＭ
２）のソースへ印加されるようにしている。
１、ＮＭ２）のゲートの入力電圧が低ければ、第１トラ
ンジスタ（ＮＭ１）のドレインにかかる電圧が第２トラ
ンジスタ（ＮＭ２）のソースへ十分に伝達されないこと
もあるので、第３トランジスタ（ＮＭ３）を常にターン
オンの状態に維持させ、第１トランジスタ（ＮＭ１）の
ドレインにかかる電圧が安定に第２トランジスタ（ＮＭ
２）のソースへ印加されるようにしている。
【００６２】一方、図１７は本実施形態の第２実施形態
による不揮発性強誘電体メモリ装置の構成図である。本
実施形態の第２実施形態はセルアレイ部に対して上側と
下側の両方にセンシングアンプ部を構成したもので、複
数のビットラインのうち奇数番目のビットラインは下側
のセンシングアンプ部と連結され、偶数番目のビットラ
インは上側のセンシングアンプ部と連結されている。
による不揮発性強誘電体メモリ装置の構成図である。本
実施形態の第２実施形態はセルアレイ部に対して上側と
下側の両方にセンシングアンプ部を構成したもので、複
数のビットラインのうち奇数番目のビットラインは下側
のセンシングアンプ部と連結され、偶数番目のビットラ
インは上側のセンシングアンプ部と連結されている。
【００６３】図１７に示すように、カラム方向に一対の
参照ビットラインを有し、その一対の参照ビットライン
に並列に複数のメインビットラインを有するセルアレイ
部１７１と、セルアレイ部１７１の下側に形成され、第
１参照ビットライン（ＲＢ／Ｌ１）を含む奇数番目のメ
インビットライン（ＭＢ／Ｌ１、ＭＢ／Ｌ３,...）のう
ち互いに隣接したビットラインを等電位化させる等化器
からなる第１等化器部１７３と、第１参照ビットライン
（ＲＢ／Ｌ１）及び奇数番目のメインビットライン（Ｍ
Ｂ／Ｌ１、ＭＢ／Ｌ３,...）毎に連結され、第１プリチ
ャージ制御信号と第２プリチャージ制御信号との組合に
よって得られるビットラインのプリチャージレベルを調
整するＮＭＯＳトランジスタからなる第１プリチャージ
レベル調整部１７５と、奇数番目のメインビットライン
毎に連結され、各ビットラインの信号をセンシングする
センシングアンプからなる第１センシングアンプ部１７
７と、第１参照ビットライン（ＲＢ／Ｌ１）の信号を増
幅した後、その出力をセンシングアンプへの参照電圧と
して印加する第１参照レベル発生部１７９と、セルアレ
イ部１７１の上側に形成され、第２参照ビットライン
（ＲＢ／Ｌ２）を含む偶数番目のメインビットライン
（ＭＢ／Ｌ２、ＭＢ／Ｌ４,...）のうち隣接したビット
ラインを互いに等電位化させる等化器からなる第２等化
器部１７３ａと、第２参照ビットライン及び偶数番目の
メインビットライン毎に連結され、第１プリチャージ制
御信号と第２プリチャージ制御信号との組合によって得
られるビットラインのプリチャージレベルを調整する第
２プリチャージレベル調整部１７５ａと、偶数番目のメ
インビットライン毎に連結され、各ビットラインの信号
をセンシングするセンシングアンプからなる第２センシ
ングアンプ部１７７ａと、第２参照ビットライン（ＲＢ
／Ｌ２）の信号を増幅した後、その出力を第２センシン
グアンプ部１７７ａへの参照電圧として出力する第２参
照レベル発生部１７９ａとで構成されている。ここで、
第１参照ビットライン（ＲＢ／Ｌ１）と第２参照ビット
ライン（ＲＢ／Ｌ２）には参照ビットライン制御信号に
より参照ビットラインをプルダウンさせる第１プルダウ
ン部１８１及び第２プルダウン部１８１ａがそれぞれ接
続されている。
参照ビットラインを有し、その一対の参照ビットライン
に並列に複数のメインビットラインを有するセルアレイ
部１７１と、セルアレイ部１７１の下側に形成され、第
１参照ビットライン（ＲＢ／Ｌ１）を含む奇数番目のメ
インビットライン（ＭＢ／Ｌ１、ＭＢ／Ｌ３,...）のう
ち互いに隣接したビットラインを等電位化させる等化器
からなる第１等化器部１７３と、第１参照ビットライン
（ＲＢ／Ｌ１）及び奇数番目のメインビットライン（Ｍ
Ｂ／Ｌ１、ＭＢ／Ｌ３,...）毎に連結され、第１プリチ
ャージ制御信号と第２プリチャージ制御信号との組合に
よって得られるビットラインのプリチャージレベルを調
整するＮＭＯＳトランジスタからなる第１プリチャージ
レベル調整部１７５と、奇数番目のメインビットライン
毎に連結され、各ビットラインの信号をセンシングする
センシングアンプからなる第１センシングアンプ部１７
７と、第１参照ビットライン（ＲＢ／Ｌ１）の信号を増
幅した後、その出力をセンシングアンプへの参照電圧と
して印加する第１参照レベル発生部１７９と、セルアレ
イ部１７１の上側に形成され、第２参照ビットライン
（ＲＢ／Ｌ２）を含む偶数番目のメインビットライン
（ＭＢ／Ｌ２、ＭＢ／Ｌ４,...）のうち隣接したビット
ラインを互いに等電位化させる等化器からなる第２等化
器部１７３ａと、第２参照ビットライン及び偶数番目の
メインビットライン毎に連結され、第１プリチャージ制
御信号と第２プリチャージ制御信号との組合によって得
られるビットラインのプリチャージレベルを調整する第
２プリチャージレベル調整部１７５ａと、偶数番目のメ
インビットライン毎に連結され、各ビットラインの信号
をセンシングするセンシングアンプからなる第２センシ
ングアンプ部１７７ａと、第２参照ビットライン（ＲＢ
／Ｌ２）の信号を増幅した後、その出力を第２センシン
グアンプ部１７７ａへの参照電圧として出力する第２参
照レベル発生部１７９ａとで構成されている。ここで、
第１参照ビットライン（ＲＢ／Ｌ１）と第２参照ビット
ライン（ＲＢ／Ｌ２）には参照ビットライン制御信号に
より参照ビットラインをプルダウンさせる第１プルダウ
ン部１８１及び第２プルダウン部１８１ａがそれぞれ接
続されている。
【００６４】第１、第２プリチャージレベル調整部１７
５、１７５ａはＮＭＯＳトランジスタで構成され、各Ｎ
ＭＯＳトランジスタのゲートには第１プリチャージ制御
信号が印加され、ドレインには第２プリチャージ制御信
号が印加される。そして、ソースはビットラインに連結
される。このとき、第１プリチャージ制御信号のレベル
は３Ｖｔｎであり、第２プリチャージ制御信号のレベル
はＶｔｎである。従って、ＮＭＯＳトランジスタのソー
スと連結されたビットラインは２Ｖｔｎ（＝３Ｖｔｎ-
Ｖｔｎ）にプリチャージされる。
５、１７５ａはＮＭＯＳトランジスタで構成され、各Ｎ
ＭＯＳトランジスタのゲートには第１プリチャージ制御
信号が印加され、ドレインには第２プリチャージ制御信
号が印加される。そして、ソースはビットラインに連結
される。このとき、第１プリチャージ制御信号のレベル
は３Ｖｔｎであり、第２プリチャージ制御信号のレベル
はＶｔｎである。従って、ＮＭＯＳトランジスタのソー
スと連結されたビットラインは２Ｖｔｎ（＝３Ｖｔｎ-
Ｖｔｎ）にプリチャージされる。
【００６５】このような本実施形態の第２実施形態によ
る不揮発性強誘電体メモリ装置は第１実施形態とは異な
って、センシングアンプ部をセルアレイ部の下側と上側
とにそれぞれ構成したので、奇数番目のビットラインの
信号はセルアレイ部の下側に形成された第１センシング
アンプ部１７７からセンシングし、偶数番目のビットラ
インの信号は上側に形成された第２センシングアンプ部
１７７ａからセンシングする。第１センシングアンプ部
１７７の参照電圧は第１参照レベル発生部１７９から供
給し、第２センシングアンプ部１７７ａの参照電圧は第
２参照レベル発生部１７９ａから供給する。第１参照レ
ベル発生部１７９は第１参照ビットライン（ＲＢ／Ｌ
１）の信号を受けて増幅して出力し、第２参照レベル発
生部１７９ａは第２参照ビットライン（ＲＢ／Ｌ２）の
信号を受けて増幅して出力する。この第２実施形態の第
１、第２プリチャージレベル調整部１７５、１７５ａ及
び第１、第２等化器部１７３、１７３ａの構成且つ動作
は、本発明の第１実施形態のプリチャージレベル調整部
及び等化器部と同一である。そして、第１、第２参照レ
ベル発生部１７９、１７９ａの構成且つ動作は図１６に
示す本発明の第１実施形態による参照レベル発生部と同
一である。
る不揮発性強誘電体メモリ装置は第１実施形態とは異な
って、センシングアンプ部をセルアレイ部の下側と上側
とにそれぞれ構成したので、奇数番目のビットラインの
信号はセルアレイ部の下側に形成された第１センシング
アンプ部１７７からセンシングし、偶数番目のビットラ
インの信号は上側に形成された第２センシングアンプ部
１７７ａからセンシングする。第１センシングアンプ部
１７７の参照電圧は第１参照レベル発生部１７９から供
給し、第２センシングアンプ部１７７ａの参照電圧は第
２参照レベル発生部１７９ａから供給する。第１参照レ
ベル発生部１７９は第１参照ビットライン（ＲＢ／Ｌ
１）の信号を受けて増幅して出力し、第２参照レベル発
生部１７９ａは第２参照ビットライン（ＲＢ／Ｌ２）の
信号を受けて増幅して出力する。この第２実施形態の第
１、第２プリチャージレベル調整部１７５、１７５ａ及
び第１、第２等化器部１７３、１７３ａの構成且つ動作
は、本発明の第１実施形態のプリチャージレベル調整部
及び等化器部と同一である。そして、第１、第２参照レ
ベル発生部１７９、１７９ａの構成且つ動作は図１６に
示す本発明の第１実施形態による参照レベル発生部と同
一である。
【００６６】
【発明の効果】本発明はビットラインのプリチャージレ
ベルを第１プリチャージ制御信号と第２プリチャージ信
号との組合により調整するので、安定したプリチャージ
動作が行えることにより参照レベル発生部の動作を安定
化させることができる。
ベルを第１プリチャージ制御信号と第２プリチャージ信
号との組合により調整するので、安定したプリチャージ
動作が行えることにより参照レベル発生部の動作を安定
化させることができる。
【００６７】また、本発明は第１プリチャージ制御信号
を出力するにあたって、最適のプリチャージレベルを出
力するため、プリチャージレベルが不安定となったり、
ノイズによる影響を受けない安定したレベルを出力する
ことができる。
を出力するにあたって、最適のプリチャージレベルを出
力するため、プリチャージレベルが不安定となったり、
ノイズによる影響を受けない安定したレベルを出力する
ことができる。
【００６８】さらに、複数のセルブロックのうち各セル
ブロックのビットラインのみをプリチャージさせるよう
にして、プリチャージ供給信号発生部から作られた第１
プリチャージ制御信号を各セルブロックに選択的に印加
することができる。
ブロックのビットラインのみをプリチャージさせるよう
にして、プリチャージ供給信号発生部から作られた第１
プリチャージ制御信号を各セルブロックに選択的に印加
することができる。
【００６９】さらに本発明は、センシングアンプの参照
電圧に印加される参照レベル発生部の出力信号がパワー
ノイズの影響を受けず、安定した信号を出力できるの
で、センシングスピードの向上且つ安定したセンシング
動作を行うことができる。
電圧に印加される参照レベル発生部の出力信号がパワー
ノイズの影響を受けず、安定した信号を出力できるの
で、センシングスピードの向上且つ安定したセンシング
動作を行うことができる。
【００７０】さらに、奇数番目のビットラインと偶数番
目のビットラインが別途にセンシングできるようにする
ように、センシングアンプ部を分離して構成しても、各
ビットラインのプリチャージレベルを第１プリチャージ
制御信号と第２プリチャージ制御信号との組合せにより
決定するので、安定したプリチャージ動作を行うことが
できる。
目のビットラインが別途にセンシングできるようにする
ように、センシングアンプ部を分離して構成しても、各
ビットラインのプリチャージレベルを第１プリチャージ
制御信号と第２プリチャージ制御信号との組合せにより
決定するので、安定したプリチャージ動作を行うことが
できる。
【図１】一般的な強誘電体のヒステリシスループを示す
特性図。
特性図。
【図２】従来の不揮発性強誘電体メモリの単位セルの構
成図。
成図。
【図３ａ】従来の不揮発性強誘電体メモリ装置及びその
駆動回路の書込みモードの動作を示すタイミング図。
駆動回路の書込みモードの動作を示すタイミング図。
【図３ｂ】読み出しモードの動作を示すタイミング図。
【図４】従来の不揮発性強誘電体メモリ装置のブロック
構成図。
構成図。
【図５】図４の部分的詳細図。
【図６】本発明実施形態の不揮発性強誘電体メモリ装置
による単位セルの構成図。
による単位セルの構成図。
【図７】本発明実施形態の不揮発性強誘電体メモリ装置
の構成ブロック図。
の構成ブロック図。
【図８】本発明実施形態の不揮発性強誘電体メモリ装置
の動作を説明するためのタイミング図。
の動作を説明するためのタイミング図。
【図９】本発明の第１実施形態による不揮発性強誘電体
メモリ装置の回路的構成図。
メモリ装置の回路的構成図。
【図１０】本発明の第１実施形態による不揮発性強誘電
体メモリ装置を説明するための波形図。
体メモリ装置を説明するための波形図。
【図１１】本発明の第１実施形態によるプリチャージ供
給信号発生部の構成ブロック図。
給信号発生部の構成ブロック図。
【図１２】本発明の第１実施形態によるプリチャージ供
給信号発生部の回路的構成図。
給信号発生部の回路的構成図。
【図１３】本発明の第１実施形態によるプリチャージ制
御信号選択出力部の詳細構成図。
御信号選択出力部の詳細構成図。
【図１４】本発明の第１実施形態によるＣＴＤ発生部の
詳細構成図。
詳細構成図。
【図１５】本発明の第１実施形態による参照レベル発生
部のブロック構成図。
部のブロック構成図。
【図１６】本発明の第１実施形態による参照レベル発生
部の回路的構成図。
部の回路的構成図。
【図１７】本発明の第２実施形態による不揮発性強誘電
体メモリ装置の構成図。
体メモリ装置の構成図。
９１：等化器部 ９３：プリチャージレベル調整部 ９５：センシングアンプ部 ９７：参照レベル発生部 ９８：プルダウン部 １１１：ＣＴＤ発生部 １１３：活性化調整部 １１５：参照信号出力部 １１７：プリチャージレベル比較部 １１９：プリチャージレベル発生部 １２１：第１プリチャージ制御信号出力部 １５１、１５３：第１、第２比較増幅部 １５５、１５７：第１、第２活性化調整部 １５９：参照出力調整部 １６１：参照出力バッファ部 １６３：参照出力プリチャージ調整部
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４４４Ｚ
Claims (29)
- 【請求項１】 少なくとも一つの参照ビットラインとそ
の参照ビットラインに平行に形成されている複数のメイ
ンビットラインと、各ビットラインと交差する方向に複
数の第１、第２スプリットワードライン対が形成されて
いるセルアレイ部；前記互いに平行に配置された参照ビ
ットラインとメインビットラインのうち互いに隣接した
ビットラインを等電位化させる等化器部；前記各ビット
ラインのプリチャージレベルを第１プリチャージ制御信
号と第２プリチャージ制御信号との組合により調整する
プリチャージレベル調整部；前記メインビットラインの
信号をセンシングするセンシングアンプ部；前記参照ビ
ットラインの信号を受けて、前記センシングアンプへ参
照電圧として出力する参照レベル発生部を含むことを特
徴とする不揮発性強誘電体メモリ装置。 - 【請求項２】 前記プリチャージレベル調整部は前記第
１プリチャージ制御信号に対する前記第２プリチャージ
制御信号の電圧差をビットラインのプリチャージレベル
に調整することを特徴とする請求項１記載の不揮発性強
誘電体メモリ装置。 - 【請求項３】 前記プリチャージレベル調整部はソース
がビットラインに連結され、ドレインに第２プリチャー
ジ制御信号が印加され、ゲートに第１プリチャージ制御
信号が印加されるＮＭＯＳトランジスタで構成されるこ
とを特徴とする請求項１記載の不揮発性強誘電体メモリ
装置。 - 【請求項４】 前記第１プリチャージ制御信号のレベル
は３Ｖｔｎであり、第２プリチャージ制御信号のレベル
はＶｔｎであることを特徴とする請求項２記載の不揮発
性強誘電体メモリ装置。 - 【請求項５】 前記第１プリチャージ制御信号は３Ｖｔ
ｎレベルを出力するプリチャージ供給信号発生部から作
られ、プリチャージ制御信号選択出力部を介してプリチ
ャージレベル調整部に印加されることを特徴とする請求
項１記載の不揮発性強誘電体メモリ装置。 - 【請求項６】 前記プリチャージ供給信号発生部はＣＥ
Ｂｐａｄ信号を検出してＣＴＤ信号を発生するＣＴＤ発
生部と、 ＣＴＤ信号を受けて第１活性化信号と第２活性化信号を
出力する活性化調整部と、 前記第１活性化信号により活性化され、第１プリチャー
ジ制御信号を出力するための参照信号を出力する参照信
号出力部と、 前記第２活性化信号により活性化され、フィードバック
信号と前記参照信号とを比較するプリチャージレベル比
較部と、 前記プリチャージレベル比較部の駆動信号により制御さ
れ、その出力信号を前記プリチャージレベル比較部にフ
ィードバックさせるプリチャージレベル発生部と、 前記プリチャージレベル発生部の出力信号を受けて第１
プリチャージ制御信号を出力する第１プリチャージ制御
信号出力部とを含むことを特徴とする請求項５記載の不
揮発性強誘電体メモリ装置。 - 【請求項７】 前記プリチャージレベル比較部は前記参
照信号のレベルと前記プリチャージレベル発生部からフ
ィードバックされる信号のレベルとを比較して、前記フ
ィートバック信号のレベルが参照信号のレベルより小さ
ければ、前記プリチャージレベル発生部を活性化させ、
さらに大きい出力が行われるように調整することを特徴
とする請求項６記載の不揮発性強誘電体メモリ装置。 - 【請求項８】 前記プリチャージレベル比較部は前記プ
リチャージレベル発生部からフィードバックされる信号
のレベルが参照信号のレベルと同じかそれ以上であれ
ば、前記プリチャージレベル発生部を不活性化させるこ
とを特徴とする請求項６記載の不揮発性強誘電体メモリ
装置。 - 【請求項９】 前記ＣＴＤ発生部はＣＥＢｐａｄ信号を
一定の時間遅延させるために直列に連結された偶数個の
インバータからなる遅延部と、 前記偶数個のインバータのうちｋ＋１番目（ｋ＝１，
３，５,...）のインバータの出力端毎に連結され、その
インバータの出力信号を安定化させるＭＯＳキャパシタ
で構成されたパルス幅調整及び遅延部と、 前記偶数個のインバータのうち最初のインバータの出力
と最後のインバータの出力を論理演算して出力信号の幅
を調整するパルス幅発生部と、 前記パルス幅発生部の出力を反転させ出力するインバー
タで構成された駆動部とを含むことを特徴とする請求項
６記載の不揮発性強誘電体メモリ装置。 - 【請求項１０】 前記活性化調整部は前記ＣＴＤ信号を
反転させるインバータと、 前記インバータの出力をバッファリングするバッファ部
と、 前記バッファ部の出力信号によって接地電圧をスイッチ
ングするトランジスタとで構成されることを特徴とする
請求項６記載の不揮発性強誘電体メモリ装置。 - 【請求項１１】 前記参照信号発生部は前記活性化調整
部の前記インバータの出力信号がゲートに印加され、ド
レインが電源電圧端に連結される第１トランジスタと、 ドレインが前記第１トランジスタに連結され、ソースは
出力端に連結され、ゲートには電源電圧が印加される第
２トランジスタと、 前記活性化調整部の前記インバータの出力信号がゲート
に印加され、ソースが接地電圧端に連結される第３トラ
ンジスタと、 ソースが前記第３トランジスタのドレインに連結され、
ドレインは前記出力端に連結され、ゲートには電源電圧
が印加される第４トランジスタと、 前記電源電圧端と前記出力端との間に連結され、ゲート
には接地電圧が印加される第５トランジスタと、 前記出力端と接地端との間に直列に連結され、各トラン
ジスタのゲートとドレインとが共通に連結された第６、
第７、第８トランジスタ及び第９トランジスタと、 前記出力端の信号を安定化させるための出力電圧安定化
部とを含むことを特徴とする請求項６記載の不揮発性強
誘電体メモリ装置。 - 【請求項１２】 前記出力端の電圧は前記第５トランジ
スタのしきい値電圧と前記第６、第７、第８、第９トラ
ンジスタのしきい値電圧との比によって決定されること
を特徴とする請求項１１記載の不揮発性強誘電体メモリ
装置。 - 【請求項１３】 前記プリチャージレベル比較部は前記
参照信号出力部から出力される３Ｖｔｎレベルの参照信
号と前記プリチャージレベル発生部からフィードバック
される信号とのレベルを比較し、その結果に従い前記プ
リチャージレベル発生部の活性化の可否を決定すること
を特徴とする請求項６記載の不揮発性強誘電体メモリ装
置。 - 【請求項１４】 前記プリチャージレベル比較部はゲー
トには前記参照信号出力部の出力信号が印加され、ソー
スには前記活性化調整部から第２活性化信号が印加され
る第１トランジスタと、 ゲートには前記プリチャージレベル発生部からフィード
バックされる信号が印加され、ソースには前記第２活性
化信号が印加される第２トランジスタと、 ソースには電源電圧が印加され、ドレインは前記第１ト
ランジスタのドレインと共に出力端に連結され、ゲート
電圧により電源電圧をスイッチングする第３トランジス
タと、 ソースに電源電圧が印加され、ゲートとドレインとが互
いに連結され、ドレインは前記第２トランジスタのドレ
インと連結される第４トランジスタとで構成されること
を特徴とする請求項６記載の不揮発性強誘電体メモリ装
置。 - 【請求項１５】 前記プリチャージレベル発生部は前記
プリチャージレベル比較部の出力信号を反転させる第１
インバータと、 前記第１インバータの出力信号を反転させる第２インバ
ータと、 ゲートには前記第１インバータの出力信号が印加され、
ソースは前記プリチャージレベル比較部の第４トランジ
スタのソースに連結され、ドレインは前記第１インバー
タの入力端に連結される第１トランジスタと、 前記第２インバータの出力信号により制御され、ソース
は電源電圧端に連結され、ドレインは前記プリチャージ
レベル比較部の第２トランジスタのゲートに連結される
と共に出力端に連結される第２トランジスタとを含むこ
とを特徴とする請求項６記載の不揮発性強誘電体メモリ
装置。 - 【請求項１６】 前記第１プリチャージ制御信号出力部
はソースが前記プリチャージレベル発生部の前記第２ト
ランジスタのソースに連結され、ドレインは出力端に連
結された第１トランジスタと、 前記出力端と接地端との間に直列に連結された四つのト
ランジスタとで構成されることを特徴とする請求項６記
載の不揮発性強誘電体メモリ装置。 - 【請求項１７】 前記プリチャージ制御信号選択出力部
はＣＥＢｐａｄ信号を反転させる第１インバータと、 前記第１インバータの出力信号とセルブロック選択信号
とを論理演算する第１論理素子と、 前記第１論理素子の出力信号を反転させる第２インバー
タと、 前記第１論理素子の出力信号により制御され、ドレイン
には前記第１プリチャージ制御信号出力部から出力され
る第１プリチャージ制御信号が印加され、ソースは出力
端に連結される第１トランジスタと、 前記セルブロック選択信号とＣＴＤ信号を論理演算する
第２論理素子と、 前記第２論理素子の出力信号を反転させる第３インバー
タとを含むことを特徴とする請求項５記載の不揮発性強
誘電体メモリ装置。 - 【請求項１８】 前記参照レベル発生部は参照ビットラ
インの信号とフィードバックされて入る信号とを比較し
て増幅する第１比較増幅部と、 前記参照ビットラインの信号とフィードバックされて入
る信号とを比較して増幅する第２比較増幅部と、 前記第１、第２比較増幅部の出力信号を用いて参照信号
のレベルを調整し、その出力を前記第１、第２比較増幅
部にフィードバックさせる参照出力調整部と、 前記参照出力調整部から調整した参照信号をバッファリ
ングする参照出力バッファ部と、 第１プリチャージ制御信号とＣＴＤ信号を用いて参照ビ
ットラインのプリチャージレベルをメインビットライン
のプリチャージレベルに調整するための参照出力プリチ
ャージ調整部とを含むことを特徴とする請求項１記載の
不揮発性強誘電体メモリ装置。 - 【請求項１９】 前記第１比較増幅部の活性化の可否を
決定する第１活性化調整部と、 前記第２比較増幅部の活性化の可否を決定する第２活性
化調整部とがさらに構成されることを特徴とする請求項
１８記載の不揮発性強誘電体メモリ装置。 - 【請求項２０】 第１比較増幅部はゲートに参照ビット
ラインの信号が印加され、ソースは第１活性化調整部と
連結され、ドレインは第１出力端に連結される第１トラ
ンジスタと、 ソースは電源電圧端に連結され、ドレインとゲートとが
互いに連結され、前記ドレインが前記第１出力端に連結
される第２トランジスタと、 ゲートにフィードバック信号が印加され、ソースは前記
第１活性化調整部と連結され、ドレインは第２出力端に
連結される第３トランジスタと、 ソースが前記第２トランジスタのソースに連結され、ド
レインは前記第２出力端に連結され、ゲートは前記第２
トランジスタのゲートと連結される第４トランジスタと
を含むことを特徴とする請求項１８記載の不揮発性強誘
電体メモリ装置。 - 【請求項２１】 前記第２比較増幅部はゲートに参照ビ
ットラインの信号が印加され、ソースは第２活性化調整
部に連結され、ドレインは第１出力端に連結される第１
トランジスタと、 ソースが電源電圧端に連結され、ドレインは前記第１出
力端に連結される第２トランジスタと、ソースが前記第
２活性化調整部のドレインに連結され、ドレインは第２
出力端に連結され、ゲートにはフィードバック信号が印
加される第３トランジスタと、 ソースが前記第２トランジスタのソースに連結され、ゲ
ートとドレインが同時に前記第２トランジスタのゲート
と連結される第４トランジスタとを含むことを特徴とす
る請求項１８記載の不揮発性強誘電体メモリ装置。 - 【請求項２２】 前記参照出力調整部は前記第１比較増
幅部の第２出力端の信号により制御され、ドレインが前
記第１比較増幅部の第４トランジスタのソースに連結さ
れ、ソースは前記第１比較増幅部の第３トランジスタの
ゲートに連結される第１トランジスタと、 ゲートに前記第２比較増幅部の第１出力端の信号が印加
され、ソースは前記第１比較増幅部の第２出力端に連結
され、ドレインは前記第１トランジスタのソースに連結
される第２トランジスタと、 ソースが前記第１トランジスタのドレインに連結され、
ドレインは前記第１比較増幅部の第３トランジスタのゲ
ートに連結される第３トランジスタと、 ドレインが前記第３トランジスタのドレインと連結さ
れ、プリセット制御信号により動作する第４トランジス
タとを含むことを特徴とする請求項１８記載の不揮発性
強誘電体メモリ装置。 - 【請求項２３】 前記参照出力バッファ部はゲートが前
記第２比較増幅部の第１出力端に連結され、ドレインは
前記参照出力調整部の出力端と連結される第１トランジ
スタと、 ゲートが前記第２比較増幅部の第２出力端に連結され、
ドレインは前記第１トランジスタのソースと連結される
第２トランジスタと、 ゲートに電源電圧が印加され、ドレインは前記第１トラ
ンジスタのドレインに連結され、ソースは前記第２トラ
ンジスタのソースに連結される第３トランジスタとを含
むことを特徴とする請求項１８記載の不揮発性強誘電体
メモリ装置。 - 【請求項２４】 参照出力プリチャージ調整部はドレイ
ンが電源電圧端に連結され、ゲートには第１プリチャー
ジ制御信号が印加される第１トランジスタと、 ドレインが前記第１トランジスタのソースと連結され、
ゲートにはプリセット制御信号を反転させる第１インバ
ータの出力信号が印加される第２トランジスタと、 ドレインが前記第２トランジスタのソースに連結され、
ゲートにはＣＴＤ信号が印加され、ソースは出力端に連
結される第３トランジスタと、 ソースが接地端に連結され、ドレインは前記出力端に連
結され、前記ＣＴＤ信号を反転させる第２インバータの
出力信号がゲートに印加される第４トランジスタとを含
むことを特徴とする請求項１８記載の不揮発性強誘電体
メモリ装置。 - 【請求項２５】 第１、第２参照ビットラインと、それ
らに平行に配置される複数のメインビットラインと、各
ビットラインと交差する方向に形成される複数の第１、
第２スプリットワードライン対を有するセルアレイ部；
前記セルアレイ部の下側に形成され、奇数番目のメイン
ビットライン及び前記第１参照ビットラインの互いに隣
接したビットラインを等電位化させる第１等化器部；前
記奇数番目のビットライン及び前記第１参照ビットライ
ンのレベルを第１プリチャージ制御信号と第２プリチャ
ージ制御信号との組合により調整する第１プリチャージ
レベル調整部；前記奇数番目のビットラインの信号をセ
ンシングして増幅する第１センシングアンプ部；前記第
１参照ビットラインの信号を受けて増幅した後、その結
果を前記第１センシングアンプ部の参照信号に出力する
第１参照レベル発生部；前記セルアレイ部の上側に形成
され、偶数番目のメインビットライン及び前記第２参照
ビットラインの互いに隣接したビットラインを等電位化
させる第２等化器部；前記偶数番目のビットライン及び
前記第２参照ビットラインのレベルを第１プリチャージ
制御信号と第２プリチャージ制御信号との組合により調
整する第２プリチャージレベル調整部；前記偶数番目の
ビットラインの信号をセンシングして増幅する第２セン
シングアンプ部；前記第２参照ビットラインの信号を受
けて増幅した後、その結果を前記第２センシングアンプ
部の参照信号に出力する第２参照レベル発生部を含むこ
とを特徴とする不揮発性強誘電体メモリ装置。 - 【請求項２６】 前記第１、第２プリチャージレベル調
整部は前記第１プリチャージ制御信号に対する前記第２
プリチャージ制御信号の電圧差をビットラインのプリチ
ャージレベルに調整することを特徴とする請求項２５記
載の不揮発性強誘電体メモリ装置。 - 【請求項２７】 前記第１プリチャージレベル調整部は
ソースが奇数番目のビットライン毎に連結され、ドレイ
ンには前記第２プリチャージ制御信号が印加され、ゲー
トには前記第１プリチャージ制御信号が印加されるＮＭ
ＯＳトランジスタで構成されることを特徴とする請求項
２５記載の不揮発性強誘電体メモリ装置。 - 【請求項２８】 前記第２プリチャージレベル調整部は
ソースが偶数番目のビットライン毎に連結され、ドレイ
ンには前記第２プリチャージ制御信号が印加され、ゲー
トには前記第１プリチャージ制御信号が印加されるＮＭ
ＯＳトランジスタで構成されることを特徴とする請求項
２５記載の不揮発性強誘電体メモリ装置。 - 【請求項２９】 前記各ビットラインには、前記ゲート
に印加される第１プリチャージ制御信号から前記ドレイ
ンに印加される第２制御信号を引いた分の電圧が印加さ
れることを特徴とする請求項２５記載の不揮発性強誘電
体メモリ装置。
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