JPH11163847A - データ受信装置およびデータ伝送システム - Google Patents

Abstract

(57)【要約】 【課題】 環境条件に左右されずに送信データを高速か
つ確実に受信する。 【解決手段】 データ送信装置２から送信された送信デ
ータを送信周期と等しい周期のデータ読込用クロックに
同期して読み込み可能なデータ受信装置３において、送
信周期と等しい周期であって位相が異なる複数のクロッ
クを生成するクロック生成部３５と、所定の条件に従っ
て決定された複数のクロックのいずれか１つをデータ読
込用クロックとして送信データを読み込むデータ読込部
３１と、送信データ内に所定パターンのデータが含まれ
ているときに複数のクロックにそれぞれ同期して所定パ
ターンのデータを読み込むパターンデータ読込部３１，
３９と、パターンデータ読込部によって読み込まれた複
数の読込データに基づき、予め定めた規則に従って複数
のクロックのいずれか１つを新たなデータ読込用クロッ
クとして決定するデータ読込用クロック決定部３４とを
備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ受信装置お
よびデータ伝送システムに関し、詳しくは、測定データ
を送信する測定用ユニットと測定データを受信する測定
装置本体とを有する測定装置に好適に用いることができ
るデータ受信装置およびデータ伝送システムに関するも
のである。

【０００２】

【従来の技術】例えば、電圧、電流、温度などの測定対
象信号に応じた複数種類のアンプユニットがオプション
として予め用意され、測定対象信号に対応するアンプユ
ニットを適宜、選択して本体部に装着することにより、
多目的の測定を行うことができる波形表示装置が従来か
ら知られている。この波形表示装置は、アンプユニット
および本体部を備えて構成されている。ここで、アンプ
ユニットは、所定の利得で増幅または減衰させた測定対
象信号をサンプリングすることによって変換したディジ
タルデータを本体部に送信する。具体的な構成として
は、アンプユニットは、測定対象信号を入力してパラレ
ルデータであるディジタルデータに変換するＡ／Ｄ変換
部と、変換されたパラレルデータをシリアルデータに変
換すると共に変換したシリアルデータを本体部に送信す
るＰ／Ｓ変換部と、本体部に対して絶縁状態を維持しつ
つ、変換されたシリアルデータを本体部に送信するため
のホトカップラとを備えている。

【０００３】一方、本体部は、測定データの受信、測定
データに基づく波形などの表示、および印刷等を行う。
具体的な構成としては、本体部は、各種クロックを生成
するクロック生成部を備えており、クロック生成部は、
システムクロック、アンプユニットのＡ／Ｄ変換部がサ
ンプリングする際のサンプリングクロック、アンプユニ
ットのＰ／Ｓ変換部がシリアルデータを送信する際の同
期信号であるデータ送信用クロック、および本体部がシ
リアルデータを受信する際の同期信号であるデータ読込
用クロックを生成する。また、本体部は、アンプユニッ
トから送信されるシリアルデータを読み込むためのデー
タ読込部と、アンプユニットに対して絶縁状態を維持し
つつサンプリングクロックおよびデータ送信用クロック
をアンプユニットに送信するためのホトカップラとを備
えている。

【０００４】次に、本体部とアンプユニットとの間にお
けるデータ伝送の手順について、図７に示すタイミング
チャートを参照して説明する。

【０００５】同図（ａ）に示すように、時間ｔ１の時
に、本体部のクロック生成部からサンプリングクロック
が出力されると、アンプユニットのＡ／Ｄ変換部は、ホ
トカップラを介して入力したサンプリングクロックの立
ち上がりに同期して、測定対象信号をサンプリングする
と共にパラレルデータに変換する。次いで、Ｐ／Ｓ変換
部が、ホトカップラを介して入力した同図（ｃ）に示す
データ送信用クロックの立ち上がりに同期して、パラレ
ルデータをシリアルデータに変換すると共に、ホトカッ
プラを介して本体部に送信する。この場合、データ送信
用クロックが、同図（ｂ）に示すシステムクロックを２
分周することによって生成されているため、シリアルデ
ータの１ビットについての送信周期は、システムクロッ
クの２周期分の時間に相当する時間Ｔ０に設定されてい
る。

【０００６】この際に、本体部からアンプユニットに送
信されるサンプリングクロック、およびアンプユニット
から送信されるシリアルデータは、ホトカップラの応答
遅れに起因する遅延時間分遅れてアンプユニットおよび
本体部にそれぞれ到達する。このため、Ｐ／Ｓ変換部が
値「１」のシリアルデータを送信する際には、シリアル
データは、同図（ｄ）に示すように、サンプリングクロ
ックが本体部のクロック生成部から出力された時間ｔ１
の時から、本体部およびアンプユニットの両ホトカップ
ラによる応答遅延時間Ｔ１分遅れた時間ｔ２の時に、本
体部のデータ読込部に到達する。

【０００７】一方、本体部のデータ読込部は、同図
（ｅ）に示すように、サンプリングクロックに対して両
ホトカップラの応答遅延時間Ｔ１よりも長い時間分を予
め位相遅れさせたデータ読込用クロックに同期して、時
間ｔ３の時にシリアルデータを読み込む。次いで、デー
タ読込部は、時間ｔ３の時から送信周期Ｔ０分遅れた時
間ｔ４の時に次のシリアルデータを読み込む。同じよう
にして、データ読込部は、送信周期Ｔ０毎に以降のシリ
アルデータを読み込む。このように、データ読込部がデ
ータ読込用クロックに同期してシリアルデータを読み込
むことにより、アンプユニットから本体部に対して、シ
リアルデータの伝送が行われている。

【０００８】

【発明が解決しようとする課題】ところが、この波形表
示装置には、上記したホトカップラの応答遅延時間Ｔ１
が温度変化などによってばらついたときには、データ読
込部が送信データを正しく読み込めなくなってしまうこ
とがあるという問題がある。

【０００９】具体的には、例えば、ホトカップラの応答
遅延時間Ｔ１が周囲温度の変動などに応じてばらつく
と、シリアルデータが本体部のデータ読込部に到達する
までの最小応答遅延時間Ｔ１１（図７（ｆ）参照）と、
最大応答遅延時間Ｔ１２（同図（ｇ）参照）との差（以
下、「応答遅延のばらつき時間」という）が送信周期Ｔ
０を超えることがある。かかる場合には、最小応答遅延
時間Ｔ１１のときにおけるシリアルデータと、最大応答
遅延時間Ｔ１２のときにおけるシリアルデータとの両者
が時間的に重なり合って存在する期間がないため、シリ
アルデータを確実に読み込むことはできない。

【００１０】一方、同図（ｈ），（ｉ）に示すように、
シリアルデータの送信周期を２倍程度に長くすることに
より、温度変化による応答遅延時間が最小のときにおけ
るシリアルデータと、応答遅延時間が最大のときにおけ
るシリアルデータとの両者が時間的に重なり合う期間を
存在させることも可能である。この場合には、両シリア
ルデータが重なり合う期間内にシリアルデータを読み込
むことにより、温度変化などに起因して応答遅延時間が
ばらついたとしてもシリアルデータを確実に読み込むこ
とができる。しかし、かかる場合には、データ伝送速度
を低下させてしまう結果、シリアルデータの送受信を高
速に行うことができないという他の問題を生じてしま
う。この場合にも、パラレルデータを送受信することに
より、高速な送受信を確実ならしめることが可能ではあ
る。しかし、かかる場合には、アンプユニットと本体部
との間を絶縁するために、各パラレルデータの伝送経路
中に絶縁手段としてのホトカップラをそれぞれ配設しな
ければならないため、装置が大型化すると共に波形表示
装置全体としての製造コストが上昇してしまうという問
題が発生する。

【００１１】本発明は、かかる問題点に鑑みてなされた
ものであり、温度変化などの環境条件に左右されずに、
データ送信装置から送信された送信データを高速かつ確
実に受信することが可能なデータ受信装置およびデータ
伝送システムを提供することを主目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成すべく請
求項１記載のデータ受信装置は、データ送信装置から送
信された送信データを送信データにおける単位ビットの
送信周期と等しい周期のデータ読込用クロックに同期し
て読み込み可能に構成されているデータ受信装置におい
て、送信周期と等しい周期であって位相が互いに異なる
複数のクロックを生成するクロック生成部と、所定の条
件に従って予め決定された複数のクロックのいずれか１
つをデータ読込用クロックとして送信データを読み込む
データ読込部と、送信データ内に所定パターンのデータ
が含まれているときに複数のクロックの各々にそれぞれ
同期して所定パターンのデータを読み込むパターンデー
タ読込部と、複数のクロックに同期してパターンデータ
読込部によって読み込まれた複数の読込データに基づ
き、予め定めた規則に従って複数のクロックのいずれか
１つを新たなデータ読込用クロックとして決定するデー
タ読込用クロック決定部とを備えていることを特徴とす
る。

【００１３】このデータ受信装置では、電源投入時や送
信開始時などにおいて、データ読込用クロックとして実
際に用いられるクロックは、所定の条件に従い、クロッ
ク生成部によって生成された複数のクロックのいずれか
１つに予め決定される。一方、通常のデータ受信時にお
いては、パターンデータ読込部が、送信データ内に所定
パターンのデータが含まれているときに複数のクロック
の各々にそれぞれ同期して、その所定パターンのデータ
を読み込む。この場合、複数のクロックは、送信データ
における単位ビットの送信周期にそれぞれ同期し、かつ
その位相が互いに異なっている。したがって、複数のク
ロックに同期して読み込まれた所定パターンに対するそ
れぞれのデータは、データ送信装置とデータ受信装置と
の間の遅延要素による送信データの遅延時間に応じて異
なる種類のパターンになる。このため、例えば、読み込
まれるパターンの種類と、その各パターンが発生すると
きの遅延時間の状態において送信データを確実に読み込
める最適な位相のクロックの種類とを予め関連付けてお
くことにより、データ読込用クロック決定部は、予め定
めた規則としての、その関連付けに従い、所定パターン
を受信したパターンの種類に応じて最も適切なクロック
を新たなデータ読込用クロックとして決定する。したが
って、周囲温度の変化などによって遅延要素による遅延
時間が変化した場合であっても、その遅延時間の変化に
応じて適切なクロックをデータ読込用クロックとして決
定することができるため、送信データを高速かつ確実に
受信することが可能となる。

【００１４】請求項２記載のデータ受信装置は、請求項
１記載のデータ受信装置において、データ読込用クロッ
ク決定部は、パターンデータ読込部によって読み込まれ
た複数の読込データ相互間の排他的論理和に基づいてデ
ータ読込用クロックを決定することを特徴とする。

【００１５】所定パターンを複数のクロックによって読
み込んだデータに基づいて遅延時間の変化を検出するこ
とも可能である。一方、このデータ受信装置では、デー
タ読込用クロック決定部が、パターンデータ読込部によ
って読み込まれた複数の読込データ相互間の排他的論理
和に基づいてデータ読込用クロックを決定する。この場
合、例えば、既に決定されている所定パターンに対する
排他的論理和と、所定パターンを読み込んだ際の排他的
論理和とを比較することにより、遅延時間の変化を検出
することができる。したがって、例えば、データ読込用
クロック決定部をＣＰＵなどの集積回路で構成する場合
には、集積回路に入力させるべきデータ数を低減でき、
これにより、集積回路の入力端子を有効に活用すること
が可能となる。

【００１６】請求項３記載のデータ受信装置は、請求項
１または２記載のデータ受信装置において、所定パター
ンのデータは、隣り合うビットのレベルが互いに異なる
３ビットのデータを含んで構成されていることを特徴と
する。

【００１７】所定パターンの種類は適宜定めることがで
きる。一方、所定パターンとして、隣り合うビットのレ
ベルが互いに異なる３ビットのデータ、例えば、「０１
０」または「１０１」を用いれば、中間のビットデータ
（上記した例では、「１」または「０」）を複数のクロ
ックにそれぞれ同期して読み込み、読み込んだ中間のビ
ットデータの遅延時間によって、データ送信装置および
データ受信装置間の遅延要素による遅延時間の変化を検
出することができる。しかも、この際に、少なくとも３
ビットの所定パターンを送受信するだけで遅延時間の変
化を検出することができる。このため、変化後の遅延時
間に最も適切な読込データを短時間で決定することが可
能となる。

【００１８】請求項４記載のデータ伝送システムは、請
求項１から３のいずれかに記載のデータ受信装置と、デ
ータ送信装置とを備えて構成されていることを特徴とす
る。

【００１９】

【発明の実施の形態】以下、添付図面を参照して、本発
明に係るデータ受信装置およびデータ伝送システムを、
波形表示装置に適用した実施の形態について説明する。

【００２０】図１に示すように、本発明の実施の形態に
係る波形表示装置１は、本発明におけるデータ送信装置
に相当するアンプユニット２と、本発明におけるデータ
受信装置に相当する本体部３とを備えて構成されてい
る。ここで、アンプユニット２は、本体部３に着脱自在
に構成され、かつ電圧、電流および温度などの測定対象
信号に応じた複数種類がオプションとして予め用意され
ている。このため、測定対象信号の種類に対応するアン
プユニット２を本体部３に取り付けることにより、両者
が一体として波形表示装置１を構成する。

【００２１】まず最初に、波形表示装置１の概要を説明
する。この波形表示装置１では、例えば、電圧信号を測
定対象信号とするときには、電圧信号ＳINを図外のプロ
ーブを介してアンプユニット２に入力させることによ
り、アンプユニット２が、電圧信号ＳINをサンプリング
してディジタルデータである波形データに変換した後
に、本体部３に対して、波形データを送信する。一方、
本体部３は、波形データを受信し、受信した波形データ
に基づいて、電圧信号ＳINの信号波形を表示部に表示し
たり、プリンタによって印刷することができる。

【００２２】次に、波形表示装置１の構成について図１
を参照して説明する。

【００２３】アンプユニット２は、例えば測定対象信号
としての電圧信号ＳINを所定の減衰量で減衰させるアッ
テネータ部２１と、電圧信号ＳINを所定の利得で減衰ま
たは増幅するレンジアンプ部２２と、電圧信号ＳINを本
体部３から送信されたサンプリングクロックに同期して
サンプリングすることにより１２ビットのパラレルデー
タである波形データを生成するＡ／Ｄ変換部２３と、１
２ビットのパラレルデータである波形データをシリアル
データに変換すると共に本体部３から送信されたデータ
送信用クロックに同期させたシリアルデータを出力する
Ｐ／Ｓ変換部２４と、所定のテストパターンを生成する
テストデータ生成部２５と、アンプユニット２および本
体部３間を絶縁すると共にＰ／Ｓ変換部２４から出力さ
れたシリアルデータを本体部３に送信するためのホトカ
ップラ２６とを備えている。

【００２４】一方、本体部３は、本発明におけるデータ
読込部に相当しアンプユニット２から送信されたシリア
ルデータである波形データをパラレルデータに変換する
Ｓ／Ｐ変換部３１と、パラレルデータに変換された波形
データを後述するデータＲＡＭ３３に転送するＤＭＡコ
ントローラ３２と、波形データを記憶するデータＲＡＭ
３３と、本発明におけるデータ読込用クロック決定部に
相当し、後述する内部レジスタを内蔵すると共に波形表
示装置１における各種制御を実行するＣＰＵ３４と、後
述するクロック生成部３５と、アンプユニット２と絶縁
するためのホトカップラ３６，３７，４５と、アンプユ
ニット２から送信される際のデータ読込用のクロックを
４種類のクロックから選択するデータ読込用クロック選
択部３８と、ＣＰＵ３４と共に本発明におけるパターン
データ読込部に相当するデータ変化情報生成部３９と、
信号波形などを表示する表示部４０と、表示部４０に表
示されている信号波形などを印刷するプリンタ４１と、
各種の操作スイッチが配設された操作部４２と、ＣＰＵ
３４の動作プログラムや後述するデータ読込用クロック
決定用テーブルおよびクロック変更用テーブルなどを記
憶するＲＯＭ４３と、ＣＰＵ３４の演算結果などを一時
的に記憶するＲＡＭ４４とを備えている。

【００２５】上記したクロック生成部３５は、各種のク
ロックを生成するものであって、例えば、図３（ｂ）に
示す４８ＭＨｚの基準信号を発振すると共に、基準信号
を基にして、同図（ｃ）に示す２４ＭＨｚのシステムク
ロック、同図（ｄ）に示す１２ＭＨｚのデータ送信用ク
ロック、同図（ａ）に示す１ＭＨｚのサンプリングクロ
ック、および同図（ｅ）〜（ｈ）にそれぞれ示す１２Ｍ
Ｈｚの４種類のクロックＣＫＡ〜ＣＫＤを生成する。こ
こで、システムクロックは、ＣＰＵ３４に出力されて動
作用クロックとして用いられる。また、サンプリングク
ロックは、ホトカップラ３７を介してアンプユニット２
のＡ／Ｄ変換部２３に供給されてサンプリング用クロッ
クとして用いられる。また、データ送信用クロックは、
ホトカップラ３６を介してアンプユニット２のＰ／Ｓ変
換部２４に供給されてシリアルデータＤS の同期用クロ
ックとして用いられる。さらに、クロックＣＫＡ〜ＣＫ
Ｄは、データ読込用クロック選択部３８およびデータ変
化情報生成部３９に供給されて、後述するように、いず
れか１つがシリアルデータＤS を読み込む際のデータ読
込用クロックとして用いられると共に、そのデータ読込
用クロックの種類を変更する際の基準となるデータ変化
情報を生成するための読込用クロックとして用いられ
る。なお、クロックＣＫＡ〜ＣＫＤの各々は、シリアル
データＤS における単位ビットの送信周期（データ送信
用クロックの周期と等しい）に同期し、かつ、その立ち
上がりが、データ送信用クロックの立ち上がりに対し
て、それぞれ、０度，９０度，１８０度，２７０度の位
相遅れとなっている。

【００２６】上記したデータ変化情報生成部３９は、図
２に示すように、４つのＤ−ＦＦ（Ｄタイプ−フリップ
フロップ）５１〜５４と、３つのＥＸ−ＯＲ（Exclusiv
e OR）５５〜５７とを備えて構成されている。このデー
タ変化情報生成部３９では、Ｄ−ＦＦ５１〜５４が、ア
ンプユニット２から送信されたシリアルデータＤS を４
種類のクロックＣＫＡ〜ＣＫＤに同期してそれぞれラッ
チすることにより、ラッチデータＤ1a〜Ｄ1dを生成す
る。また、ＥＸ−ＯＲ５５〜５７は、ラッチデータＤ1
a，Ｄ1b間、Ｄ1b，Ｄ1c間、およびＤ1c，Ｄ1d間の排他
的論理和を演算し、演算結果としてのデータ変化情報Ｄ
a-b ，Ｄb-c ，Ｄc-d をそれぞれＣＰＵ３４に出力す
る。

【００２７】次に、波形表示装置１の全体的な動作につ
いて説明する。なお、説明の理解を容易にするために、
クロックＣＫＡ〜ＣＫＤのいずれか１つがＣＰＵ３４に
よってデータ読込用クロックとして既に決定され、ＣＰ
Ｕ３４からクロック選択信号ＳS が出力されることによ
り、選択信号ＳS によって特定されるクロックがデータ
読込用クロックとしてデータ読込用クロック選択部３８
からＳ／Ｐ変換部３１に出力されているものとする。ま
た、ＣＰＵ３４が４種類のクロックＣＫＡ〜ＣＫＤのい
ずれか１つをデータ読込用クロックとして決定するクロ
ック決定処理については後述する。

【００２８】最初に、本体部３のクロック生成部３５
が、図３（ａ）に示すように、時間ｔ２１の時に、ホト
カップラ３７を介してアンプユニット２のＡ／Ｄ変換部
２３にサンプリングクロックを出力すると共に、ホトカ
ップラ３６を介してデータ送信用クロックをＰ／Ｓ変換
部２４に出力する。Ａ／Ｄ変換部２３は、アッテネータ
部２１およびレンジアンプ部２２を介して入力した入力
信号ＳinをパラレルデータＤP に変換した後にＰ／Ｓ変
換部２４に出力する。Ｐ／Ｓ変換部２４は、パラレルデ
ータＤP をデータ送信用クロックに同期してシリアルデ
ータＤS に変換すると共に、変換したシリアルデータＤ
S をホトカップラ２６に出力する。この場合、Ｐ／Ｓ変
換部２４は、図３（ｉ）に示すように、１フレームが最
下位ビットＤ0 から最上位ビットＤ11までの１２ビット
のシリアルデータＤS を、この順序で生成し、かつ、こ
の順序で送信する。このように、アンプユニット２は、
データ送信用クロックに同期して、サンプリングクロッ
クの１周期毎にシリアルデータＤS を出力する。

【００２９】次いで、本体部３のＳ／Ｐ変換部３１が、
データ読込用クロック選択部３８から出力されたデータ
読込用クロックに同期して、アンプユニット２から送信
されたシリアルデータＤS をパラレルデータＤP に順次
変換した後に、ＤＭＡコントローラ３２に出力する。Ｄ
ＭＡコントローラ３２は、パラレルデータＤP をデータ
ＲＡＭ３３に転送してデータＲＡＭ３３に記憶させると
共にＣＰＵ３４に対して転送終了信号ＳTEを出力する。
ＣＰＵ３４は、操作部４２からの操作信号に従い、ＤＭ
Ａコントローラ３２に対して転送命令信号ＳTSを出力す
ることにより、データＲＡＭ３３に記憶されたパラレル
データＤP を読み込むと共に、読み出したパラレルデー
タＤP に基づいて入力信号ＳINの信号波形を表示部４０
に表示させる。また、ＣＰＵ３４は、操作部４２の操作
信号に従い、表示部４０に表示されている信号波形をプ
リンタ４１によって印刷させる。

【００３０】次に、ＣＰＵ３４によるクロック決定処理
について、図４を参照して説明する。

【００３１】最初に、電源投入時等の送信開始時や、操
作部４２に配設されたテストデータ送信スイッチが操作
された時（同図に示す時間ｔ３１の時）に、ＣＰＵ３４
は、ホトカップラ４５を介して、テストデータ生成部２
５にテストデータ送信信号ＳTDを出力すると共に、デー
タ読込用クロック選択部３８にクロック順次出力信号Ｓ
AOを出力することにより、４種類のクロックＣＫＡ〜Ｃ
ＫＤを順次出力させる。テストデータ生成部２５は、Ｐ
／Ｓ変換部２４に対して、例えば、Ｄ0 ，Ｄ1，Ｄ2 が
それぞれ値「０」，値「１」，値「０」のパターンが含
まれる１フレームのテストデータＤTEを出力する。Ｐ／
Ｓ変換部２４は、データ送信用クロックに同期してテス
トデータＤTEをシリアルデータＤS に変換すると共に、
ホトカップラ２６を介して本体部３に送信する。

【００３２】次いで、本体部３のＳ／Ｐ変換部３１が、
テストデータＤTEにおけるＤ1 について、データ読込用
クロック選択部３８から順次出力されるクロックＣＫＡ
〜ＣＫＤのそれぞれに同期させてラッチし、ラッチした
４つのデータをパターンデータとしてＤＭＡコントロー
ラ３２に出力する。具体的には、同図（ｆ）に示すよう
に、時間ｔ３２の時にはクロックＣＫＡに同期して、時
間ｔ３３の時にはクロックＣＫＢに同期して、時間ｔ３
４の時にはクロックＣＫＣに同期して、時間ｔ３５の時
にはクロックＣＫＤに同期して、テストデータＤTEをラ
ッチし、ラッチした４つのデータＤa ，Ｄb ，Ｄc ，Ｄ
d からなるパターンデータをＤＭＡコントローラ３２に
出力する。ＤＭＡコントローラ３２は、パターンデータ
をデータＲＡＭ３３に転送して記憶させると共に、ＣＰ
Ｕ３４に対して転送終了信号ＳTEを出力する。ＣＰＵ３
４は、ＤＭＡコントローラ３２に対して転送命令信号Ｓ
TSを出力することにより、データＲＡＭ３３に記憶され
たパターンデータを読み込む。次いで、ＣＰＵ３４は、
読み込んだパターンデータに基づき、予めＲＯＭ４３に
記憶されているデータ読込用クロック決定用テーブルに
従ってＣＫＡ〜ＣＫＤのうちのいずれか１つをデータ読
込用クロックとして決定する。

【００３３】具体的には、図４（ｆ）〜（ｍ）に示すよ
うに、４種類のクロックＣＫＡ〜ＣＫＤによって読み込
まれるパターンデータにおけるＤ１の値は、ホトカップ
ラ２６，３６，３７の応答遅延時間等のばらつきに起因
する少なくとも８種類の遅延パターン１〜８に応じて、
８種類のパターンデータがＳ／Ｐ変換部３１によって生
成される。図５は、ＲＯＭ４３に記憶されているデータ
読込用クロック決定テーブルの内容を示しており、この
テーブルは、Ｄa 〜Ｄd の値による組み合わせからなる
各パターンデータ１〜８に対して、クロックＣＫＡ〜Ｃ
ＫＤのうちのいずかに決定すべきかを意味する。

【００３４】例えば、図４（ｆ）に示す遅延パターン１
の場合、Ｄa ＝「１」，Ｄb ＝Ｄc＝Ｄd ＝「０」であ
って、クロックＣＫＡに同期して読み込まれたデータＤ
a のみが正規な読込値であるため、図５のパターンデー
タ１の欄に示すように、ＣＰＵ３４は、クロックＣＫＡ
をデータ読込用クロックとして決定する。また、図４
（ｇ）に示す遅延パターン２の場合には、Ｄa ＝Ｄb ＝
「１」，Ｄc ＝Ｄd ＝「０」であって、クロックＣＫ
Ａ，ＣＫＢにそれぞれ同期して読み込まれたデータＤa
，Ｄb が正規な読込値である。この場合、クロックＣ
ＫＡ，ＣＫＢのいずれをデータ読込用クロックに決定す
ることが可能であるが、ＣＰＵ３４は、遅延時間の変化
に対して、より安定にシリアルデータＤS を読み込み可
能なクロックＣＫＡをデータ読込用クロックとして決定
する。同様にして、図４（ｈ）〜（ｌ）に示す遅延パタ
ーン３〜７の場合にも、ＣＰＵ３４は、値「１」である
データＤ1 を正規に読み込めたクロックの中から、より
安定に読み込み可能なクロックをデータ読込用クロック
として決定する。一方、図４（ｍ）に示す遅延パターン
８の場合には、Ｄa ＝Ｄb ＝Ｄc ＝Ｄd ＝「０」であっ
て、いずれのクロックに同期させてもデータＤ1 を正規
に読み込めなかったため、データ読込用クロックを決定
することができない。かかる場合には、ＣＰＵ３４は、
データ読込異常として表示部４０にその旨を表示する。

【００３５】上記した手順によってデータ読込用クロッ
クを決定することにより、ホトカップラ２６，３６，３
７などの製造上のばらつき等に起因して、シリアルデー
タＤS である送信データの遅延時間にばらつきが生じた
としても、Ｓ／Ｐ変換部３１が、送信データを確実に読
み込むことができる。これにより、ホトカップラの選別
作業などを不要にすることができると共に、遅延時間の
ばらつきに制限されることなく、高速かつ確実に送信デ
ータを受信することができる。なお、本実施の形態に示
した構成によれば、送信データの遅延時間のばらつきが
単位ビットの送信周期に対して１．５倍程度の時間内で
あれば、送信データを正規に読み込むことができる。な
お、テストデータＤTEの内容およびクロックＣＫＡ〜Ｃ
ＫＤによる読込回数を適宜変更すると共に、クロックＣ
ＫＡ〜ＣＫＤによる送信データの読込タイミングをずら
すことにより、送信データの遅延時間が極端にばらつい
た場合であっても、送信データを確実に読み込むことが
できる。

【００３６】次に、通常のデータ送信中においては、送
信データの遅延時間が変化した場合におけるＣＰＵ３４
によるデータ読込用クロック変更処理について説明す
る。

【００３７】通常のデータ送信中において、Ｓ／Ｐ変換
部３１が、上記した送信データ読込クロック決定処理に
おいて決定されたデータ読込用クロックに同期させてシ
リアルデータＤS を読み込んでパラレルデータＤP に変
換する。この場合、ＣＰＵ３４は、最新に読み込まれた
シリアルデータＤS の１フレーム分に相当するパラレル
データＤP を内部レジスタに記憶する。また、ＣＰＵ３
４は、データ変化情報生成部３９によって生成されたシ
リアルデータＤS の１フレームにおける各ビットにそれ
ぞれ対応する１２個の最新のデータ変化情報Ｄa-b ，Ｄ
b-c ，Ｄc-d （合計３６個となる）についても内部レジ
スタに記憶する。ＣＰＵ３４は、連続する３つのビット
の値が「０」，値「１」，値「０」である所定パターン
を含むパラレルデータＤP （以下、このパラレルデータ
ＤP を「所定パターンパラレルデータＤP 」ともいう）
を読み込んだ際には、その値「１」に対応するデータ変
化情報Ｄa-b ，Ｄb-c ，Ｄc-d を内部レジスタから読み
出す。

【００３８】この場合、例えば、現在の遅延時間が図４
に示す遅延パターン４であるときには、遅延パターン４
に基づいてクロックＣＫＢに決定されているため、ＣＰ
Ｕ３４が読み出したデータ変化情報Ｄa-b ，Ｄb-c ，Ｄ
c-d は、本来的には、信号Ｄa 〜Ｄd のすべてがそれぞ
れ値「１」となる結果、図６の遅延パターン４に示すよ
うに、すべてのデータ変化情報が値「０」になる。一
方、周囲温度変化などに起因してシリアルデータＤS の
遅延時間が変化することにより遅延パターン４から、例
えば遅延パターン５に変化しているときには、図５の遅
延パターン５に示すように、ラッチ信号Ｄa 〜Ｄd がそ
れぞれ値「０」，値「１」，値「１」，値「１」になる
ため、所定パターンにおける値「１」のビットに対する
データ変化情報Ｄa-b ，Ｄb-c ，Ｄc-d は、図６の遅延
パターン５に示すように、それぞれ値「１」，値
「０」，値「０」となる。この結果、ＣＰＵ３４は、Ｒ
ＯＭ４３に記憶されているクロック変更用テーブルを参
照することにより、同図に示す遅延パターン４と比較し
て値が異なるため、隣接する遅延パターン５に対応する
遅延時間に変化したと判断する。この場合、遅延時間
は、段階的に徐々に変化する。したがって、ＣＰＵ３４
は、遅延パターン１，５についてのデータ変化情報Ｄa-
b ，Ｄb-c ，Ｄc-d が互いに同一であるが、遅延パター
ン４に対応する遅延時間から遅延パターン１に対応する
時間まで直接的に変化することは殆どあり得ないため
に、遅延パターン５に対応する遅延時間に変化したと判
別する。

【００３９】次いで、ＣＰＵ３４は、データ読込用クロ
ックを遅延パターン５における最適なクロックＣＫＣに
決定し、データ読込用クロック選択部３８に対して、デ
ータ読込用クロックをクロックＣＫＢからクロックＣＫ
Ｃに変更させる。これにより、以後、Ｓ／Ｐ変換部３１
は、クロックＣＫＣに同期してシリアルデータＤS を受
信する。

【００４０】このように、通常のデータを受信中に、Ｃ
ＰＵ３４がシリアルデータＤS の遅延時間の変化を検出
し、検出した遅延時間の変化に応じて、より適切なデー
タ読込用クロックに変更することにより、周囲温度や電
源電圧等の変化に起因して遅延時間が変化した場合であ
っても、常に安定して確実にシリアルデータＤS を読み
込むことができる。

【００４１】なお、本発明は、上記した発明の実施の形
態に限定されない。例えば、本発明の実施の形態では、
波形表示装置などの測定装置に適用した例を示している
が、本発明は、産業用機器、事務用機器等に適用可能で
ある。また、本発明の実施の形態では、アンプユニット
２と本体部３とが一体型となる測定装置に適用した例を
示しているが、本発明は、これに限定されず、互いに別
個独立している測定装置に適用することもできる。

【００４２】さらに、本発明の実施の形態では、シリア
ルデータのデータ伝送に本発明が適用された例を示して
いるが、本発明は、これに限定されず、パラレルデータ
のデータ伝送に適用してもよい。また、所定パターンに
ついても、本発明の実施の形態で示した例に限定され
ず、適宜変更が可能である。例えば、本発明の実施の形
態では、本発明における所定パターンとして、値
「０」，値「１」，値「０」のパターン例について説明
したが、本発明は、これに限定されず、値「１」，値
「０」，値「１」のパターンであってもよく、この場合
には、値「０」についての複数の読込データに基づい
て、複数のクロックのいずれか１つを新たなデータ読込
用クロックとして決定することができる。また、パター
ンデータやデータ変化情報を生成する構成についても適
宜変更が可能である。さらに、本発明の実施の形態で
は、データ変化情報生成部３９によって生成されるデー
タ変化情報に基づいて遅延時間の変化を検出している
が、本発明は、シリアルデータＤS の受信時にクロック
ＣＫＡ〜ＣＫＤに同期して図５に示すパターンデータを
常時生成し、生成したパターンデータに基づいて遅延時
間の変化を検出するように構成することもできる。ま
た、本発明の実施の形態では、テストデータＤTEを最初
に送信することによってデータ読込用クロックを最初に
決定しているが、本発明は、これに限定されず、送信デ
ータの遅延時間が標準値のときを想定して予め定めたク
ロックＣＫＡ〜ＣＫＤのいずれか１つに決定しておくよ
うに構成してもよいし、その方式は適宜変更が可能であ
る。

【００４３】また、本発明の実施の形態では、データ伝
送経路における遅延要素としてホトカップラを例に挙げ
て説明したが、これに限定されず、遅延要素としては、
ラインドライバーおよびラインレシーバーなどの内部遅
延時間であってもよい。

【００４４】

【発明の効果】以上のように、請求項１記載のデータ受
信装置によれば、データ読込用クロック決定部が、複数
のクロックに同期してパターンデータ読込部によって読
み込まれた複数の読込データに基づき、予め定めた規則
に従って複数のクロックのいずれか１つを新たなデータ
読込用クロックとして決定することにより、周囲温度の
変化などによって遅延要素による遅延時間が変化した場
合であっても、送信データを高速かつ確実に受信するこ
とができる。また、互いに絶縁されたデータ送信装置と
データ受信装置との間でデータ送受信を行う際に、シリ
アルデータで高速に送受信することができるため、パラ
レルデータで送受信する場合と比較して、絶縁手段の数
を低減できる結果、装置の小型化および低価格化を図る
こともできる。

【００４５】また、請求項２記載のデータ受信装置によ
れば、データ読込用クロック決定部は、パターンデータ
読込部によって読み込まれた複数の読込データ相互間の
排他的論理和に基づいてデータ読込用クロックを決定す
ることにより、例えば、データ読込用クロック決定部を
ＣＰＵなどの集積回路で構成する場合には、集積回路に
入力させるべきデータ数を低減できる結果、集積回路の
入力端子を有効に活用することができる。

【００４６】さらに、請求項３記載のデータ受信装置に
よれば、所定パターンのデータが、隣り合うビットのレ
ベルが互いに異なる３ビットのデータを含んで構成され
ていることにより、変化後の遅延時間に最も適切な読込
データを短時間で決定することができる。

【００４７】また、請求項４記載のデータ伝送システム
によれば、高速かつ確実にデータ伝送を行うことが可能
なデータ伝送システムを提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る波形表示装置のブロ
ック図である。

【図２】本発明の実施の形態に係る波形表示装置におけ
るデータ変化情報生成部の回路図である。

【図３】本発明の実施の形態に係る波形表示装置の動作
を説明するためのタイミングチャートであって、（ａ）
はサンプリングクロックの信号波形図、（ｂ）は基準信
号の信号波形図、（ｃ）はシステムクロックの信号波形
図、（ｄ）はデータ送信用クロックの信号波形図、
（ｅ）〜（ｈ）はそれぞれデータ読込用クロックＣＫＡ
〜ＣＫＤの信号波形図、（ｉ）は、シリアルデータの信
号波形図である。

【図４】本発明の実施の形態に係る波形表示装置のテス
トデータ送信時の動作を説明するためのタイミングチャ
ートであって、（ａ）はテストデータ送信信号の信号波
形図、（ｂ）〜（ｅ）はそれぞれデータ読込用クロック
ＣＫＡ〜ＣＫＤの信号波形図、（ｆ）〜（ｍ）は遅延パ
ターン１〜８のときにおけるテストデータの信号波形図
である。

【図５】本発明の実施の形態に係る波形表示装置のＲＯ
Ｍに記憶されているデータ読込用クロック決定用テーブ
ルの内容を示す説明図である。

【図６】本発明の実施の形態に係る波形表示装置のＲＯ
Ｍに記憶されているクロック変更用テーブルの内容を示
す説明図である。

【図７】従来の波形表示装置の動作を説明するためのタ
イミングチャートであって、（ａ）はサンプリングクロ
ックの信号波形図、（ｂ）はシステムクロックの信号波
形図、（ｃ）はデータ送信用クロックの信号波形図、
（ｄ）は、送信データの信号波形図、（ｅ）はデータ読
込用クロックの信号波形図、（ｆ）〜（ｉ）はそれぞれ
遅延時間に応じた送信データの信号波形図である。

【符号の説明】

１ 波形表示装置 ２ アンプユニット ３ 本体部 ３１ Ｓ／Ｐ変換部 ３４ ＣＰＵ ３５ クロック生成部 ３９ データ変化情報生成部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データ送信装置から送信された送信デー
   タを当該送信データにおける単位ビットの送信周期と等
   しい周期のデータ読込用クロックに同期して読み込み可
   能に構成されているデータ受信装置において、 前記送信周期と等しい周期であって位相が互いに異なる
   複数のクロックを生成するクロック生成部と、所定の条
   件に従って予め決定された前記複数のクロックのいずれ
   か１つを前記データ読込用クロックとして前記送信デー
   タを読み込むデータ読込部と、前記送信データ内に所定
   パターンのデータが含まれているときに前記複数のクロ
   ックの各々にそれぞれ同期して当該所定パターンのデー
   タを読み込むパターンデータ読込部と、前記複数のクロ
   ックに同期して前記パターンデータ読込部によって読み
   込まれた複数の読込データに基づき、予め定めた規則に
   従って前記複数のクロックのいずれか１つを新たな前記
   データ読込用クロックとして決定するデータ読込用クロ
   ック決定部とを備えていることを特徴とするデータ受信
   装置。
2. 【請求項２】 前記データ読込用クロック決定部は、前
   記パターンデータ読込部によって読み込まれた複数の読
   込データ相互間の排他的論理和に基づいて前記データ読
   込用クロックを決定することを特徴とする請求項１記載
   のデータ受信装置。
3. 【請求項３】 前記所定パターンのデータは、隣り合う
   ビットのレベルが互いに異なる３ビットのデータを含ん
   で構成されていることを特徴とする請求項１または２記
   載のデータ受信装置。
4. 【請求項４】 請求項１から３のいずれかに記載のデー
   タ受信装置と、前記データ送信装置とを備えて構成され
   ていることを特徴とするデータ伝送システム。