JPH11163366A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH11163366A JPH11163366A JP26288098A JP26288098A JPH11163366A JP H11163366 A JPH11163366 A JP H11163366A JP 26288098 A JP26288098 A JP 26288098A JP 26288098 A JP26288098 A JP 26288098A JP H11163366 A JPH11163366 A JP H11163366A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- mask
- forming
- resist mask
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】半導体層として多結晶シリコンを用いる薄膜ト
ランジスタにおいて、均一な幅のＬＤＤ（Lightly Dope
d Drain ）領域を、低コストで提供可能な薄膜トランジ
スタの製造する。 【解決手段】この発明の薄膜トランジスタの製造方法
は、絶縁基板１上に半導体層を形成する工程と、半導体
層上に絶縁膜５と導電層６を積層する工程と、導電層を
パターニングしてゲート電極を形成する工程と、ゲート
電極を形成した際に用いたマスクの幅を所望の量だけ縮
めてマスク７Ａを形成してオフセット領域９を形成し、
マスクおよび導電層が無い部分の半導体層に高濃度の不
純物イオンを注入することを特徴とする。
ランジスタにおいて、均一な幅のＬＤＤ（Lightly Dope
d Drain ）領域を、低コストで提供可能な薄膜トランジ
スタの製造する。 【解決手段】この発明の薄膜トランジスタの製造方法
は、絶縁基板１上に半導体層を形成する工程と、半導体
層上に絶縁膜５と導電層６を積層する工程と、導電層を
パターニングしてゲート電極を形成する工程と、ゲート
電極を形成した際に用いたマスクの幅を所望の量だけ縮
めてマスク７Ａを形成してオフセット領域９を形成し、
マスクおよび導電層が無い部分の半導体層に高濃度の不
純物イオンを注入することを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タを用いたアクティブマトリックスタイプの液晶表示装
置における薄膜トランジスタの製造方法に関する。
タを用いたアクティブマトリックスタイプの液晶表示装
置における薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、液晶を用いた表示装置が広く普及
している。このため、液晶表示装置のさらなる小型化お
よび低消費電力化が求められている。これに伴い、液晶
パネルのガラス基板上に、駆動素子として利用されるス
イッチング素子である薄膜トランジスタを一体的に形成
する方法が実用化されている。なお、薄膜トランジスタ
の半導体領域を形成する方法として、多結晶シリコンを
ベースとする方法が用いられている。
している。このため、液晶表示装置のさらなる小型化お
よび低消費電力化が求められている。これに伴い、液晶
パネルのガラス基板上に、駆動素子として利用されるス
イッチング素子である薄膜トランジスタを一体的に形成
する方法が実用化されている。なお、薄膜トランジスタ
の半導体領域を形成する方法として、多結晶シリコンを
ベースとする方法が用いられている。
【０００３】薄膜トランジスタを形成する方法として
は、特開平３−１４８８３４号公報に開示されているよ
うに、先ず、Ｐ型のＳｉ基板（１０）上にチャンネル分
離領域（１１）を形成し、このチャンネル分離領域（１
１）に依って区画された領域にゲート酸化膜（１２）を
介してゲート電極（１３）を形成する（第１図ａ）。こ
のゲート電極（１３）の形成は、従来と同様に、Ｓｉ基
板（１０）上にＰｏｌｙ−Ｓｉ膜を形成した後に所定の
パターンのレジスト膜（１４）を形成し、このレジスト
膜（１４）をマスクにしてＰｏｌｙ−Ｓｉ膜をエッチン
グ除去して得られる。このとき、ゲート絶縁膜（１３）
の長さは、最終的な長さより所定の量だけ、即ち第２図
に示すサイドウォール（６）に相当する分だけ長く形成
される。
は、特開平３−１４８８３４号公報に開示されているよ
うに、先ず、Ｐ型のＳｉ基板（１０）上にチャンネル分
離領域（１１）を形成し、このチャンネル分離領域（１
１）に依って区画された領域にゲート酸化膜（１２）を
介してゲート電極（１３）を形成する（第１図ａ）。こ
のゲート電極（１３）の形成は、従来と同様に、Ｓｉ基
板（１０）上にＰｏｌｙ−Ｓｉ膜を形成した後に所定の
パターンのレジスト膜（１４）を形成し、このレジスト
膜（１４）をマスクにしてＰｏｌｙ−Ｓｉ膜をエッチン
グ除去して得られる。このとき、ゲート絶縁膜（１３）
の長さは、最終的な長さより所定の量だけ、即ち第２図
に示すサイドウォール（６）に相当する分だけ長く形成
される。
【０００４】次に、ゲート絶縁膜（１３）上のレジスト
膜（１４）を除去することなく、さらにソース及びドレ
インとなる以外の領域、例えばチャンネル分離領域（１
１）やＰチャンネル型ＭＯＳトランジスタの領域等を覆
うレジスト膜（１５）を形成し、これらレジスト膜（１
４）（１５）をマスクにしてＮ型不純物例えば砒素（Ａ
ｓ+ ）を高濃度に注入してＮ+ 型の拡散領域（１６Ｓ）
（１６Ｄ）を形成する（第１図ｂ）。この拡散領域（１
６Ｓ）（１６Ｄ）が夫々ソース及びドレイン領域とな
る。
膜（１４）を除去することなく、さらにソース及びドレ
インとなる以外の領域、例えばチャンネル分離領域（１
１）やＰチャンネル型ＭＯＳトランジスタの領域等を覆
うレジスト膜（１５）を形成し、これらレジスト膜（１
４）（１５）をマスクにしてＮ型不純物例えば砒素（Ａ
ｓ+ ）を高濃度に注入してＮ+ 型の拡散領域（１６Ｓ）
（１６Ｄ）を形成する（第１図ｂ）。この拡散領域（１
６Ｓ）（１６Ｄ）が夫々ソース及びドレイン領域とな
る。
【０００５】続いて、酸素を含むプラズマ処理に依って
レジスト膜（１４）（１５）を所定量だけ等方的に除去
する（第１図ｃ）。このプラズマ処理に於いては、ゲー
ト電極（１３）が必要以上の大きさに形成されている分
だけレジスト膜（１４）が除去される。即ち、プラズマ
処理の後に残るレジスト膜（１４）の大きさが最終的な
ゲート電極（１３′）の大きさとなるようにレジスト膜
（１４）の一部が除去される。そして、所定の大きさと
なったレジスト膜（１４′）をマスクとしてゲート電極
（１３）をエッチングし、ゲート電極（１３）の両端を
除去した後、レジスト膜（１４′）（１５′）をマスク
としてＮ型不純物、例えばＰ+ を先の拡散領域（１６
Ｓ）（１６Ｄ）の形成の際より低い濃度で注入し、Ｎ-
型の拡散領域（１７Ｓ）（１７Ｄ）を形成する方法があ
る。
レジスト膜（１４）（１５）を所定量だけ等方的に除去
する（第１図ｃ）。このプラズマ処理に於いては、ゲー
ト電極（１３）が必要以上の大きさに形成されている分
だけレジスト膜（１４）が除去される。即ち、プラズマ
処理の後に残るレジスト膜（１４）の大きさが最終的な
ゲート電極（１３′）の大きさとなるようにレジスト膜
（１４）の一部が除去される。そして、所定の大きさと
なったレジスト膜（１４′）をマスクとしてゲート電極
（１３）をエッチングし、ゲート電極（１３）の両端を
除去した後、レジスト膜（１４′）（１５′）をマスク
としてＮ型不純物、例えばＰ+ を先の拡散領域（１６
Ｓ）（１６Ｄ）の形成の際より低い濃度で注入し、Ｎ-
型の拡散領域（１７Ｓ）（１７Ｄ）を形成する方法があ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
３−１４８８３４号公報に記載されている薄膜トランジ
スタの製造方法では、ＬＤＤ（Lightly Doped Drain ）
の幅は、フォトリソグラフィーにより規定されることか
ら、Ｓｉを保持するガラス基板の撓みや、マスクを合わ
せる際のずれにより、ゲートの両側に作製されるＬＤＤ
の幅が左右で異なる幅となったり、基板１枚ごとに異な
る幅となる問題がある。このことは、薄膜トランジスタ
のオン電流の大きさを不均一とすることから、製品の歩
留まりおよび信頼性を向上できない問題がある。従っ
て、液晶表示装置としてのコストが増大される問題があ
る。
３−１４８８３４号公報に記載されている薄膜トランジ
スタの製造方法では、ＬＤＤ（Lightly Doped Drain ）
の幅は、フォトリソグラフィーにより規定されることか
ら、Ｓｉを保持するガラス基板の撓みや、マスクを合わ
せる際のずれにより、ゲートの両側に作製されるＬＤＤ
の幅が左右で異なる幅となったり、基板１枚ごとに異な
る幅となる問題がある。このことは、薄膜トランジスタ
のオン電流の大きさを不均一とすることから、製品の歩
留まりおよび信頼性を向上できない問題がある。従っ
て、液晶表示装置としてのコストが増大される問題があ
る。
【０００７】この発明の目的は、半導体層として多結晶
シリコンを用いる薄膜トランジスタにおいて、均一な幅
のＬＤＤ（Lightly Doped Drain ）領域を、低コストで
提供可能な薄膜トランジスタの製造する方法を提供する
ことにある。
シリコンを用いる薄膜トランジスタにおいて、均一な幅
のＬＤＤ（Lightly Doped Drain ）領域を、低コストで
提供可能な薄膜トランジスタの製造する方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】この発明は、上記問題点
に基づきなされたもので、半導体層上に絶縁膜と導電膜
とを形成する工程と、前記導電膜上の第１のパターンに
レジストマスクを形成する工程と、前記導電膜を第１の
パターンにパターンニングする工程と、前記第１のパタ
ーンのレジストマスクの外周部を除去することで第２の
パターンのレジストマスクを作る工程と、前記第１のパ
ターンの導電膜をマスクとして前記半導体層に不純物を
注入する第１の注入工程と、前記導電膜を前記第２のパ
ターンをマスクとして第２のパターンにパターニングす
る工程と、前記第２のパターンのレジストマスクを除去
する工程と、前記第２のパターンのレジストマスクを除
去したのち、前記第２のパターンの導電膜をマスクとし
て前記半導体層に第２の不純物を注入する第２の注入工
程とからなる薄膜トランジスタの製造方法である。
に基づきなされたもので、半導体層上に絶縁膜と導電膜
とを形成する工程と、前記導電膜上の第１のパターンに
レジストマスクを形成する工程と、前記導電膜を第１の
パターンにパターンニングする工程と、前記第１のパタ
ーンのレジストマスクの外周部を除去することで第２の
パターンのレジストマスクを作る工程と、前記第１のパ
ターンの導電膜をマスクとして前記半導体層に不純物を
注入する第１の注入工程と、前記導電膜を前記第２のパ
ターンをマスクとして第２のパターンにパターニングす
る工程と、前記第２のパターンのレジストマスクを除去
する工程と、前記第２のパターンのレジストマスクを除
去したのち、前記第２のパターンの導電膜をマスクとし
て前記半導体層に第２の不純物を注入する第２の注入工
程とからなる薄膜トランジスタの製造方法である。
【０００９】また、この発明の薄膜トランジスタの製造
方法において、第１のパターンを有するレジストマスク
を除去する工程は、等方性エッチングであることを特徴
とする。
方法において、第１のパターンを有するレジストマスク
を除去する工程は、等方性エッチングであることを特徴
とする。
【００１０】さらに、この発明の薄膜トランジスタの製
造方法において、第１の注入工程で注入される不純物の
濃度は、第２の注入工程で注入される不純物の濃度より
も高いことを特徴とする。
造方法において、第１の注入工程で注入される不純物の
濃度は、第２の注入工程で注入される不純物の濃度より
も高いことを特徴とする。
【００１１】またさらに、この発明の薄膜トランジスタ
において半導体層は、多結晶シリコンを含むことを特徴
とする。さらにまた、この発明は、第１の半導体領域と
第２の半導体領域とを有する半導体層上に絶縁膜と導電
膜とを形成する工程と、前記半導体領域上の第１のパタ
ーンを有する前記第１の半導体領域を覆うようにレジス
トマスクを形成する工程と、前記導体膜を第１のパター
ンにパターンニングする工程と、前記第１のパターンに
パターンニングされた前記導体膜をマスクとしてＰ型の
不純物を前記第２の半導体領域に注入する第１の注入工
程と、前記第１のパターンのレジストマスクを除去する
工程と、前記第１の半導体領域を覆う第２のパターンを
有する第２の半導体領域をマスクするレジストマスクを
形成する工程と、前記導体膜を前記第２のパターンにパ
ターンニングする工程と、前記第２のパターンを有する
レジストマスクの外周部を除去することで第３のパター
ンのレジストマスクを作る工程と、前記第２のパターン
の前記導体膜をマスクとして前記第１の半導体領域にＮ
型の不純物を注入する第２の注入工程と、前記導体膜を
第３のパターンにパターンニングする工程と、前記第１
の半導体領域から前記第３のレジストマスクを除去する
工程と、前記第３のパターンの前記導体膜をマスクとし
て前記第１の半導体領域にＮ型の不純物を注入する第３
の注入工程とからなる薄膜トランジスタの製造方法であ
る。
において半導体層は、多結晶シリコンを含むことを特徴
とする。さらにまた、この発明は、第１の半導体領域と
第２の半導体領域とを有する半導体層上に絶縁膜と導電
膜とを形成する工程と、前記半導体領域上の第１のパタ
ーンを有する前記第１の半導体領域を覆うようにレジス
トマスクを形成する工程と、前記導体膜を第１のパター
ンにパターンニングする工程と、前記第１のパターンに
パターンニングされた前記導体膜をマスクとしてＰ型の
不純物を前記第２の半導体領域に注入する第１の注入工
程と、前記第１のパターンのレジストマスクを除去する
工程と、前記第１の半導体領域を覆う第２のパターンを
有する第２の半導体領域をマスクするレジストマスクを
形成する工程と、前記導体膜を前記第２のパターンにパ
ターンニングする工程と、前記第２のパターンを有する
レジストマスクの外周部を除去することで第３のパター
ンのレジストマスクを作る工程と、前記第２のパターン
の前記導体膜をマスクとして前記第１の半導体領域にＮ
型の不純物を注入する第２の注入工程と、前記導体膜を
第３のパターンにパターンニングする工程と、前記第１
の半導体領域から前記第３のレジストマスクを除去する
工程と、前記第３のパターンの前記導体膜をマスクとし
て前記第１の半導体領域にＮ型の不純物を注入する第３
の注入工程とからなる薄膜トランジスタの製造方法であ
る。
【００１２】
【発明の実施の形態】以下、図１ないし図１０を用い
て、液晶表示装置に用いられる薄膜トランジスタの製造
方法を詳細に説明する。図１に示す工程において、ガラ
ス基板１上に、例えば、ＰＥ（プラズマエンハンスド）
−ＣＶＤ法またはスパッタ法等により、所定の厚さのパ
ッシベーション膜２を形成し、続いて、アモルファスシ
リコン（ａ−Ｓｉ）層３を、所定の厚さに堆積する。な
お、パッシベーション膜２の材質として、Ｎａ等に対す
るイオンブロッキングの観点から、好ましくは、窒化シ
リコン（ＳｉＯx）が選択される。また、アモルファス
シリコン層３の厚さは、５０〜１００ｎｍとする。
て、液晶表示装置に用いられる薄膜トランジスタの製造
方法を詳細に説明する。図１に示す工程において、ガラ
ス基板１上に、例えば、ＰＥ（プラズマエンハンスド）
−ＣＶＤ法またはスパッタ法等により、所定の厚さのパ
ッシベーション膜２を形成し、続いて、アモルファスシ
リコン（ａ−Ｓｉ）層３を、所定の厚さに堆積する。な
お、パッシベーション膜２の材質として、Ｎａ等に対す
るイオンブロッキングの観点から、好ましくは、窒化シ
リコン（ＳｉＯx）が選択される。また、アモルファス
シリコン層３の厚さは、５０〜１００ｎｍとする。
【００１３】次に、アモルファスシリコン層３に含まれ
る水素量を減少させるため、例えばアニール炉を用い、
５００°Ｃ程度で１時間加熱（熱アニール）する。続い
て、例えばＸｅＣｌ等のエキシマーレーザ等に代表され
るエネルギービーム（レーザ光）を照射してアモルファ
スシリコン層３を加熱して一旦溶融させたのち冷却（放
熱）する。これにより、溶融したアモルファスシリコン
層３が結晶化し、多結晶シリコン層（４）となる。
る水素量を減少させるため、例えばアニール炉を用い、
５００°Ｃ程度で１時間加熱（熱アニール）する。続い
て、例えばＸｅＣｌ等のエキシマーレーザ等に代表され
るエネルギービーム（レーザ光）を照射してアモルファ
スシリコン層３を加熱して一旦溶融させたのち冷却（放
熱）する。これにより、溶融したアモルファスシリコン
層３が結晶化し、多結晶シリコン層（４）となる。
【００１４】次に、図２に示すように、ポリシリコン層
４に所定パターンのレジストマスク（図示しない）を形
成し、エッチングにより、ポリシリコン層をパターンニ
ングする。このとき、例えばＣＦ4 等に代表されるフッ
素系ガスを用い、ダウンフローによるドライエッチング
により、加工端が例えばテーパ状となるようにエッチン
グする。次に、エッチングに用いた図示しないレジスト
マスクをＯ2 または有機アルカリ液を用いたプラズマア
ッシングによって取り除く。
４に所定パターンのレジストマスク（図示しない）を形
成し、エッチングにより、ポリシリコン層をパターンニ
ングする。このとき、例えばＣＦ4 等に代表されるフッ
素系ガスを用い、ダウンフローによるドライエッチング
により、加工端が例えばテーパ状となるようにエッチン
グする。次に、エッチングに用いた図示しないレジスト
マスクをＯ2 または有機アルカリ液を用いたプラズマア
ッシングによって取り除く。
【００１５】続いて、図３に示すように、ＰＥ−ＣＶＤ
法あるいはＡＰ−ＣＶＤ法により、原料ガスに、例えば
ＴＥＯＳ（テトラエトキシシラン）を用いて第１の絶縁
膜５を成膜する。なお、膜厚は、５０〜１５０ｎｍとす
る。次に、第１の絶縁膜５の上に、第１の導電層とし
て、モリブデンとタングステンの合金（以下、ＭｏＷと
略す）層６を、膜厚２５０ｎｍ程度をスパッタ等によっ
て成膜する。なお、ＭｏＷは、結晶構造が柱状で垂直方
向の加工が容易であり、パターン精度が要求される製品
への適用に有益である。また、高融点金属であるため、
後段の熱工程による影響を受けにくい。
法あるいはＡＰ−ＣＶＤ法により、原料ガスに、例えば
ＴＥＯＳ（テトラエトキシシラン）を用いて第１の絶縁
膜５を成膜する。なお、膜厚は、５０〜１５０ｎｍとす
る。次に、第１の絶縁膜５の上に、第１の導電層とし
て、モリブデンとタングステンの合金（以下、ＭｏＷと
略す）層６を、膜厚２５０ｎｍ程度をスパッタ等によっ
て成膜する。なお、ＭｏＷは、結晶構造が柱状で垂直方
向の加工が容易であり、パターン精度が要求される製品
への適用に有益である。また、高融点金属であるため、
後段の熱工程による影響を受けにくい。
【００１６】次に、図４に示すように、第１の導電層６
上にレジストマスク（フォトマスク）７を形成して所定
形状にパターニングし、フォトリソグラフィーにより、
ポリシリコン層４のｐ型トランジスタを形成する部分に
対応する領域のＭｏＷ層６をエッチングする。
上にレジストマスク（フォトマスク）７を形成して所定
形状にパターニングし、フォトリソグラフィーにより、
ポリシリコン層４のｐ型トランジスタを形成する部分に
対応する領域のＭｏＷ層６をエッチングする。
【００１７】続いて、Ｂ2 Ｈ6 等のIII 族の化合物を、
非質量分離型のイオン注入装置を用いて、ＭｏＷ層６を
エッチングして取り除いた部分の下に対応する領域のポ
リシリコン層４中に、例えば加速電圧５０ｋｅＶで４×
１０15ａｔｏｍ／ｃｍ2 のドーズ量注入し、ｐ+ ポリシ
リコン領域８を形成する。なお、Ｂ2 Ｈ6 等のIII 族の
化合物を注入した後、マスク７を除去する。
非質量分離型のイオン注入装置を用いて、ＭｏＷ層６を
エッチングして取り除いた部分の下に対応する領域のポ
リシリコン層４中に、例えば加速電圧５０ｋｅＶで４×
１０15ａｔｏｍ／ｃｍ2 のドーズ量注入し、ｐ+ ポリシ
リコン領域８を形成する。なお、Ｂ2 Ｈ6 等のIII 族の
化合物を注入した後、マスク７を除去する。
【００１８】次に、図５に示すように、フォトリソグラ
フィーにより、ポリシリコン層４のＮ型トランジスタを
作成する部分のＭｏＷ（第１の導電層）６上に、有機マ
スク７Ａを形成し、エッチングする。なお、マスク７Ａ
は、図４の工程で形成されたｐ型トランジスタ向けのＭ
ｏＷ６とｐ+ ポリシリコン領域８とを、以下に引き続く
エッチング工程から保護するためにも利用される。
フィーにより、ポリシリコン層４のＮ型トランジスタを
作成する部分のＭｏＷ（第１の導電層）６上に、有機マ
スク７Ａを形成し、エッチングする。なお、マスク７Ａ
は、図４の工程で形成されたｐ型トランジスタ向けのＭ
ｏＷ６とｐ+ ポリシリコン領域８とを、以下に引き続く
エッチング工程から保護するためにも利用される。
【００１９】ところで、Ｎ型トランジスタを作成する部
分のＭｏＷ（第１の導電層）６をエッチングする場合、
ＭｏＷ６は、ゲート線として利用されるため、ＭｏＷの
形状には高い加工精度が要求される。このため、例えば
フッ素、塩素および酸素ガスを含むプラズマを用いるド
ライエッチングによりエッチングされる。なお、ガス材
としてフッ素系または塩素系ガスを用いることにより、
下地となるＴＥＯＳ膜（第１の絶縁膜）５に対して高い
エッチング選択比が得られる。これは、ガス中に含まれ
る塩素ガスとＴＥＯＳ膜の主成分であるシリコン酸化膜
との反応生成物であるＳｉＣｌ4 の揮発性が低いためで
ある。また、ガス中に含まれる酸素量の適正化を行うこ
とにより、ＭｏＷ層６のエッチング速度をＴＥＯＳ層５
のエッチング速度に対して高めることを可能としてい
る。なお、実験ではＯ2 量がフッ素および塩素量に対し
て３０％になるように加えると最も効果的であることが
確認されている。
分のＭｏＷ（第１の導電層）６をエッチングする場合、
ＭｏＷ６は、ゲート線として利用されるため、ＭｏＷの
形状には高い加工精度が要求される。このため、例えば
フッ素、塩素および酸素ガスを含むプラズマを用いるド
ライエッチングによりエッチングされる。なお、ガス材
としてフッ素系または塩素系ガスを用いることにより、
下地となるＴＥＯＳ膜（第１の絶縁膜）５に対して高い
エッチング選択比が得られる。これは、ガス中に含まれ
る塩素ガスとＴＥＯＳ膜の主成分であるシリコン酸化膜
との反応生成物であるＳｉＣｌ4 の揮発性が低いためで
ある。また、ガス中に含まれる酸素量の適正化を行うこ
とにより、ＭｏＷ層６のエッチング速度をＴＥＯＳ層５
のエッチング速度に対して高めることを可能としてい
る。なお、実験ではＯ2 量がフッ素および塩素量に対し
て３０％になるように加えると最も効果的であることが
確認されている。
【００２０】ところで、ＭｏＷ層６を加工する場合、Ｔ
ＥＯＳ膜５もエッチングされる場合があることから、フ
ッ素イオンや塩素イオン量を制御できるエッチング装置
を用いて、ＴＥＯＳ膜５が（エッチングにより）削られ
ることがないように、ガスを制御することが望ましい。
なお、ＴＥＯＳ膜５がエッチングにより消失すると、下
地であるポリシリコン層４もエッチングされてしまうた
め、特に注意が必要である。また、エッチング装置とし
ては、プラズマを生成する電源とプラズマ中のフッ素イ
オンや塩素イオンの被エッチング材への照射に利用され
る電源とが独立した装置を用いることで、高いエッチン
グ速度を確保しながら、下地のＴＥＯＳ膜５への高い選
択性を確保することが可能となる。
ＥＯＳ膜５もエッチングされる場合があることから、フ
ッ素イオンや塩素イオン量を制御できるエッチング装置
を用いて、ＴＥＯＳ膜５が（エッチングにより）削られ
ることがないように、ガスを制御することが望ましい。
なお、ＴＥＯＳ膜５がエッチングにより消失すると、下
地であるポリシリコン層４もエッチングされてしまうた
め、特に注意が必要である。また、エッチング装置とし
ては、プラズマを生成する電源とプラズマ中のフッ素イ
オンや塩素イオンの被エッチング材への照射に利用され
る電源とが独立した装置を用いることで、高いエッチン
グ速度を確保しながら、下地のＴＥＯＳ膜５への高い選
択性を確保することが可能となる。
【００２１】ＭｏＷ層６をエッチングした後、エッチン
グに用いた有機マスク（レジスト）を、Ｏ2 ガスを主体
としたプラズマエッチングに用いたプラズマエッチング
によって、等方向にエッチングする。この場合、Ｏ2 ガ
スに微量のフッ素や塩素を入れても構わないが、ＭｏＷ
層６やＴＥＯＳ層５も削ることになるので、必要以上に
添加しない方が望ましい。
グに用いた有機マスク（レジスト）を、Ｏ2 ガスを主体
としたプラズマエッチングに用いたプラズマエッチング
によって、等方向にエッチングする。この場合、Ｏ2 ガ
スに微量のフッ素や塩素を入れても構わないが、ＭｏＷ
層６やＴＥＯＳ層５も削ることになるので、必要以上に
添加しない方が望ましい。
【００２２】このようにして、マスク７Ａを等方的にエ
ッチングすることにより、加工したＭｏＷ層６の端部と
マスク７Ａの端部とに、オフセット領域９が形成され
る。このオフセット領域９の幅は、最終的にＬＤＤ（Li
ghtly Doped Drain ）領域の幅となる。
ッチングすることにより、加工したＭｏＷ層６の端部と
マスク７Ａの端部とに、オフセット領域９が形成され
る。このオフセット領域９の幅は、最終的にＬＤＤ（Li
ghtly Doped Drain ）領域の幅となる。
【００２３】ＬＤＤ幅は、例えば０．２ないし１．０μ
ｍが望ましく、オフセット領域９は、マスク７Ａの膜厚
やマスク７Ａの端部の傾斜角を最適化することにより、
適切なＬＤＤ幅を提供可能に設定される。なお、マスク
７Ａは、等方エッチングにより第１の導電層６上におい
て、ガラス基板１の面方向と直交する方向の２方向か
ら、概ね等しい距離だけエッチング（アッシング）され
る。
ｍが望ましく、オフセット領域９は、マスク７Ａの膜厚
やマスク７Ａの端部の傾斜角を最適化することにより、
適切なＬＤＤ幅を提供可能に設定される。なお、マスク
７Ａは、等方エッチングにより第１の導電層６上におい
て、ガラス基板１の面方向と直交する方向の２方向か
ら、概ね等しい距離だけエッチング（アッシング）され
る。
【００２４】次に、図６に示す工程において、オフセッ
ト９が設けられた第１の導電膜６をマスクとして、例え
ばＰＨ3 等のＶ族の化合物を、非質量分離型のイオン注
入装置を用いて、ポリシリコン層４のＭｏＷ層６が存在
しない部分に、例えば加速電圧６５ｋｅＶで１×１０15
ａｔｏｍ／ｃｍ2 のドーズ量を注入しｎ+ ポリシリコン
領域１０を形成する。
ト９が設けられた第１の導電膜６をマスクとして、例え
ばＰＨ3 等のＶ族の化合物を、非質量分離型のイオン注
入装置を用いて、ポリシリコン層４のＭｏＷ層６が存在
しない部分に、例えば加速電圧６５ｋｅＶで１×１０15
ａｔｏｍ／ｃｍ2 のドーズ量を注入しｎ+ ポリシリコン
領域１０を形成する。
【００２５】続いて、図７に示すように、図５に示した
工程において等方的にエッチングされたマスク形状すな
わちオフセット９が与えられたマスク７Ａを利用してＭ
ｏＷ層６を、再度エッチングする。このときのエッチン
グ条件は、上述のフッ素、酸素、塩素ガスを用いたドラ
イエッチングである。以下、エッチング終了後、マスク
７Ａを取り除く。なお、マスク７Ａには燐が含まれてい
るので、マスク７Ａを取り除く工程としては、水素系の
ガスを用いて還元した後、Ｏ2 ガス等でアッシングする
ことが望ましい。
工程において等方的にエッチングされたマスク形状すな
わちオフセット９が与えられたマスク７Ａを利用してＭ
ｏＷ層６を、再度エッチングする。このときのエッチン
グ条件は、上述のフッ素、酸素、塩素ガスを用いたドラ
イエッチングである。以下、エッチング終了後、マスク
７Ａを取り除く。なお、マスク７Ａには燐が含まれてい
るので、マスク７Ａを取り除く工程としては、水素系の
ガスを用いて還元した後、Ｏ2 ガス等でアッシングする
ことが望ましい。
【００２６】次に、例えばＰＨ3 等のＶ族の化合物を、
非質量分離型のイオン注入装置を用い、前工程でＭｏＷ
層６をエッチングした部分の下に当たるポリシリコン層
４中に、加速電圧８０ｋｅＶで１×１０13ａｔｏｍ／ｃ
ｍ2 のドーズ量で注入し、ｎ- ポリシリコン領域１１を
形成する。すなわち、このｎ- ポリシリコン（ＬＤＤ）
１１の幅は、オフセット領域９の幅により制限される。
なお、オフセット領域９の幅は、マスク７Ａの膜厚やマ
スク７Ａの端部の傾斜角を最適化することにより、別の
（新たな）マスクを用いる方法に比較して位置ずれが生
じる虞れがなく、しかも等方エッチングにより概ね等し
い幅が与えられているので、基板ごとにＬＤＤ幅が変化
する要素が極めて低く、均一な幅のＬＤＤを提供でき
る。
非質量分離型のイオン注入装置を用い、前工程でＭｏＷ
層６をエッチングした部分の下に当たるポリシリコン層
４中に、加速電圧８０ｋｅＶで１×１０13ａｔｏｍ／ｃ
ｍ2 のドーズ量で注入し、ｎ- ポリシリコン領域１１を
形成する。すなわち、このｎ- ポリシリコン（ＬＤＤ）
１１の幅は、オフセット領域９の幅により制限される。
なお、オフセット領域９の幅は、マスク７Ａの膜厚やマ
スク７Ａの端部の傾斜角を最適化することにより、別の
（新たな）マスクを用いる方法に比較して位置ずれが生
じる虞れがなく、しかも等方エッチングにより概ね等し
い幅が与えられているので、基板ごとにＬＤＤ幅が変化
する要素が極めて低く、均一な幅のＬＤＤを提供でき
る。
【００２７】次に、図８に示す工程において、ＰＥ−Ｃ
ＶＤ法、ＡＰ−ＣＶＤ法、スパッタ法等により、第２の
絶縁膜として、例えばシリコン酸化物１２を、膜厚５０
０ｎｍに成膜する。続いて、フォトリソグラフィーによ
り、ｎ+ ポリシリコン層１０上の第１の絶縁膜５および
第２の絶縁膜１２に、ＣＨＦ3 ガスやＣＦ4 ＋Ｈ2 混合
ガスあるいはＣＦ4 ＋ＣＯ混合ガスを用いたドライエッ
チングにより、コンタクトホール１２ａを開ける。な
お、このコンタクトホールの加工においては、酸耐性に
優れた導電材料が用いられ、しかもパターン精度が比較
的緩い場合に、希ＨＦによるウェットエッチングでもよ
い。
ＶＤ法、ＡＰ−ＣＶＤ法、スパッタ法等により、第２の
絶縁膜として、例えばシリコン酸化物１２を、膜厚５０
０ｎｍに成膜する。続いて、フォトリソグラフィーによ
り、ｎ+ ポリシリコン層１０上の第１の絶縁膜５および
第２の絶縁膜１２に、ＣＨＦ3 ガスやＣＦ4 ＋Ｈ2 混合
ガスあるいはＣＦ4 ＋ＣＯ混合ガスを用いたドライエッ
チングにより、コンタクトホール１２ａを開ける。な
お、このコンタクトホールの加工においては、酸耐性に
優れた導電材料が用いられ、しかもパターン精度が比較
的緩い場合に、希ＨＦによるウェットエッチングでもよ
い。
【００２８】以下、図９に示すように、コンタクトホー
ル１２ａの形成に用いたマスクを除去したのち、信号線
１３となる第２の導電層として、例えばＡｌ、Ａｌ−Ｎ
ｄ、Ａｌ−Ｓｉ−Ｃｕ等の金属およびＭｏ＋Ａｌ＋Ｍｏ
の積層構造をスパッタ法等により堆積し、続いて、フォ
トリソグラフィーにより、所定の形状にパターニングす
る。
ル１２ａの形成に用いたマスクを除去したのち、信号線
１３となる第２の導電層として、例えばＡｌ、Ａｌ−Ｎ
ｄ、Ａｌ−Ｓｉ−Ｃｕ等の金属およびＭｏ＋Ａｌ＋Ｍｏ
の積層構造をスパッタ法等により堆積し、続いて、フォ
トリソグラフィーにより、所定の形状にパターニングす
る。
【００２９】続いて、図１０に示す工程において、全面
に保護膜として、シリコン窒化膜１４を成膜し、Ｎ型薄
膜トランジスタの信号線の上部に位置する領域に、コン
タクトホール１５ａを形成し、最後に、コンタクトホー
ル１５ａと画素電極１５となる透明導電膜を成膜し、パ
ターニングして、アクティブマトリックス型液晶表示装
置用の薄膜トランジスタが提供される。
に保護膜として、シリコン窒化膜１４を成膜し、Ｎ型薄
膜トランジスタの信号線の上部に位置する領域に、コン
タクトホール１５ａを形成し、最後に、コンタクトホー
ル１５ａと画素電極１５となる透明導電膜を成膜し、パ
ターニングして、アクティブマトリックス型液晶表示装
置用の薄膜トランジスタが提供される。
【００３０】
【発明の効果】このようにして形成した薄膜トランジス
タは、ゲート電圧が０Ｖのときのリーク電流を、従来の
薄膜トランジスタに比較して２〜３桁程度低減できる。
これにより、ドレイン端における電界の集中が緩和さ
れ、ゲート酸化膜中への電荷注入が減少され、薄膜トラ
ンジスタの信頼性が向上される。
タは、ゲート電圧が０Ｖのときのリーク電流を、従来の
薄膜トランジスタに比較して２〜３桁程度低減できる。
これにより、ドレイン端における電界の集中が緩和さ
れ、ゲート酸化膜中への電荷注入が減少され、薄膜トラ
ンジスタの信頼性が向上される。
【００３１】また、一つのマスクを２工程に用いること
でマスク数を削減できスループットが向上される。さら
に、ＬＤＤを形成するために利用するマスクは、位置合
わせを必要とせず、しかも、等方性エッチングにより、
幅が制御されることから、基板毎にＬＤＤの幅が変動す
ることが防止できる。
でマスク数を削減できスループットが向上される。さら
に、ＬＤＤを形成するために利用するマスクは、位置合
わせを必要とせず、しかも、等方性エッチングにより、
幅が制御されることから、基板毎にＬＤＤの幅が変動す
ることが防止できる。
【図１】この発明の薄膜トランジスタの製造工程を、工
程の順を追って説明するための第１の工程を示す概略
図。
程の順を追って説明するための第１の工程を示す概略
図。
【図２】図１に示した薄膜トランジスタの製造工程に引
き続く工程を説明するための概略図。
き続く工程を説明するための概略図。
【図３】図２に示した薄膜トランジスタの製造工程にさ
らに引き続く工程を説明するための概略図。
らに引き続く工程を説明するための概略図。
【図４】図３に示した薄膜トランジスタの製造工程にさ
らに引き続く工程を説明するための概略図。
らに引き続く工程を説明するための概略図。
【図５】図４に示した薄膜トランジスタの製造工程にさ
らに引き続く工程を説明するための概略図。
らに引き続く工程を説明するための概略図。
【図６】図５に示した薄膜トランジスタの製造工程にさ
らに引き続く工程を説明するための概略図。
らに引き続く工程を説明するための概略図。
【図７】図６に示した薄膜トランジスタの製造工程にさ
らに引き続く工程を説明するための概略図。
らに引き続く工程を説明するための概略図。
【図８】図７に示した薄膜トランジスタの製造工程にさ
らに引き続く工程を説明するための概略図。
らに引き続く工程を説明するための概略図。
【図９】図８に示した薄膜トランジスタの製造工程にさ
らに引き続く工程を説明するための概略図。
らに引き続く工程を説明するための概略図。
【図１０】図９に示した薄膜トランジスタの製造工程に
さらに引き続く工程を説明するための概略図。
さらに引き続く工程を説明するための概略図。
１ ・・・ガラス基板（絶縁基板）、 ３ ・・・アモルファスシリコン層、 ４ ・・・多結晶（ポリ）シリコン層、 ５ ・・・第１の絶縁膜、 ６ ・・・第１の導電層、 ７ ・・・レジストマスク、 ７Ａ・・・レジストマスク、 ８ ・・・ｐ+ ポリシリコン領域、 ９ ・・・オフセット領域、 １０ ・・・ｎ+ ポリシリコン領域、 １１ ・・・ｎ- ポリシリコン領域 １２ ・・・第２の絶縁膜、 １３ ・・・第２の導電層。
Claims (13)
- 【請求項１】半導体層上に絶縁膜と導電膜とを形成する
工程と、 前記導電膜上の第１のパターンにレジストマスクを形成
する工程と、 前記導電膜を第１のパターンにパターンニングする工程
と、 前記第１のパターンのレジストマスクの外周部を除去す
ることで第２のパターンのレジストマスクを作る工程
と、 前記第１のパターンの導電膜をマスクとして前記半導体
層に不純物を注入する第１の注入工程と、 前記導電膜を前記第２のパターンをマスクとして第２の
パターンにパターニングする工程と、 前記第２のパターンのレジストマスクを除去する工程
と、 前記第２のパターンのレジストマスクを除去したのち、
前記第２のパターンの導電膜をマスクとして前記半導体
層に第２の不純物を注入する第２の注入工程とからなる
薄膜トランジスタの製造方法。 - 【請求項２】前記第２のパターンのレジストマスクを作
る工程は、等方性エッチング工程を含むことを特徴とす
る請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】前記等方性エッチングは、プラズマ雰囲気
中において酸素ガスを主成分とするエッチングガスを用
いることを特徴とする請求項２記載の薄膜トランジスタ
の製造方法。 - 【請求項４】前記エッチングガスは、フッ素ガスまたは
塩素ガスの少なくとも１つを含むことを特徴とする請求
項３記載の薄膜トランジスタの製造方法。 - 【請求項５】前記第１の不純物と第２の不純物は、実質
的に同一の導電型を有し、前記第１の不純物の濃度は、
前記第２の不純物の濃度よりも高いことを特徴とする請
求項１記載の薄膜トランジスタの製造方法。 - 【請求項６】前記第１の注入工程は、前記第１のパター
ンのレジストマスクの外周部分を除去した後に、実行さ
れることを特徴とする請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項７】前記導電膜は、柱状の結晶構造を有する高
融点金属であることを特徴とする請求項１記載の薄膜ト
ランジスタの製造方法。 - 【請求項８】前記半導体層は、絶縁基板上に形成されて
いることを特徴とする請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項９】前記半導体層は、多結晶シリコンであるこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。 - 【請求項１０】第１の半導体領域と第２の半導体領域と
を有する半導体層上に絶縁膜と導電膜とを形成する工程
と、 前記半導体領域上の第１のパターンを有する前記第１の
半導体領域を覆うようにレジストマスクを形成する工程
と、 前記導体膜を第１のパターンにパターンニングする工程
と、 前記第１のパターンにパターンニングされた前記導体膜
をマスクとしてＰ型の不純物を前記第２の半導体領域に
注入する第１の注入工程と、 前記第１のパターンのレジストマスクを除去する工程
と、 前記第１の半導体領域を覆う第２のパターンを有する第
２の半導体領域をマスクするレジストマスクを形成する
工程と、 前記導体膜を前記第２のパターンにパターンニングする
工程と、 前記第２のパターンを有するレジストマスクの外周部を
除去することで第３のパターンのレジストマスクを作る
工程と、 前記第２のパターンの前記導体膜をマスクとして前記第
１の半導体領域にＮ型の不純物を注入する第２の注入工
程と、 前記導体膜を第３のパターンにパターンニングする工程
と、 前記第１の半導体領域から前記第３のレジストマスクを
除去する工程と、 前記第３のパターンの前記導体膜をマスクとして前記第
１の半導体領域にＮ型の不純物を注入する第３の注入工
程とからなる薄膜トランジスタの製造方法。 - 【請求項１１】前記第３の注入工程で注入される不純物
の濃度は、前記第２の注入工程で注入される不純物の濃
度よりも高いことを特徴とする請求項１０記載の薄膜ト
ランジスタの製造方法。 - 【請求項１２】前記半導体層は、絶縁基板上に形成され
ていることを特徴とする請求項１１記載の薄膜トランジ
スタの製造方法。 - 【請求項１３】前記半導体層は、多結晶シリコンである
ことを特徴とする請求項１０記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26288098A JPH11163366A (ja) | 1997-09-25 | 1998-09-17 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26031597 | 1997-09-25 | ||
| JP9-260315 | 1997-09-25 | ||
| JP26288098A JPH11163366A (ja) | 1997-09-25 | 1998-09-17 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163366A true JPH11163366A (ja) | 1999-06-18 |
Family
ID=26544554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26288098A Abandoned JPH11163366A (ja) | 1997-09-25 | 1998-09-17 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163366A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020685A1 (en) * | 1999-09-16 | 2001-03-22 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor and method for producing the same |
| US6512270B2 (en) | 2001-03-09 | 2003-01-28 | Hitachi, Ltd. | Thin film transistor substrate and process for producing the same |
| JP2004039996A (ja) * | 2002-07-05 | 2004-02-05 | Fujitsu Display Technologies Corp | 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 |
| US6864134B1 (en) | 2002-05-10 | 2005-03-08 | Hitachi, Ltd. | Manufacturing method of thin film transistor substrate |
| JP2006092817A (ja) * | 2004-09-22 | 2006-04-06 | Ind Technol Res Inst | 上方向発光型の有機発光ダイオード画素製造方法及び構造 |
| JP2007258453A (ja) * | 2006-03-23 | 2007-10-04 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタ、及びその製造方法 |
| JP2008098661A (ja) * | 2007-12-04 | 2008-04-24 | Sharp Corp | 薄膜トランジスタ装置の製造方法 |
-
1998
- 1998-09-17 JP JP26288098A patent/JPH11163366A/ja not_active Abandoned
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020685A1 (en) * | 1999-09-16 | 2001-03-22 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor and method for producing the same |
| US6512270B2 (en) | 2001-03-09 | 2003-01-28 | Hitachi, Ltd. | Thin film transistor substrate and process for producing the same |
| US6864134B1 (en) | 2002-05-10 | 2005-03-08 | Hitachi, Ltd. | Manufacturing method of thin film transistor substrate |
| US7323716B2 (en) | 2002-05-10 | 2008-01-29 | Hitachi, Ltd. | Manufacturing method of thin film transistor substrate |
| JP2004039996A (ja) * | 2002-07-05 | 2004-02-05 | Fujitsu Display Technologies Corp | 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 |
| US7317209B2 (en) | 2002-07-05 | 2008-01-08 | Sharp Kabushiki Kaisha | Thin film transistor device and method of manufacturing the same, thin film transistor substrate and display having the same |
| JP2006092817A (ja) * | 2004-09-22 | 2006-04-06 | Ind Technol Res Inst | 上方向発光型の有機発光ダイオード画素製造方法及び構造 |
| JP2007258453A (ja) * | 2006-03-23 | 2007-10-04 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタ、及びその製造方法 |
| JP2008098661A (ja) * | 2007-12-04 | 2008-04-24 | Sharp Corp | 薄膜トランジスタ装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100402845B1 (ko) | 액정표시장치의제조방법 | |
| JP3398453B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2564725B2 (ja) | Ｍｏｓ型トランジスタの作製方法 | |
| JP2873660B2 (ja) | 半導体集積回路の作製方法 | |
| US20020066902A1 (en) | Method of fabricating thin film transistor | |
| US20070224740A1 (en) | Thin-film transistor and method of fabricating the same | |
| JPH07176750A (ja) | 薄膜トランジスターの製造方法 | |
| JP2000299465A (ja) | 薄膜トランジスタ及びその製造方法と表示装置 | |
| US5604139A (en) | Method for manufacturing a semiconductor device | |
| JP2004040108A (ja) | Ｌｄｄ構造を有する薄膜トランジスタとその製造方法 | |
| JPH11163366A (ja) | 薄膜トランジスタの製造方法 | |
| JP3266861B2 (ja) | アクティブマトリクス装置 | |
| KR100482462B1 (ko) | 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법 | |
| JP3398665B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH08139335A (ja) | 薄膜トランジスタの製造方法 | |
| JP3140304B2 (ja) | 半導体装置およびその作製方法 | |
| KR100498629B1 (ko) | 액정표시장치의제조방법 | |
| KR100552936B1 (ko) | 금속 오프셋 영역을 포함하는 결정질 박막트랜지스터의제조 방법 | |
| JP2001036097A (ja) | 半導体装置 | |
| JP2001094108A (ja) | 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 | |
| KR20040058699A (ko) | 박막 트랜지스터 어레이 기판의 제조 방법 | |
| JPH09237898A (ja) | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 | |
| JP2002353239A (ja) | 薄膜トランジスタの製造方法 | |
| JP2716035B2 (ja) | 薄膜電界効果トランジスタ | |
| JPH11340469A (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050901 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070514 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071227 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20081227 |