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JP2564725B2 - Ｍｏｓ型トランジスタの作製方法 - Google Patents

Ｍｏｓ型トランジスタの作製方法

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JP2564725B2
JP2564725B2 JP3356299A JP35629991A JP2564725B2 JP 2564725 B2 JP2564725 B2 JP 2564725B2 JP 3356299 A JP3356299 A JP 3356299A JP 35629991 A JP35629991 A JP 35629991A JP 2564725 B2 JP2564725 B2 JP 2564725B2
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insulating film
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semiconductor film
manufacturing
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    • Y10S438/907—Continuous processing

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本明細書で開示する発明は、主に
アクティヴマトリクス駆動方式液晶ディスプレイ、イメ
ージセンサー、サーマルヘッドなどに使用される薄膜ト
ランジスタの製造方法に関する。また、本明細書で開示
する発明はＬＳＩにおけるＭＯＳトランジスタにも適用
可能である。
【０００２】
【従来の技術】従来より、薄膜トランジスタ（以下ＴＦ
Ｔと略す）は小型テレビやコンピューターに用いられる
液晶ディスプレイ、ファクシミリ等に用いられるイメー
ジセンサー、サーマルヘッドに用いられてきた。アモル
ファスシリコン薄膜トランジスタはその製造方法が比較
的容易で、大面積化しやすいという特徴があるため、現
在最も開発が盛んである。
【０００３】しかしながら、アモルファスシリコンＴＦ
Ｔは電子、正孔の移動度がそれぞれ１ｃｍ２／ＶＳ、
０．１ｃｍ２／ＶＳ程度と非常に小さいという欠点を持
っている。よって、例えば液晶ディスプレイの一つ一つ
の画素やイメージセンサーの各ビットをスイッチングす
る分には大きな問題にはならないが、同じ基板上に駆動
回路を構築するためには特にスイッチング速度の面で特
性不足となる。
【０００４】一方で、小型液晶テレビやイメージセンサ
ーに用いられている多結晶シリコンＴＦＴは電子、正孔
移動度ともおよそ１０ｃｍ２／ＶＳ以上ある。そして実
際に駆動回路を構築し、製品化されて市場に出回ってい
るものもある。
【０００５】この多結晶シリコンＴＦＴは通常コプラナ
型構造、すなわちゲイト、ソース、ドレイン各電極がす
べてシリコンチャネル部に対して基板と反対側にある構
造を有している。
【０００６】このような構造のＴＦＴの場合、ソース、
ドレイン部分の半導体膜への不純物の導入は、通常はゲ
イト電極をマスクとしたセルフアラインでイオン注入法
やイオンドープ、あるいはプラズマドープと呼ばれる方
法により行われる。さらに不純物の活性化を６００℃程
度以上の熱アニール、あるいはレーザーアニールにより
行なった後、層間絶縁膜や金属配線等を形成してＴＦＴ
が完成させる。
【０００７】
【発明が解決しようとする課題】このようにして作製さ
れるコプラナ型のＴＦＴは図３（ａ）に示す様な位置関
係で不純物領域が設けられた構造をしている。この構造
の場合、高濃度のドーピング層２０、２１がゲイト電極
２２／ゲイト絶縁膜層２３の真横ないし、一部分がゲイ
ト電極に重なって設けられている。
【０００８】このためＴＦＴを動作させる際にドレイン
２０近傍に電界が集中して、いわゆるホットキャリアが
発生することによりＧｍの直線性が悪くなったりする。
また長期的にはＧｍ劣化等のデバイス特性劣化を起こし
信頼性が低くなる等の不具合が起こってしまう。さらに
ドレイン２０近傍に存在するバンドギャップの中央付近
の準位を介したリーク電流が流れ易いなどの不良が生じ
てしまう。
【０００９】こうした不具合を解決する手段としてＬＤ
Ｄ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄｄｒａｉｎ）構造がＬ
ＳＩでは採用されている。この構造は、近年ＴＦＴにお
いても検討され、一部で採用されてもいる。
【００１０】このような構造のＴＦＴの作製方法は一般
的には次のような方法を取る。 まず、島状にパターニングされたシリコン上にゲイト
酸化シリコン膜２３、高濃度に不純物をドーピングした
シリコン膜２２を成膜する。次にこれら被膜をパターニ
ングしてゲイト電極２２、ゲイト酸化シリコン膜２３を
形成する。そして不純物をゲイト電極２２に覆われてい
ない島状シリコン部分（ソース２１、ドレイン２０部）
に１０１７〜１０１９ａｔｏｍｓ／ｃｍ３程度の低濃度
で導入する。その後にステップカバレッジの良い成膜方
法で酸化シリコン膜２４を成膜して図３（ｂ）の状態を
得る。このときゲイト部分の側壁には酸化シリコン膜が
厚く堆積する。
【００１１】次にこの酸化シリコン膜をＲＩＥ（リア
クティヴ・イオン・エッチング）法などの異方性の高い
エッチング法でエッチングする。この結果、ゲイト電極
２２の側面近傍にこの酸化シリコン膜２５が残存する。
こうして図３（Ｃ）の状態を得る。このゲイト電極側面
の膜厚が厚かった部分は後のドーピング用のスペーサと
なる。
【００１２】次に前に作製したゲイト電極２２近傍の
酸化シリコン膜２５（ドーピング用スペーサ）をマスク
として利用し、不純物を高濃度（１０２０〜１０２１ａ
ｔｏｍｓ／ｃｍ３程度）にイオン注入しする。そして、
不純物を活性化させてソース２８およびドレイン２７を
形成させる。同時にゲイト電極２２近傍の酸化シリコン
膜２５の下に、不純物が低濃度で導入されたＬＤＤ部２
６を形成させる。そして、図３（ｄ）の状態を得る。以
上のようにしてＬＤＤ構造を形成することができる。
【００１３】しかし、以上のような作製行程は、従来の
図３（ａ）の構造のトランジスタを作製する場合と比較
して、〜の工程が増加してしまう。このため歩留の
面でもコストの面でも不利になってしまう。
【００１４】
【課題を解決するための手段】本明細書で開示する発明
は前記の問題点を解決し、フォトマスクの増加や成膜工
程の大きな追加なしにオフセット構造あるいはＬＤＤ
（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形
成する。そして、高信頼性、高オフ抵抗の特性を安定し
て得られる結晶性を有するシリコン薄膜トランジスタを
絶縁基板上に製造することを目的としている。
【００１５】すなわち、従来のＬＤＤ構造を有するＴＦ
Ｔの作製方法で必要であったゲイト電極側面のスペーサ
の代わりに通常のゲイト絶縁膜をゲイト電極よりチャネ
ル幅方向に幅広く形成し、さらにこのゲイト絶縁膜より
薄い絶縁膜をその横に形成して、ゲイト絶縁膜のゲイト
電極以外の部分の厚みとその横の薄い絶縁膜との厚みの
差を利用して、ゲイト電極の端部とソースまたはドレイ
ンとの間の半導体膜部分に低濃度の不純物領域を形成す
るものである。
【００１６】本明細書で開示する第１の発明は、ＭＯＳ
型のトランジスタを作製する方法であって、 （ａ）絶縁基板上に島状の半導体膜を形成する工程と、 （ｂ）前記半導体膜上にゲイト絶縁膜とゲイト電極材料
とを積層して形成する工程と、 （ｃ）前記ゲイト電極材料をパターニングしてゲイト電
極を形成する工程と、 （ｄ）前記パターニングされたゲイト電極をマスクとし
て前記ゲイト絶縁膜を所望の厚さだけエッチングして前
記ゲイト電極下にある前記ゲイト絶縁膜の厚さよりも薄
いゲイト絶縁膜を形成する工程と、 （ｅ）前記パターニングされたゲイト電極の側壁をチャ
ネル幅方向に所望の量だけエッチングして除去する工程
と、 （ｆ）前記側壁を所望の幅だけ除去されたゲイト電極を
マスクとして前記ゲイト絶縁膜を介して前記半導体膜に
不純物イオンを導入する工程とを有する事を特徴とす
る。
【００１７】本明細書で開示する第２の発明は、ＭＯＳ
型のトランジスタを作製する方法であって、 （ａ）絶縁基板上に島状の半導体膜を形成する工程と、 （ｂ）前記半導体膜上にゲイト絶縁膜とゲイト電極材料
とを積層して形成する工程と、 （ｃ）前記ゲイト電極材料上にレジストパターンを形成
する工程と、 （ｄ）前記レジストパターンをマスクとして前記ゲイト
電極材料及び前記ゲイト絶縁膜を順次エッチングしゲイ
ト電極を形成すると共に前記ゲイト電極下にある前記ゲ
イト絶縁膜の厚さよりも薄いゲイト絶縁膜を形成する工
程と、 （ｅ）前記レジストパターンをマスクとして前記ゲイト
電極の側壁をチャネル幅方向に所望の量だけエッチング
して除去する工程と、 （ｆ）前記レジスタパターンを除去する工程と、 （ｇ）前記側壁を所望の幅だけ除去されたゲイト電極を
マスクとして前記ゲイト絶縁膜を介して前記半導体膜に
不純物イオンを導入する工程とを有する事を特徴とす
る。
【００１８】本明細書で開示する第３の発明は、ＭＯＳ
型のトランジスタを作製する方法であって、 （ａ）絶縁基板上に島状の半導体膜を形成する工程と、 （ｂ）前記半導体膜上にゲイト絶縁膜とゲイト電極材料
とを積層して形成する工程と、 （ｃ）前記ゲイト電極材料上にレジストパターンを形成
する工程と、 （ｄ）前記レジストパターンをマスクとして前記ゲイト
電極材料をエッチングしゲイト電極を形成すると共に前
記レジストパターン直下の前記ゲイト電極材料をオーバ
ーエッチングし前記ゲイト電極の側壁をチャネル幅方向
に所望の量だけ除去する工程と、 （ｅ）前記レジストパターンをマスクとして前記ゲイト
絶縁膜を所望の厚さだけエッチングして、前記ゲイト電
極下にある前記ゲイト絶縁膜の厚さよりも薄いゲイト絶
縁膜を形成する工程と、 （ｆ）前記レジストパターンを除去する工程と、 （ｇ）前記ゲイト絶縁膜を介して前記半導体膜に不純物
イオンを導入する工程とを有する事を特徴とする。
【００１９】本明細書で開示する第１、第２及び第３の
発明において、好ましくは、前記ゲイト絶縁膜の厚さが
所望の厚さだけエッチングされた領域下の前記半導体膜
には高濃度に不純物が導入され、前記ゲイト電極の側壁
がエッチングされた領域下の前記半導体膜には低濃度に
不純物が導入されることを特徴とする。
【００２０】本明細書で開示する第３の発明において、
好ましくは、前記工程（ｄ）と等方性のエッチング方法
で、前記工程（ｅ）は異方性のエッチング方法で行われ
る事を特徴とする。
【００２１】以下に図１及び図２を利用して、本明細書
で開示する発明を説明する。まず、絶縁基板上１に島状
の結晶性シリコン活性層２を形成する。（図１（ａ））
【００２２】その後に、ゲイト酸化シリコン膜３、ゲイ
ト電極を構成する高濃度に不純物がドーピングされたシ
リコン膜４を成膜する。（図１（ｂ））
【００２３】次にこのシリコン膜４を異方性の高いエッ
チング方法でエッチングしてゲイト電極５の一応の外形
を形成する。（図１（ｃ））
【００２４】この工程に連続してあるいは若干エッチン
グ条件（例えば、エッチング気体の種類、反応圧力、エ
ッチングモード、バイアス電圧等）を変更して、レジス
トパターン６より露出した酸化シリコン膜３を一部を残
してエッチングし、ゲイト絶縁膜３に厚さの薄い部分７
を形成する。このゲイト絶縁膜３に厚さの薄い部分７
は、ゲイト電極５の両端付近に形成される。（図１
（ｄ））
【００２５】この後、連続してあるいはエッチングの条
件を変更して、ゲイト電極シリコンをエッチングする。
このエッチングは、酸化シリコン膜との選択性が高く、
且つ等方性のエッチング方法で行う。このエッチングの
結果、露出しているゲイト電極の側壁方向にエッチング
が行われる。そして、ゲイト電極のチャネル幅方向を狭
くしてしてゆき、最終的なゲイト電極８の形状を完成す
る。（図２（ａ））
【００２６】この後にレジストパターンを除去する。こ
うして図２（ｂ）に示されるようにゲイト電極８近傍の
ゲイト酸化シリコン膜が厚い部分９と、それ以外の十分
薄い部分７と、を有する構造ができあがる。
【００２７】この後に、この状態の上からイオン注入法
などにより不純物イオンを注入する。（図２（ｃ））
【００２８】このとき各々のゲイト酸化シリコン膜の膜
厚に対応した適当な加速電圧とドーズ量を用いて不純物
を打ち込むことにより、ゲイト酸化膜の膜厚が薄い部分
７の下の活性層シリコンは高濃度に、ゲイト酸化膜の膜
厚が厚い部分９の下はＬＤＤ構造に適した濃度に不純物
がドーピングされる。こうして、各々ソースまたはドレ
イン部１０、１１とＬＤＤ部１２が形成される。
【００２９】この工程において、エッチングで除去され
るゲイト酸化シリコン膜の膜厚と残るゲイト酸化シリコ
ン膜の膜厚の差を適当な量に設定する事により、不純物
ドーピング工程を１回で済ませる事ができ、且つ半導体
膜に導入する不純物の濃度をコントロールすることが可
能となる。
【００３０】あるいは次のような方法でもこの構造は作
製できる。すなわち、前述の作製方法の工程において、
図１（ｄ）の工程と図２（ａ）の工程とを順序を入れ換
えて実施する。すなわち、まずゲイト電極シリコンを等
方性のエッチング方法でオーバーエッチングを十分コン
トロールしながらエッチングし、図２（ａ）の様な構造
を得る。
【００３１】次にこのレジスト直下のゲイト電極シリコ
ンのアンダーカットを等方性のエッチングの時間で制御
する。次に異方性の高いエッチング方法で今度は絶縁膜
３を引き続きエッチングする。こうしてレジストパター
ン６より露出した部分のゲイト酸化シリコンのエッチン
グが進み、図１（ｄ）の様な構造を形成できる。この後
のドーピング工程は上記と同様の方法を行うことでＬＤ
Ｄ構造のＴＦＴを実現することができる。
【００３２】
【作用】ゲイト絶縁膜のゲイト電極以外の部分の厚み
と、その横の薄い絶縁膜との厚みの差を利用して、ゲイ
ト電極の端部とソースまたはドレインとの間の半導体膜
部分に低濃度の不純物領域を形成することができる。
【００３３】すなわち、不純物元素を半導体膜中に導入
する手段として通常使用されるイオン注入法の場合、そ
の注入する際に他の膜を通して行うと、この膜の厚さに
応じて注入された半導体膜における濃度が変化する。
【００３４】本明細書で開示する発明は、この半導体膜
上の膜の厚みの違いによって、半導体膜に注入される不
純物の濃度差を生じさせる。そして、簡単な構成でＬＤ
Ｄ構造を実現したものである。つまり、不純物の注入を
ゲイト絶縁膜をとおして行い、このゲイト絶縁膜の厚さ
をソースまたはドレイン部分と接しているところは薄く
設け、ゲイト電極端部の近くの部分は通常または厚くす
る。
【００３５】例えばソースまたはドレイン部分の絶縁膜
の厚さを３００Åとして、一方ＬＤＤ部分のゲイト絶縁
膜の厚さを１０００Åとすることにより、高濃度の不純
物の注入と低濃度の不純物の注入とを同一の半導体膜に
対して同時に行うことができる。
【００３６】従来のＬＤＤ構造を持つＭＯＳトランジス
タの作製方法は、ＬＤＤ構造を取らないＭＯＳトランジ
スターの作製工程に比べて、新たにスペーサーとなる酸
化シリコンの成膜及びそのドライエッチング工程、さら
に２回目の不純物ドーピング工程が増加する。すなわち
真空処理を行う工程が３回増えるわけである。
【００３７】本明細書で開示する発明においては、ドラ
イエッチング工程が増えるが、これらの工程は、ＬＤＤ
構造を採用しない従来の作製工程に真空を破らずに行う
事の出来るプロセスをつけ加える事によって実施が可能
であり、その工程増加は非常に小さい。また、不純物ド
ーピング工程に至っては１回のドーピングで行う事も可
能であるため、従来のＬＤＤ構造作製方法に比べ大きな
相違点と優位性を持つ。
【００３８】
【実施例】
【実施例１】まず図１に示すようにガラス基板１にパッ
シベーション膜を形成した後、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法などによりアモルファスシリコン２を１０００
Å成膜する。
【００３９】次に６００℃で４８時間加熱し、アモルフ
ァスシリコン層を固相成長させたのち、フォトリソグラ
フィーにより島状にパターニングする。（図１（ａ））
【００４０】次にゲイト絶縁膜として酸化シリコン膜３
をスパッタ法により１０００Åの厚さに成膜する。この
スパッタ工程は酸素ガス１００％で行う。さらにＬＰＣ
ＶＤ法、プラズマＣＶＤ法などにより、ゲイト電極とし
て燐濃度が１〜１０×１０２０ｃｍ−３程度のアモルフ
ァスシリコン、またはＬＰＣＶＤ法によりポリシリコン
を３０００〜４０００Åの厚さに成膜する（図１
（ｂ））。
【００４１】この後、シリコン膜４をドライエッチング
し図１（ｃ）に示す状態を得る。このエッチング処理は
ガスとしてＣＦ４＋Ｃｌ２系を用い、ＲＩＥ（リアクテ
ィヴ・イオン・エッチング）モードの条件に設定し、処
理基板の保持温度を１０℃以下好ましくは０℃として行
う。
【００４２】引き続き、真空を破らずに、反応ガスを交
換し、ＣＦ４＋Ｈ２系のガスでＲＩＥモードにより酸化
シリコン層３を７００Åエッチングする。こうして得ら
れた構造が図１（ｄ）である。すなわち、絶縁膜の厚さ
の薄い部分７がゲイト絶縁膜の横に設けられた構造とな
っている。
【００４３】さらにこのまま真空を破らずに基板を０℃
に冷却しつつ反応用のガスを切替えＣＦ４＋Ｏ２系のガ
スで等方性のプラズマエッチングを行う。すると、露出
している酸化シリコン層７とゲイト電極シリコン膜５の
エッチング選択比が数１０程度あるため図２（ａ）の様
にシリコン膜５のエッチングが進行する。こうしてゲイ
ト電極８を得る。
【００４４】また、このプラズマエッチングの前に行わ
れる酸化シリコン層３のエッチング時に、ゲイト電極の
側壁に堆積している側壁保護膜を酸素プラズマでアッシ
ングすることは、エッチングの再現性の点で良い結果を
得る。
【００４５】この様にしてゲイト電極幅を例えば３００
０Å狭くエッチングしたＴＦＴとしてＮＭＯＳトランジ
スターを作製する場合、不純物元素として燐（Ｐ）を例
えば加速エネルギー６０ｋＶで２×１０１３ａｔｏｍｓ
／ｃｍ２のドーズ量に設定してイオン注入する。引き続
き加速エネルギー３０ｋＶで５×１０１５ａｔｏｍｓ／
ｃｍ２のドーズ量で燐イオンを注入する。その後不純物
活性化工程として例えば６００℃で２４時間の熱アニー
ルを加える事により、図２（ｃ）のようなＬＤＤ構造を
有したＴＦＴが得られる。
【００４６】この後の工程として４００℃で２時間水素
処理を行い、層間絶縁膜としてＰＳＧを〜１μｍ成膜
し、コンタクトホールの開孔を行い、Ａ１電極の成膜と
パターニングを施してＬＤＤ構造を持つＴＦＴを完成さ
せる。
【００４７】このように作製されたＴＦＴの特性はゲイ
ト電圧が０Ｖのときのソース・ドレイン間のリーク電流
が〜１０−９Ａ台からおおよそ２〜３桁も減少する。ま
た、ドレイン端における電界の集中が緩和され、ゲイト
酸化シリコン膜へのキャリア注入が減少したため耐圧が
向上する。
【００４８】『実施例２』 以下は相補型ＭＯＳを作製する際の手順である。基本的
な作製工程は前述の実施例１に従う。まず図４（ａ）の
構造を作製する。次に全面に不純物として硼素（Ｂ）を
例えば加速電圧１０ｋＶで１×１０１５ａｔｏｍｓ／ｃ
ｍ２のドーズ量にてドーピングし、ＰＭＯＳのソースま
たはドレイン部分３０、３１を形成すると同時にＬＤＤ
３２をゲイト電極３３の近傍に形成する。（図３
（ｂ））
【００４９】さらに図３（ｃ）の様にＰＭＯＳトランジ
スター側をレジスト３４で覆い、不純物として燐（Ｐ）
を例えば加速電圧３０ｋＶで５×１０１５ａｔｏｍｓ／
ｃｍ２のドーズ量にてドーピングする。そしてＮＭＯＳ
のソースまたはドレイン部分３５、３６を形成すると同
時にＬＤＤ３７をゲイト電極３８の近傍に形成する。
（図３（ｃ））
【００５０】次にレジストを剥離し、６００℃で２４時
間の活性化の後に、４００℃で２時間水素処理を行う。
さらに層間絶縁膜３９として常圧ＣＶＤ法で酸化シリコ
ンを約１μｍ成膜し、コンタクトホールの開孔を行い、
Ａ１電極４０を形成する。（図３（ｄ））
【００５１】以上のようにして、相補型のＴＦＴでＬＤ
Ｄ構造を有するものを作製することができる。
【００５２】以上の実施例においては、ゲイト絶縁膜と
して単層の材料を使用したが、とくにこの構成に限定さ
れることはなく、複数の絶縁材料を多層に積層した構成
のゲイト絶縁膜でも本発明を適用可能である。このよう
な場合、ゲイト絶縁膜の横に厚さの薄い絶縁膜をエッチ
ング工程によって実現する際に、材料が多層であるため
にエッチングの程度に差が出て、オーバーエッチングを
防止できる。
【００５３】以上の実施例においては、半導体膜および
絶縁膜としてシリコン系の材料を使用して説明を行っ
た。しかしこれらの材料に限定されるものではなく、そ
の他の材料で利用適用可能である。本明細書に開示する
発明はＭＯＳトランジスタ全てに適用できる。
【００５４】
【発明の効果】本明細書に開示する発明の構成をとるこ
とにより、簡単な構造でＬＤＤ特性を有するＭＯＳトラ
ンジスタを工程数の増加なく実現することかできる。ま
た、使用するマスクの数もふえることがないので、作製
コストをひくく抑えることができる。
【図面の簡単な説明】
【図１】ＬＤＤ構造を有するＭＯＳトランジスタの作製
工程の概略図
【図２】ＬＤＤ構造を有するＭＯＳトランジスタの作製
工程の概略図
【図３】ＬＤＤ構造を有するＭＯＳトランジスタの構造
および作製工程の概略図
【図４】ＭＯＳトランジスタの作製方法の応用例
【符号の説明】
７・・・薄い絶縁膜 ８・・・ゲイト電極 ９・・・厚い絶縁膜 １０・・ソース １１・・ドレイン １２・・ＬＤＤ部

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】（ａ）絶縁基板上に島状の半導体膜を形成
    する工程と、 （ｂ）前記半導体膜上にゲイト絶縁膜とゲイト電極材料
    とを積層して形成する工程と、 （ｃ）前記ゲイト電極材料をパターニングしてゲイト電
    極を形成する工程と、 （ｄ）前記パターニングされたゲイト電極をマスクとし
    て前記ゲイト絶縁膜を所望の厚さだけエッチングして前
    記ゲイト電極下にある前記ゲイト絶縁膜の厚さよりも薄
    いゲイト絶縁膜を形成する工程と、 （ｅ）前記パターニングされたゲイト電極の側壁をチャ
    ネル幅方向に所望の量だけエッチングして除去する工程
    と、 （ｆ）前記側壁を所望の幅だけ除去されたゲイト電極を
    マスクとして前記ゲイト絶縁膜を介して前記半導体膜に
    不純物イオンを導入する工程とを有する事を特徴とする
    ＭＯＳ型トランジスタの作製方法。
  2. 【請求項２】 請求項１記載のＭＯＳ型トランジスタの
    作製方法において、前記ゲイト絶縁膜の厚さが所望の厚
    さだけエッチングされた領域下の前記半導体膜には高濃
    度に不純物が導入され、前記ゲイト電極の側壁がエッチ
    ングされた領域下の前記半導体膜には低濃度に不純物が
    導入されることを特徴とするＭＯＳ型トランジスタの作
    製方法。
  3. 【請求項３】（ａ）絶縁基板上に島状の半導体膜を形成
    する工程と、 （ｂ）前記半導体膜上にゲイト絶縁膜とゲイト電極材料
    とを積層して形成する工程と、 （ｃ）前記ゲイト電極材料上にレジストパターンを形成
    する工程と、 （ｄ）前記レジストパターンをマスクとして前記ゲイト
    電極材料及び前記ゲイト絶縁膜を順次エッチングしゲイ
    ト電極を形成すると共に前記ゲイト電極下にある前記ゲ
    イト絶縁膜の厚さよりも薄いゲイト絶縁膜を形成する工
    程と、 （ｅ）前記レジストパターンをマスクとして前記ゲイト
    電極の側壁をチャネル幅方向に所望の量だけエッチング
    して除去する工程と、 （ｆ）前記レジスタパターンを除去する工程と、 （ｇ）前記側壁を所望の幅だけ除去されたゲイト電極を
    マスクとして前記ゲイト絶縁膜を介して前記半導体膜に
    不純物イオンを導入する工程とを有する事を特徴とする
    ＭＯＳ型トランジスタの作製方法。
  4. 【請求項４】 請求項３記載のＭＯＳ型トランジスタの
    作製方法において、前記ゲイト絶縁膜の厚さが所望の厚
    さだけエッチングされた領域下の前記半導体膜には高濃
    度に不純物が導入され、前記ゲイト電極の側壁がエッチ
    ングされた領域下の前記半導体膜には低濃度に不純物が
    導入されることを特徴とするＭＯＳ型トランジスタの作
    製方法。
  5. 【請求項５】（ａ）絶縁基板上に島状の半導体膜を形成
    する工程と、 （ｂ）前記半導体膜上にゲイト絶縁膜とゲイト電極材料
    とを積層して形成する工程と、 （ｃ）前記ゲイト電極材料上にレジストパターンを形成
    する工程と、 （ｄ）前記レジストパターンをマスクとして前記ゲイト
    電極材料をエッチングしゲイト電極を形成すると共に前
    記レジストパターン直下の前記ゲイト電極材料をオーバ
    ーエッチングし前記ゲイト電極の側壁をチャネル幅方向
    に所望の量だけ除去する工程と、 （ｅ）前記レジストパターンをマスクとして前記ゲイト
    絶縁膜を所望の厚さだけエッチングして、前記ゲイト電
    極下にある前記ゲイト絶縁膜の厚さよりも薄いゲイト絶
    縁膜を形成する工程と、 （ｆ）前記レジストパターンを除去する工程と、 （ｇ）前記ゲイト絶縁膜を介して前記半導体膜に不純物
    イオンを導入する工程とを有する事を特徴とするＭＯＳ
    型トランジスタの作製方法。
  6. 【請求項６】 請求項５記載のＭＯＳ型トランジスタの
    作製方法において、前記工程（ｄ）は等方性のエッチン
    グ方法で、前記工程（ｅ）は異方性のエッチング方法で
    行われる事を特徴とするＭＯＳ型トランジスタの作製方
    法。
  7. 【請求項７】 請求項５記載のＭＯＳ型トランジスタの
    作製方法において、前記ゲイト絶縁膜の厚さが所望の厚
    さだけエッチングされた領域下の前記半導体膜には高濃
    度に不純物が導入され、前記ゲイト電極の側壁がエッチ
    ングされた領域下の前記半導体膜には低濃度に不純物が
    導入されることを特徴とするＭＯＳ型トランジスタの作
    製方法。
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