JPH024010A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH024010A JPH024010A JP63152812A JP15281288A JPH024010A JP H024010 A JPH024010 A JP H024010A JP 63152812 A JP63152812 A JP 63152812A JP 15281288 A JP15281288 A JP 15281288A JP H024010 A JPH024010 A JP H024010A
- Authority
- JP
- Japan
- Prior art keywords
- type transistor
- inverter
- gate
- type
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にＣＭＯＳトランジスタを
使用した出力回路に関する。
使用した出力回路に関する。
従来、この種の出力回路は、第２図に示すようにＣＭＯ
Ｓインバータで構成されており、負荷の大きさに応じて
駆動能力が設定されている。この従来の出力回路はＰ型
トランジスタＰ５．Ｐ６とＮ型トランジスタＮ５．Ｎ６
とが最高電位、ＶＤＤと最低電位■ＳＳとの間に直列に
接続され、更に入力端子ＩＮと出力端子ＯＵＴとがそれ
ぞれ接続されている。なお、出力端子ＯＵＴ側・には負
荷ＣＬが接続されている。
Ｓインバータで構成されており、負荷の大きさに応じて
駆動能力が設定されている。この従来の出力回路はＰ型
トランジスタＰ５．Ｐ６とＮ型トランジスタＮ５．Ｎ６
とが最高電位、ＶＤＤと最低電位■ＳＳとの間に直列に
接続され、更に入力端子ＩＮと出力端子ＯＵＴとがそれ
ぞれ接続されている。なお、出力端子ＯＵＴ側・には負
荷ＣＬが接続されている。
上述した従来の出力回路は駆動すべき負荷Ｃ，Ｌの最大
値に適合させる為にトランジスタＰ６及びＮ６のチャネ
ル幅を広くして駆動能力を設定していた。
値に適合させる為にトランジスタＰ６及びＮ６のチャネ
ル幅を広くして駆動能力を設定していた。
トランジスタＰ６及びＮ６のゲートへの信号はトランジ
スタＰ５及びＮ５によって設定されており負荷ＣＬの大
きさによる入力信号の立上り、立下り時間への影響はな
い、ゆえにトランジスタＰ６及びＮ６の出力立上り、立
下り時間は負荷ＣＬによって異なり負荷ＣＬが小さくな
るほど充放電時間が短かくなり出力は短時間で変化する
。
スタＰ５及びＮ５によって設定されており負荷ＣＬの大
きさによる入力信号の立上り、立下り時間への影響はな
い、ゆえにトランジスタＰ６及びＮ６の出力立上り、立
下り時間は負荷ＣＬによって異なり負荷ＣＬが小さくな
るほど充放電時間が短かくなり出力は短時間で変化する
。
しかし、ボンディングワイヤー、配線用ケーブル等によ
って発生する寄生インダクタンスの影響が大きくなり出
力に振動的過度電圧が発生してしまいその為その出力信
号を受ける他の半導体負債回路の誤動作を誘発するとい
う欠点があった。
って発生する寄生インダクタンスの影響が大きくなり出
力に振動的過度電圧が発生してしまいその為その出力信
号を受ける他の半導体負債回路の誤動作を誘発するとい
う欠点があった。
本発明の目的はスイッチング時における振動的過度電圧
の低減ができる出力回路を提供するものである。
の低減ができる出力回路を提供するものである。
本発明の出力回路は、第１のＣＭＯＳインバータ及びゲ
ート信号が共通な第２．第３のＣＭＯＳインバータを有
し、ゲートとドレインが接続されたＰ型トランジスタ１
のドレイン側を、またゲートがバイアス回路に接続され
ているＮ型トランジスタ１のドレイン側を、それぞれＰ
型トランジスタ、Ｎ型トランジスタのソース側に接続し
た第２のインバータ、ゲートがバイアス回路に接続され
たＰ型トランジスタ２のドレイン側を、またゲートとド
レインが接続されたＮ型トランジスタ２のドレインを、
それぞれＰ型トランジスタ、Ｎ型トランジスタのソース
側に接続した第３のインバータ、前記第２のインバータ
及び第３のインバータの出力をそれぞれ第１のインバー
タのＰ型トランジスタ、Ｎ型トランジスタのゲートに接
続し、その第１のインバータのＰ型トランジスタのゲー
トとドレイン間に容量Ｃ１をＮ型トランジスタのゲート
とドレンイン間に容量Ｃ２を接続して構成されている。
ート信号が共通な第２．第３のＣＭＯＳインバータを有
し、ゲートとドレインが接続されたＰ型トランジスタ１
のドレイン側を、またゲートがバイアス回路に接続され
ているＮ型トランジスタ１のドレイン側を、それぞれＰ
型トランジスタ、Ｎ型トランジスタのソース側に接続し
た第２のインバータ、ゲートがバイアス回路に接続され
たＰ型トランジスタ２のドレイン側を、またゲートとド
レインが接続されたＮ型トランジスタ２のドレインを、
それぞれＰ型トランジスタ、Ｎ型トランジスタのソース
側に接続した第３のインバータ、前記第２のインバータ
及び第３のインバータの出力をそれぞれ第１のインバー
タのＰ型トランジスタ、Ｎ型トランジスタのゲートに接
続し、その第１のインバータのＰ型トランジスタのゲー
トとドレイン間に容量Ｃ１をＮ型トランジスタのゲート
とドレンイン間に容量Ｃ２を接続して構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である出力回路を示す、第１
図において、ＩＮは入力端子、ＢＩＩ。
図において、ＩＮは入力端子、ＢＩＩ。
ＢＩ２はバイアス入力端子ＯＵＴは出力端子、ＰＯ，Ｐ
Ｌ、Ｐ２．Ｐ３．Ｐ４はＰ型ＭＯＳ）ランジスタＮｏ、
Ｎｌ、Ｎ２．Ｎ３．Ｎ４はＮ型ＭＯＳトランジスタ、Ｃ
１，Ｃ２は位相補正用コンデンサー、ＣＬは容量性負荷
、ａ、ｂは節点、ＶＤＤは最高電位ＶＳＳは最低電位を
それぞれ示す。
Ｌ、Ｐ２．Ｐ３．Ｐ４はＰ型ＭＯＳ）ランジスタＮｏ、
Ｎｌ、Ｎ２．Ｎ３．Ｎ４はＮ型ＭＯＳトランジスタ、Ｃ
１，Ｃ２は位相補正用コンデンサー、ＣＬは容量性負荷
、ａ、ｂは節点、ＶＤＤは最高電位ＶＳＳは最低電位を
それぞれ示す。
第１のインバータのＰＯ，Ｎｏは従来と同様に負荷ＣＬ
の大きさに応じて駆動能力を設定しておく。
の大きさに応じて駆動能力を設定しておく。
第２のインバータのＮ１、第３のインバータのＰ２のゲ
ートに接続されるバイアスＢＩＩ。
ートに接続されるバイアスＢＩＩ。
ＢＩ２の電位を任意設定することによりＮｌ。
Ｐ２に流れる電流を制御し第２のインバーターの出力立
下り時間、第３のインバータの出力立上り時間を決めて
いる。
下り時間、第３のインバータの出力立上り時間を決めて
いる。
第２のインバータのＰｌ、第３のインバータのＮ２は、
ゲートとドレインを接続することにより、等偏曲にダイ
オードと同じ特性を持たせており第２のインバータの出
力振幅は、ＶＤＤ−ＶＴＰからＶＳＳ第３のインバータ
の出力振幅はＶＤＤからＶＳＳ＋ＶＴＮになる。
ゲートとドレインを接続することにより、等偏曲にダイ
オードと同じ特性を持たせており第２のインバータの出
力振幅は、ＶＤＤ−ＶＴＰからＶＳＳ第３のインバータ
の出力振幅はＶＤＤからＶＳＳ＋ＶＴＮになる。
ＶＴＰ・・・Ｐ型トランジスタのしきい値電圧ＶＴＮ・
・・Ｎ型トランジスタのしきい値電圧次に、本実施例の
動作について説明する。ＩＮ信号がロウレベルのとき節
点ａ、ｂはハイレベルでありＯＵＴ出力端子にはロウレ
ベルが出力される。また節点ａ、ｂがハイレベル、ＯＵ
Ｔ出力端子がロウレベルであることから位相補正用コン
デンサＣＩ、Ｃ２に節点ａ、ｂが十となるように電荷が
充電される。
・・Ｎ型トランジスタのしきい値電圧次に、本実施例の
動作について説明する。ＩＮ信号がロウレベルのとき節
点ａ、ｂはハイレベルでありＯＵＴ出力端子にはロウレ
ベルが出力される。また節点ａ、ｂがハイレベル、ＯＵ
Ｔ出力端子がロウレベルであることから位相補正用コン
デンサＣＩ、Ｃ２に節点ａ、ｂが十となるように電荷が
充電される。
次にＩＮ信号がハイレベルに変化すると第３のインバー
タのＰ４がオフしＮ４がオンする高部点すの電位は第３
のインバータのＮ４．Ｎ２を通してロウレベルに変化し
、第１のインバータＮＯのゲート電圧をＶＳＳ＋ＶＴＨ
の値にする。又Ｃ２の電荷は、第３のインバータのＮ４
．Ｎ２を通して放電され、さらにＣ１を通してＯＵＴが
十となるように０２に電荷が充電される。また第１のイ
ンバータのＰ型トランジスタのゲートはＶＤＤ−ＶＴＰ
、Ｎ型トランジスタのゲートはＶＳＳ−＋−ＶＴＮの電
位になっていることからＰ型トランジスタ、Ｎ型トラン
ジスタには微小電流が流れている為ＯＵＴはロウレベル
から少しづつハイレベルに変化していく。
タのＰ４がオフしＮ４がオンする高部点すの電位は第３
のインバータのＮ４．Ｎ２を通してロウレベルに変化し
、第１のインバータＮＯのゲート電圧をＶＳＳ＋ＶＴＨ
の値にする。又Ｃ２の電荷は、第３のインバータのＮ４
．Ｎ２を通して放電され、さらにＣ１を通してＯＵＴが
十となるように０２に電荷が充電される。また第１のイ
ンバータのＰ型トランジスタのゲートはＶＤＤ−ＶＴＰ
、Ｎ型トランジスタのゲートはＶＳＳ−＋−ＶＴＮの電
位になっていることからＰ型トランジスタ、Ｎ型トラン
ジスタには微小電流が流れている為ＯＵＴはロウレベル
から少しづつハイレベルに変化していく。
次にＩＮ信号がハイレベルに近づくと第２のインバータ
のＰ３がオフしＮ３がオンする為節点ａの電位は、第２
のインバータのＮ１によって少しづつロウレベルに変化
しＰ型トランジスタに流れる電流が増加す不為ＯＵＴは
さらにハイレベルに変化していく。
のＰ３がオフしＮ３がオンする為節点ａの電位は、第２
のインバータのＮ１によって少しづつロウレベルに変化
しＰ型トランジスタに流れる電流が増加す不為ＯＵＴは
さらにハイレベルに変化していく。
次にＩＮ信号が完全にハイレベルになると節点ａ、ｂは
ロウレベルになりＯＵＴ出力端子はハイレベルが出力さ
れる。又ＩＮ信号がハイレベルがらロウレベルの変化す
る時も同様に動作する。ゆえに第１のインバータのＰ型
トランジスタとＮ型トランジスタのオン、オフは第２．
第３のインバータのタイミングまたはＣＩ、Ｃ２で行な
っている為、負荷ＣＬが小さい時でも第１のインバータ
の出力が急激な変化がない。
ロウレベルになりＯＵＴ出力端子はハイレベルが出力さ
れる。又ＩＮ信号がハイレベルがらロウレベルの変化す
る時も同様に動作する。ゆえに第１のインバータのＰ型
トランジスタとＮ型トランジスタのオン、オフは第２．
第３のインバータのタイミングまたはＣＩ、Ｃ２で行な
っている為、負荷ＣＬが小さい時でも第１のインバータ
の出力が急激な変化がない。
以上説明したように本発明の出力回路を適用することに
よりスイッチング時における振動的過度電圧の低減がで
きる効果がある。またバイアス入力の電位又は第２のＣ
ＭＯＳインバータのＰ型トランジスタ１及び第３のＣＭ
ＯＳインバータのＮ型トランジスタ２のチャネル幅を
変更することにより出力の立上り、立下り時間を容易に
設定できるという効果がある。
よりスイッチング時における振動的過度電圧の低減がで
きる効果がある。またバイアス入力の電位又は第２のＣ
ＭＯＳインバータのＰ型トランジスタ１及び第３のＣＭ
ＯＳインバータのＮ型トランジスタ２のチャネル幅を
変更することにより出力の立上り、立下り時間を容易に
設定できるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の出力り路を示す回路図、第３図は本発明の実施例及び
従来の出力回路の動作を例示する信号波形図である。 ＰＯ，ＰＬ、Ｐ２．Ｐ３．Ｐ４．Ｐ５．Ｐ６・・・Ｐ型
ＭＯ３）ランジスタ、ＮＯ，Ｎｌ、Ｎ２゜Ｎ３．Ｎ４．
Ｎ５．Ｎ６・・・Ｎ型ＭＯ３）−ランジスタ、Ｃ１，Ｃ
２・・・コンデンサ、ＣＬ・・・負荷、ａ。 ｂ、ｃ・・・節点名、ＶＤＤ・・・最高電位、ＶＳＳ・
・・最低電位、ＩＮ・・・入力端子、ＱＵＴ・・・出力
端子、ＢＩＩ、ＢＩ２・・・バイアス入力端子。
の出力り路を示す回路図、第３図は本発明の実施例及び
従来の出力回路の動作を例示する信号波形図である。 ＰＯ，ＰＬ、Ｐ２．Ｐ３．Ｐ４．Ｐ５．Ｐ６・・・Ｐ型
ＭＯ３）ランジスタ、ＮＯ，Ｎｌ、Ｎ２゜Ｎ３．Ｎ４．
Ｎ５．Ｎ６・・・Ｎ型ＭＯ３）−ランジスタ、Ｃ１，Ｃ
２・・・コンデンサ、ＣＬ・・・負荷、ａ。 ｂ、ｃ・・・節点名、ＶＤＤ・・・最高電位、ＶＳＳ・
・・最低電位、ＩＮ・・・入力端子、ＱＵＴ・・・出力
端子、ＢＩＩ、ＢＩ２・・・バイアス入力端子。
Claims (1)
- 第１のＣＭＯＳインバータ及びゲート信号が共通な第２
、第３のＣＭＯＳインバータを有し、ゲートとドレイン
が接続されたＰ型トランジスタ１のドレイン側を、また
ゲートがバイアス回路に接続されているＮ型トランジス
タ１のドレイン側を、それぞれＰ型トランジスタ、Ｎ型
トランジスタのソース側に接続した第２のインバータ、
ゲートがバイアス回路に接続されたＰ型トランジスタ２
のドレイン側を、またゲートとドレインが接続されたＮ
型トランジスタ２のドレインを、それぞれＰ型トランジ
スタ、Ｎ型トランジスタのソース側に接続した第３のイ
ンバータ、前記第２のインバータ及び第３のインバータ
の出力をそれぞれ第１のインバータのＰ型トランジスタ
、Ｎ型トランジスタのゲートに接続し、その第１のイン
バータのＰ型トランジスタのゲートとドレイン間に容量
Ｃ１をＮ型トランジスタのゲートとドレンイン間に容量
Ｃ２を接続した構造を有する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63152812A JPH024010A (ja) | 1988-06-20 | 1988-06-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63152812A JPH024010A (ja) | 1988-06-20 | 1988-06-20 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH024010A true JPH024010A (ja) | 1990-01-09 |
Family
ID=15548693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63152812A Pending JPH024010A (ja) | 1988-06-20 | 1988-06-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH024010A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991020130A1 (fr) * | 1990-06-20 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Circuit-tampon de sortie |
| WO1992005634A1 (fr) * | 1990-09-19 | 1992-04-02 | Fujitsu Limited | Circuit integre a semi-conducteurs |
| US5334889A (en) * | 1990-06-20 | 1994-08-02 | Oki Electric Industry, Co., Ltd. | CMOS output buffer circuit with less noise |
| JP2010232980A (ja) * | 2009-03-27 | 2010-10-14 | Fujitsu Semiconductor Ltd | 低速ドライバ回路 |
| WO2015033444A1 (ja) * | 2013-09-06 | 2015-03-12 | 三菱電機株式会社 | バッファ回路 |
-
1988
- 1988-06-20 JP JP63152812A patent/JPH024010A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991020130A1 (fr) * | 1990-06-20 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Circuit-tampon de sortie |
| US5334889A (en) * | 1990-06-20 | 1994-08-02 | Oki Electric Industry, Co., Ltd. | CMOS output buffer circuit with less noise |
| WO1992005634A1 (fr) * | 1990-09-19 | 1992-04-02 | Fujitsu Limited | Circuit integre a semi-conducteurs |
| JP2010232980A (ja) * | 2009-03-27 | 2010-10-14 | Fujitsu Semiconductor Ltd | 低速ドライバ回路 |
| WO2015033444A1 (ja) * | 2013-09-06 | 2015-03-12 | 三菱電機株式会社 | バッファ回路 |
| US9843318B2 (en) | 2013-09-06 | 2017-12-12 | Mitsubishi Electric Corporation | Buffer circuit |
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