JP2010232980A - 低速ドライバ回路 - Google Patents

Abstract

【課題】プロセスばらつきによる動作特性の変動を抑制した低速ドライバ回路を提供する。
【解決手段】電源電圧（Ｖｄｄ）と基準電圧（Ｖｓｓ）との間に直列に設けられた第１導電型の第１のトランジスタ（Ｐ１）と第２導電型の第２のトランジスタ（Ｎ２）とを有し，第１，第２のトランジスタの接続点が前記出力端子である出力トランジスタ回路と，入力信号に応答して第１のトランジスタ（Ｐ１）のゲートを駆動する第１のプリバッファ回路と，入力信号に応答して第２のトランジスタ（Ｎ２）のゲートを駆動する第２のプリバッファ回路とを有する。第１のプリバッファ回路の電源電圧側に第１の導電型の第１のダイオード接続トランジスタを有し，第２のプリバッファ回路の基準電圧側に第２導電型の第２のダイオード接続トランジスタを有する。
【選択図】図４

Description

本発明は，出力の立ち上がりと立ち下がりが遅い低速ドライバ回路に関する。

低速ドライバ回路は，ドライバ自身の出力インピーダンスを下げることなく，出力信号の立ち上がりと立ち下がりのスルーレートを低くまたは遅く（立ち上がりと立ち下がりの傾斜が緩やか）したドライバ回路であり，例えば，ＵＳＢデバイスやI²Cの出力ドライバ回路に適用される。ＵＳＢデバイスやI2Cは，出力ドライバの出力インピーダンスを低くすることなく出力信号のスルーレートを遅くする通信規格である。

通常のＣＭＯＳトランジスタによる出力ドライバ回路では出力信号の立ち上がりと立ち下がりが速すぎて，スルーレートを十分遅くすることができない。そこで，低速ドライバ回路は，出力トランジスタを駆動するプリバッファ回路のスルーレートを遅くする構成を有する。すなわち，最終段のＣＭＯＳ出力トランジスタのゲートをそれぞれ駆動するプリバッファ回路に電流を所定の値に制限した電流源を設け，プリバッファ回路の出力の立ち上がりと立ち下がりを遅くしている。その結果，プリバッファ回路の出力信号で駆動される最終段のＣＭＯＳ出力トランジスタの駆動能力が抑制され，その出力のスルーレートを遅くすることができる。

上記の低速ドライバ回路は，たとえば，以下の特許文献１，２に記載されている。

特開２００３−３０９４６０号公報 特開２００８−２０５７６８号公報

プリバッファ回路の電流源は，例えばミラー回路などにより構成される。しかしながら，プロセスばらつきに起因するトランジスタの閾値のばらつきに依存して，電流源の電流値がばらつき，プリバッファ回路のスルーレートがばらつく。その結果，最終段のＣＭＯＳトランジスタの動作もばらつき，適正な立ち上がり及び立ち下がり波形や遅延時間特性を有する出力信号を生成することができない。

例えば，ＵＳＢデバイスのドライバ回路は，１対のドライバ回路で差動信号を生成し相手側のＵＳＢデバイスにそれを転送する。差動信号は，所定のアイパターンであることが規格上規定されており，ドライバ回路の出力波形が適正でないと，アイパターンの規格を満たすこともできなくなる。

そこで，本発明の目的は，プロセスばらつきによる動作特性の変動を抑制した低速ドライバ回路を提供することにある。

開示のドライバ回路の第１の側面によれば，入力信号に応答して出力端子を駆動するドライバ回路において，前記出力端子と基準電圧との間に設けられた第２導電型の出力トランジスタと，前記入力信号に応答して前記出力トランジスタのゲートを駆動するプリバッファ回路とを有し，前記プリバッファ回路は，前記入力信号がゲートに供給され前記出力トランジスタのゲートを駆動する第１導電型の第６のトランジスタと前記第２導電型の第７のトランジスタと，前記第６のトランジスタと電源電圧との間に設けられた電流源と，前記基準電圧と第７のトランジスタとの間に設けられダイオード接続された前記第２導電型の第８のトランジスタとを有することを特徴とするドライバ回路。

第１の側面によれば，低速のドライバ回路において，プロセスばらつきによる動作特性の変動を抑制することができる。

一般的な低速ドライバ回路を示す図である。 従来の出力ドライバ回路の構成図である。 図２の出力ドライバ回路の動作を示すタイミングチャート図である。 第１の実施の形態における出力ドライバ回路１２を示す図である。 図４のドライバ回路１２の動作を示すタイミングチャート図である。 第２の実施の形態における出力ドライバ回路を示す図である。 図６の出力ドライバ回路の動作を示すタイミングチャート図である。 第３の実施の形態における出力ドライブ回路を示す図である。 図８の第３の実施の形態における出力ドライブ回路の動作を示すタイミングチャート図である。 図８の第３の実施の形態における出力ドライブ回路の動作を示すタイミングチャート図である。 図４の第１の実施の形態をI2Cに適用した場合の出力ドライバ回路を示す図である。 図６の第２の実施の形態をI2Cに適用した場合の出力ドライバ回路を示す図である。 図８の第３の実施の形態をI2Cに適用した場合の出力ドライバ回路を示す図である。

図１は，一般的な低速ドライバ回路を示す図である。この例はＵＳＢデバイスに適用される例であり，例えば，ホストコンピュータ側のＵＳＢデバイス１０と周辺機器側のＵＳＢデバイス２０とは，伝送線路３０，３２で接続されている。ホストコンピュータ側のＵＳＢデバイス１０は，１対の出力ドライバ回路１２，１４と，差動入力バッファ回路１６と，シングルエンド信号用の入力バッファ回路１５，１７とを有し，入出力端子１８，１９が伝送線路３０，３２にそれぞれ接続される。また，周辺機器側のＵＳＢデバイス２０は，１対の出力ドライバ回路２４，２６と，差動入力バッファ回路２２と，シングルエンド信号用の入力バッファ回路２５，２７とを有し，入出力端子２８，２９が伝送線路３０，３２にそれぞれ接続される。

１対の出力ドライバ回路１２，１４は，互いに逆相の出力信号を出力し，差動入力バッファ回路２２はその差動信号を入力する。逆に，１対の出力ドライバ回路２４，２６は，互いに逆相の出力信号を出力し，差動入力バッファ回路１６はその差動信号を入力する。したがって，伝送線路３０，３２は，双方向に信号が伝搬し，ホストコンピュータ側からはデータＤＡＴＡ１が，周辺機器側からはデータＤＡＴＡ２が，それぞれ相手側に供給される。

入力バッファ回路１５，１７，２５，２７は，シングルエンド信号を入力する入力バッファ回路である。

出力ドライバ回路１２は，ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ２とからなりそれらの接続点に出力信号を生成するメインドライバ回路と，それらのトランジスタＰ１，Ｎ２のゲートをそれぞれ駆動するプリバッファ回路とを有する。

出力トランジスタＰ１のゲートのノードＮｄ１を駆動するプリバッファ回路は，ゲートが共通接続されたＰチャネルトランジスタＰ３とＮチャネルトランジスタＮ４と，ゲートが所定の電圧Ｖ１に接続されたＮチャネルトランジスタＮ５とを有する。トランジスタＮ５は電流値が所望の電流に制限された電流源であり，これにより，ノードＮｄ１の立ち下がりのスルーレートが小さく制限され，トランジスタＰ１の電流量の変化を小さくして電流量を過渡的に制限することができる。

同様に，出力トランジスタＮ１のゲートのノードＮｄ２を駆動するプリバッファ回路は，ゲートが共通接続されたＰチャネルトランジスタＰ６とＮチャネルトランジスタＮ７と，ゲートが所定の電圧Ｖ２に接続されたＰチャネルトランジスタＰ８とを有する。トランジスタＰ８は電流値が所望の電流に制限された電流源であり，これにより，ノードＮｄ２の立ち上がりのスルーレートが小さく制限され，トランジスタＮ２の電流量の変化を小さくして電流量を過渡的に制限することができる。逆相側の出力ドライバ回路１４も，出力ドライバ回路１２とおなじ構成である。

そして，データＤＡＴＡ１がＨレベルの場合は，ノードＮｄ１，Ｎｄ２が共にＬレベルになり，トランジスタＰ１がオン（導通），Ｎ２がオフ（非導通）になり，入出力端子１８の出力信号ＯＵＴはＨレベルになる。その場合，出力端子１９の出力信号はその逆相のＬレベルになる。電流源トランジスタＮ５によりノードＮｄ１の立ち下がりのスルーレートが小さいので，トランジスタＰ１の電流量が過渡的に小さく制限される結果，出力信号ＯＵＴの立ち上がりのスルーレートを小さくすることができる。この場合，ノードＮｄ２の立ち下がりのスルーレートは十分に大きく急峻に立ち下がる。

一方，データＤＡＴＡ１がＬレベルの場合は，ノードＮｄ１，Ｎｄ２が共にＨレベルになり，トランジスタＰ１はオフ，Ｎ２はオンになり，出力信号ＯＵＴはＬレベルになる。この場合も，ノードＮｄ２の立ち上がりのスルーレートが小さいので，トランジスタＮ２の電流量が過渡的に小さく制限され，出力信号ＯＵＴの立ち下がりのスルーレートを小さくすることができる。この場合，ノードＮｄ１の立ち上がりのするーレートは十分に大きい。

また，出力ドライバ回路がI²Cに適用される場合は，出力トランジスタは図１のようなプッシュプル構成ではなく，トランジスタＰ１とその出力ドライバ回路Ｐ３，Ｎ４，Ｎ５は設けられておらず，出力端子１８はオープンドレイン構成になっている。ただし，伝送線路３０はプルアップ抵抗を介して高い電源Ｖｄｄに接続されている。もしくは，図１の出力トランジスタＰ１が常時オフになるように制御される構成の場合もある。したがって，I2Cに適用される出力ドライバ回路の場合は，トランジスタＮ２とその出力ドライバ回路Ｐ８，Ｐ６，Ｎ７とで構成され，トランジスタＮ２の電流量の変化を小さくしてその電流量を過渡的に制限する。

図２は，従来の出力ドライバ回路の構成図である。この出力ドライバ回路１２は，前述の特許文献２に開示されたものである。ノードＮｄ１を駆動するプリバッファＰ３，Ｎ４，Ｎ５に，補助ＮチャネルトランジスタＮ１０が設けられ，ノードＮｄ１の電源電圧ＶｄｄからＶｄｄ−Ｖｔｈｐ（ＶｔｈｐはＰチャネルトランジスタＰ１の閾値）までの立ち下がり速度を速くしている。さらに，補助トランジスタＮ１０がノードＮｄ１がＶｄｄ−Ｖｔｈｐに達したことを検知して補助トランジスタＮ１０をオフにする検知回路３３が設けられている。この検知回路３３は，ノードＮｄ１がＨレベルの間はトランジスタＰ１２がオフ状態になり，インバータＩＮ１４を介してトランジスタＮ１０のゲートをＨレベルにして補助トランジスタＮ１０をオン可能状態にしている。ただし，ノードＮｄ１がＨレベルの間はトランジスタＮ４がオフ状態である。

同様に，ノードＮｄ２を駆動するプリバッファＰ６，Ｎ７，Ｐ８に，補助ＰチャネルトランジスタＰ１１が設けられ，ノードＮｄ２のグランド電圧ＶｓｓからＶｓｓ＋Ｖｔｈｎ（ＶｔｈｎはＮチャネルトランジスタＮ２の閾値）までの立ち上がり速度を速くしている。さらに，補助トランジスタＰ１１をオフにする検知回路３４が設けられている。この検知回路３４の動作は，検知回路３３と逆の関係になる。

図３は，図２の出力ドライバ回路１２の動作を示すタイミングチャート図である。この図では，時間ｔ１でデータＤＡＴＡがＨレベルからＬレベルに立ち下がっている。これに応答して，ノードＮｄ１，Ｎｄ２はグランド電圧Ｖｓｓから電源電圧Ｖｄｄに立ち上がるが，ノードＮｄ１は急峻に立ち上がり出力トランジスタＰ１はオフ状態になる。一方，ノードＮｄ２はＶｓｓからＶｓｓ＋Ｖｔｈｎまでの間は補助トランジスタＰ１１の電流Ｌ２とトランジスタＰ８の電流Ｌ１とにより急峻に立ち上がり，検出回路３４がノードＮｄ２がＶｓｓ＋Ｖｔｈｎに達したことを検出して補助トランジスタＰ１１をオフ状態にする。そのため，ノードＮｄ２がＶｓｓ＋ＶｔｈｎからＶｄｄまでの間は低いスルーレートで上昇する。このように，ノードＮｄ２のＶｓｓ＋Ｖｔｈｎまでの立ち上がりを速くすることで，出力トランジスタＮ２が導通するタイミングが時間ｔ１から遅れることを防止している。

時間ｔ２でデータＤＡＴＡはＬレベルからＨレベルに立ち上がっている。これに応答して，ノードＮｄ２は急峻に立ち下がり出力トランジスタＮ２はオフ状態になる。一方，ノードＮｄ１はＶｄｄからＶｄｄ−Ｖｔｈｐまでの間は補助トランジスタＮ１０の電流Ｌ４が電流Ｌ３に加わり，ノードＮｄ１の立ち下がりは急峻になる。しかし，検出回路３３がノードＮｄ１がＶｄｄ−Ｖｔｈｐに達したことを検出して補助トランジスタＮ１０をオフ状態にするので，その後のノードＮｄ１の立ち下がりのスルーレートは小さくなる。これにより，出力トランジスタＰ１が導通するタイミングが時間ｔ２から遅れることを防止している。

図２に示したドライバ回路１２では，第１に，検出回路３３においてトランジスタＰ１２と抵抗Ｒ１３とに常時電流が発生し，検出回路３４においても抵抗Ｒ１５とトランジスタＮ１６とに常時電流が発生し，消費電流が大きい。

第２に，プロセスばらつきに起因してトランジスタＮ１０の閾値のばらつきと抵抗Ｒ１３の抵抗値のばらつきが発生し，トランジスタＮ１０がオフするタイミングにばらつきが生じる。その結果，出力トランジスタＰ１のゲートのノードＮｄ１の立ち下がり特性３６（図３中）が上下にばらつく。同様に，プロセスばらつきに起因してトランジスタＰ１１の閾値のばらつきと抵抗Ｒ１５の抵抗値のばらつきが発生し，トランジスタＰ１１がオフするタイミングにばらつきが生じる。その結果，出力トランジスタＮ２のゲートのノードＮｄ２の立ち上がり特性３８（図３中）が上下にばらつく。このような特性３６，３８の上下へのばらつきは，出力トランジスタＰ１，Ｎ２によるスルーレートのばらつきや遅延時間の変動を招き，差動の出力信号ＯＵＴの信号品質を低下させる。

図４は，第１の実施の形態における出力ドライバ回路１２をバスのドライバに適用した例を示す図である。出力ドライバ回路１２，２６と，入力バッファ回路２５，１５と，入出力端子１８，２８と，伝送線路３０の関係は，図１と同様である。

この実施の形態の出力ドライバ回路１２は，図１の回路と同様に，電源電圧Ｖｄｄと基準電圧Ｖｓｓとの間に直列に設けられたＰチャネルの第１のトランジスタＰ１とＮチャネルの第２のトランジスタＮ２とを有し，第１，第２のトランジスタの接続点が出力端子ＯＵＴである出力トランジスタ回路と，第１のトランジスタＰ１のゲートのノードＮｄ１を駆動する第１のプリバッファ回路と，第２のトランジスタＮ２のゲートのノードＮｄ２を駆動する第２のプリバッファ回路とを有する。

第１のプリバッファ回路ＰＲ１は，データ信号ＤＡＴＡ１がＮＯＲゲート４１を介してゲートに供給され第１のトランジスタＰ１のゲートＮｄ１を駆動するＰチャネルの第３のトランジスタＰ３とＮチャネルの第４のトランジスタＮ４と，第４のトランジスタＮ４と基準電圧Ｖｓｓとの間に設けられた電流源トランジスタＮ５と，電源電圧Ｖｄｄと第３のトランジスタＰ３との間に設けられダイオード接続されたＰチャネルの第５のトランジスタＰ２１とを有する。

また，第２のプリバッファ回路ＰＲ２は，データ信号ＤＡＴＡ１がＮＡＮＤゲート４２を介してゲートに供給され第２のトランジスタＮ２のゲートＮｄ２を駆動するＰチャネルの第６のトランジスタＰ６とＮチャネルの第７のトランジスタＮ７と，第６のトランジスタＰ６と電源電圧Ｖｄｄとの間に設けられた電流源トランジスタＰ８と，基準電圧Ｖｓｓと第７のトランジスタＮ７との間に設けられダイオード接続されたＮチャネルの第８のトランジスタＮ２２とを有する。

すなわち，図４のドライバ回路１２は，図１のドライバ回路１２において，ゲートとドレイン間を接続したダイオード接続のトランジスタＰ２１とＮ２２とが，プリバッファ回路ＰＲ１，ＰＲ２にそれぞれ設けられた構成である。このダイオード接続のトランジスタＰ２１を設けることにより，ノードＮｄ１をＶｄｄ−ＶｔｈｐとＶｓｓとの間に制限することができ，図２のようにノードＮｄ１を電源電圧ＶｄｄからＶｄｄ−Ｖｔｈｐまで高速に立ち下げる動作を利用しなくて良いことになる。同様に，ダイオード接続のトランジスタＮ２２を設けることにより，ノードＮｄ２をＶｄｄとＶｓｓ＋Ｖｔｈｎとの間に制限することができ，図２のようにノードＮｄ２を基準電圧ＶｓｓからＶｓｓ＋Ｖｔｈｎまで高速に立ち上げる動作を利用しなくて良いことになる。

図５は，図４のドライバ回路１２の動作を示すタイミングチャート図である。ＮＯＲゲート４１とＮＡＮＤゲート４２により図３とはデータ信号ＤＡＴＡ１の極性が逆の関係になっている。図３と対比すると理解できるとおり，ダイオード接続のトランジスタＰ２１を設けることにより，ノードＮｄ１をＶｄｄ−ＶｔｈｐとＶｓｓとの間に制限している。したがって，ノードＮｄ１の立ち下がり特性３６のばらつきは抑制される。同様に，ダイオード接続のトランジスタＮ２２を設けることにより，ノードＮｄ２をＶｄｄとＶｓｓ＋Ｖｔｈｎとの間に制限している。したがって，ノードＮｄ２の立ち上がり特性３８のばらつきは抑制される。

図４のドライバ回路１２では，出力トランジスタＰ１とダイオード接続トランジスタＰ２１とが，共に，チャネルとソースが電源電圧Ｖｄｄに直接接続されているので，同じＶ−Ｉ特性（ゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係特性）で動作する。しかも，これらのトランジスタの閾値電圧Ｖｔｈｐのばらつきは同じ方向にばらつくのが一般的である。そのため，時間ｔ１−ｔ２の間では，ノードＮｄ１の電位はＶｄｄ−Ｖｔｈｐに維持され出力トランジスタＰ１は非導通状態にされ，時間ｔ２後のノードＮｄ１の立ち下がり特性３６に応答して出力トランジスタＰ１が導通状態に遷移する。

同様に，出力トランジスタＮ２とダイオード接続トランジスタＮ２２とが，共に，チャネルとソースが基準電圧Ｖｓｓに直接接続されているので，同じＶ−Ｉ特性で動作する。しかも，これらのトランジスタの閾値電圧Ｖｔｈｎのばらつきは同じ方向にばらつくのが一般的である。そのため，時間ｔ１の前や時間ｔ２後では，ノードＮｄ２の電位はＶｓｓ＋Ｖｔｈｎに維持され出力トランジスタＮ２は非導通状態にされ，時間ｔ１後のノードＮｄ２の立ち上がり特性３８に応答して出力トランジスタＮ２が導通状態に遷移する。

このように，図４のドライバ回路によれば，出力トランジスタＰ１，Ｎ２の非導通状態から導通状態への遷移動作が，トランジスタや抵抗の製造ばらつきに影響を与えることが少なくなる。

図４において，入出力コントローラ４０は，出力データ信号ＤＡＴＡ１と，ハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬとを出力する。ハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬがＬレベルのときは，データ信号ＤＡＴＡ１にかかわらず，ＮＯＲゲート４１の出力Ｎｄ３がＬレベルに固定され，ＮＡＮＤゲート４２の出力Ｎｄ４がＨレベルに固定される。その結果，ノードＮｄ１はＨレベル，ノードＮｄ２はＬレベルに固定され，出力トランジスタＰ１，Ｎ２は共にオフ状態に固定され，出力ＯＵＴはハイインピーダンス状態にされる。つまり，出力ドライバ回路１２は出力ＯＵＴをハイインピーダンス状態にしてディセーブル状態になる。このとき，相手側のＵＳＢデバイスの出力ドライバ回路２６から入力バッファ回路１６に信号が送信される。

一方，ハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬがＨレベルのときは，データ信号ＤＡＴＡ１に依存して，出力トランジスタＰ１，Ｎ２がオン，オフまたはオフ，オンになる。この状態が，出力ＯＵＴを駆動するドライバ状態である。このドライバ状態のときは，相手側のＵＳＢデバイスの出力ドライバ回路２６はハイインピーダンス状態に制御されている。

上記のハイインピーダンス状態では，ダイオード接続のトランジスタＰ２１，Ｎ２２を設けたことで，ノードＮｄ１はＶｄｄ−Ｖｔｈｐに，ノードＮｄ２はＶｓｓ＋Ｖｔｈｎになる。そのため，出力トランジスタＰ１，Ｎ２を完全なオフ状態にすることができない。

図６は，第２の実施の形態における出力ドライバ回路を示す図である。図４の出力ドライバ回路１２と異なる構成は，ダイオード接続トランジスタＰ２１に並列に設けられハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬにより制御されるＰチャネルトランジスタＰ２３と，ダイオード接続トランジスタＮ２２に並列に設けられハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬの反転信号により制御されるＮチャネルトランジスタＮ２４とである。これらのトランジスタＰ２３，Ｎ２４は，ハイインピーダンス状態のときに，共にオン状態に制御され，ノードＮｄ１，Ｎｄ２を電源電圧Ｖｄｄ，基準電圧Ｖｓｓにそれぞれ固定する。これにより，出力トランジスタＰ１，Ｎ２は完全にオフ状態にされる。一方，これらのトランジスタＰ２３，Ｎ２４は，ドライブ状態の時に共にオフ状態に制御される。

図７は，図６の出力ドライバ回路の動作を示すタイミングチャート図である。時間ｔ１，ｔ２の動作は図５と同じである。そして，時間ｔ３にてハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬがＬレベルになり，出力ドライバ回路１２はドライブ状態からハイインピーダンス状態にされる。すなわち，時間ｔ３で，ハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬのＬレベルに応答して，トランジスタＰ２３とトランジスタＮ２４が共にオン状態になり，ノードＮｄ１は電源電圧Ｖｄｄに上昇し，ノードＮｄ２は基準電圧Ｖｓｓに下降している。その結果，出力トランジスタＰ１，Ｎ２は完全にオフ状態になる。

以上のように，第２の実施の形態では，ダイオード接続トランジスタＰ２１，Ｎ２２に並列にトランジスタＰ２３，Ｎ２４を設けることで，それらのトランジスタＰ２１，Ｎ２２を設けたことによるハイインピーダンス状態での動作を改善している。

第２の実施の形態の出力ドライバ回路１２は，出力ハイインピーダンス状態から，出力のハイインピーダンス状態が解除されたドライブ状態に切りかわるとき，ノードＮｄ１が電源電圧ＶｄｄからＶｄｄ−Ｖｔｈｐに遷移，または，ノードＮｄ２が基準電圧ＶｓｓからＶｓｓ＋Ｖｔｈｎに遷移する。いずれのノードが遷移するかは，出力データ信号ＤＡＴＡ１のレベルの切り替わり方向に対応する。一方で，一旦ドライブ状態になれば，ハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬがＨレベルになり，トランジスタＰ２３，Ｎ２４はオフ状態になるので，ノードＮｄ１，Ｎｄ２は，Ｖｄｄ−ＶｔｈｐまたはＶｓｓ＋Ｖｔｈｎまでしか上昇または下降しない。すなわち，ドライブ状態では，ノードＮｄ１が電源電圧ＶｄｄからＶｄｄ−Ｖｔｈｐに遷移することもなく，または，ノードＮｄ２が基準電圧ＶｓｓからＶｓｓ＋Ｖｔｈｎに遷移することもない。

その結果，ハイインピーダンス状態からドライブ状態に切り替わった後の最初の出力データ信号の切り替わり時において，ノードＮｄ１の電源電圧ＶｄｄからＶｄｄ−Ｖｔｈｐへの遷移時間，またはノードＮｄ２の基準電圧ＶｓｓからＶｓｓ＋Ｖｔｈｎへの遷移時間が，出力ＯＵＴの遷移開始時間の遅れを招く。また，ノードＮｄ１，Ｎｄ２の遷移時間が電流源トランジスタの特性ばらつきに起因してばらつき，出力ＯＵＴの遷移開始時間のばらつきも招く。

図８は，第３の実施の形態における出力ドライブ回路を示す図である。第３の実施の形態では，上記のハイインピーダンス状態からドライブ状態に切り替わった後の最初の出力データ信号の切り替わり時における不適切な動作を改善する。

図８の出力ドライブ回路１２は，図６の出力ドライブ回路の構成に加えて，補助トランジスタＮ１０，Ｐ１１を有する補助回路３２と，それらの導通と遮断を制御する検出回路３３Ａ，３３Ｂとを有する。すなわち，出力トランジスタＰ１のゲートのノードＮｄ１を駆動するプリバッファ回路ＰＲ１は，ノードＮｄ１の立ち下がりのスルーレートを制御する電流源トランジスタＮ５に並列に，補助トランジスタＮ１０と，その補助トランジスタＮ１０のゲートを制御する検出回路３３Ａとを有する。検出回路３３Ａは，図２の検出回路のトランジスタＰ１２，抵抗Ｒ１３，インバータＩＮ１４に加えて，補助回路制御信号Ｓｕｐ＿ＣＴＲＬにより制御されるトランジスタＰ３２，Ｎ３１を有する。

補助回路制御信号Ｓｕｐ＿ＣＴＲＬがディセーブル状態（Ｌレベル）のときは，これらのトランジスタＰ３２，Ｎ３１はそれぞれオン，オフとなり，インバータＩＮ１４の出力をＬレベルにして，補助トランジスタＮ１０をオフにする。一方，補助回路制御信号Ｓｕｐ＿ＣＴＲＬがイネーブル状態（Ｈレベル）のときは，これらのトランジスタＰ３２，Ｎ３１はそれぞれオフ，オンとなり，ノードＮｄ１がＨレベルであればトランジスタＰ１２もオフであり，インバータＩＮ１４の出力がＨレベルになり，補助トランジスタＮ１０がオンになり，ノードＮｄ１の立ち下げを高速に行う。ただし，ノードＮｄ１がＶｄｄ−Ｖｔｈｐに達するとトランジスタＰ１２がオンになりインバータＩＮ１４の出力がＬレベルになり，補助トランジスタＮ１０はオフになる。トランジスタＰ１２のオン電流は，トランジスタＮ３１と抵抗Ｒ１３の電流に打ち勝つ程度に大きく，インバータＩＮ１４の出力をＬレベルにする。

同様に，出力トランジスタＮ２のゲートのノードＮｄ２を駆動するプリバッファ回路ＰＲ２は，ノードＮｄ２の立ち上がりのスルーレートを制御する電流源トランジスタＰ８に並列に，補助トランジスタＰ１１と，その補助トランジスタＰ１１のゲートを制御する検出回路３４Ａとを有する。検出回路３４Ａは，図２の検出回路のトランジスタＮ１６，抵抗Ｒ１５，インバータＩＮ１７に加えて，補助回路制御信号Ｓｕｐ＿ＣＴＲＬにより制御されるトランジスタＰ３３，Ｎ３４を有する。

補助トランジスタＰ１１と検出回路３４Ａの動作は，プリバッファ回路ＰＲ１と逆になる。すなわち，補助回路制御信号Ｓｕｐ＿ＣＴＲＬがディセーブル状態（Ｌレベル）のときは，インバータ４４により，トランジスタＰ３３，Ｎ３４はそれぞれオフ，オンとなり，インバータＩＮ１７の出力をＨレベルにして，補助トランジスタＮ１０をオフにする。一方，補助回路制御信号Ｓｕｐ＿ＣＴＲＬがイネーブル状態（Ｈレベル）のときは，インバータ４４により，トランジスタＰ３３，Ｎ３４はそれぞれオン，オフとなり，ノードＮｄ２がＬレベルであればトランジスタＮ１６もオフであり，インバータＮ１４の出力がＬレベルになり，補助トランジスタＰ１１がオンになり，ノードＮｄ２の立ち上げを高速に行う。ただし，ノードＮｄ２がＶｓｓ＋Ｖｔｈｎに達するとトランジスタＮ１６がオンになりインバータＩＮ１７の出力がＨレベルになり，補助トランジスタＰ１１はオフになる。トランジスタＮ１６のオン電流は，トランジスタＰ３３と抵抗Ｒ１５の電流に打ち勝つ程度に大きく，インバータＩＮ１７の出力をＨレベルにする。

抵抗Ｒ１３，Ｒ１５は，例えば，電流源トランジスタＮ５，Ｐ８と同様に，ゲートが所定の電圧に接続されたカレントミラー回路で構成されてもよい。カレントミラー回路構成にすることで，所望の電流を抵抗Ｒ１３，Ｒ１５に流すことができる。カレントミラー回路については，前述の特許文献２に開示されており，特許文献２が引用により本明細書に包含される。

図９，図１０は，図８の第３の実施の形態における出力ドライブ回路の動作を示すタイミングチャート図である。これらの図では，時間ｔ０でハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬがハイインピーダンス状態のＬレベルからドライブ状態のＨレベルに切り替わり，ドライブ状態において時間ｔ１，ｔ２で出力データ信号ＤＡＴＡ１が切り替わっている。図９は，出力データ信号ＤＡＴＡ１が時間ｔ１でＬレベルからＨレベルに，時間ｔ２でＨレベルからＬレベルにそれぞれ切り替わっている。また，図１０は，出力データ信号ＤＡＴＡ１のレベルがその逆になっている。

第３の実施の形態において，補助回路制御信号Ｓｕｐ＿ＣＴＲＬは，（１）ハイインピーダンス状態とドライブ状態にかかわらず常にイネーブル状態（Ｈレベル）にする，（２）ハイインピーダンス状態ではディセーブル状態（Ｌレベル）にしドライブ状態では常にイネーブル状態（Ｈレベル）にする，（３）ハイインピーダンス状態ではディセーブル状態（Ｌレベル）にしドライブ状態では最初に出力データ信号が切り替わる時間ｔ１までイネーブル状態（Ｈレベル）にしその後はディセーブル状態（Ｌレベル）に保つ，のいずれかにする。図９，図１０には，補助回路制御信号Ｓｕｐ＿ＣＴＲＬを上記（３）の例を実線で示している。上記（２）の例は一点鎖線で示している。

図９について動作を説明する。時間ｔ０より前のハイインピーダンス状態ではハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬがＬレベルであると共に，補助回路制御信号Ｓｕｐ＿ＣＴＲＬがディセーブル状態（Ｌレベル）になっている。これにより，検出回路３３ＡのトランジスタＮ３１，トランジスタＰ３３が共にオフになり，Ｐ１２，Ｎ３１，Ｒ１３の経路の電流と，Ｒ１５，Ｐ３３，Ｎ１６の経路の電流は遮断され，電流消費がない。

時間ｔ０でハイインピーダンス状態からドライブ状態になるとき，ハイインピーダンス制御信号ＨｉＺ＿ＣＴＲＬをＨレベルにすると共に，補助回路制御信号Ｓｕｐ＿ＣＴＲＬをイネーブル状態（Ｈレベル）にする。これにより，トランジスタＰ２３，Ｎ４はオフになり，検出回路３３Ａ，３４Ａはイネーブル状態になる。

このとき，データ信号ＤＡＴＡ１がＬレベルであると，ノードＮｄ３がＨレベルになり，プリバッファ回路ＰＲ１はノードＮｄ１を電源電圧Ｖｄｄから立ち下げる。このとき，検出回路３３Ａがイネーブル状態になっているので，ノードＮｄ１のＨレベルによりインバータＩＮ１４の出力がＨレベルであり，補助トランジスタＮ１０がオンになり，電流源トランジスタＮ５もオンであるので，ノードＮｄ１が電源電圧ＶｄｄからＶｄｄ−Ｖｔｈｐまで急速に立ち下がり，その後は電流源トランジスタＮ５のオン電流だけで低いスルーレートで立ち下がる。

一方，プリバッファ回路ＰＲ２側では，データ信号ＤＡＴＡ１がＬレベルであるので，ノードＮｄ４がＨレベルであり，ノードＮｄ２はグランド電圧Ｖｓｓのまま維持される。ただし，検出回路３４Ａでは，インバータ４４の出力がＬレベルでありトランジスタＰ３３がオンし，インバータＩＮ１７の出力がＬレベルになり補助トランジスタＰ１１はオン可能な状態になっている。

時間ｔ１でデータ信号ＤＡＴＡ１がＬレベルからＨレベルに切り替わると，プリバッファ回路ＰＲ２側で，ノードＮｄ４がＬレベルになりトランジスタＰ６がオンする。その結果，電流源トランジスタＰ８と補助トランジスタＰ１１のオン電流により，ノードＮｄ２が基準電圧ＶｓｓからＶｓｓ＋Ｖｔｈｎまで急速に立ち上がる。ノードＮｄ２がＶｓｓ＋Ｖｔｈｎに達すると，トランジスタＮ１６がオンして，インバータＩＮ１７の出力がＨレベルになり，補助トランジスタＰ１１はオフになる。その後は，ノードＮｄ２は電流源トランジスタＰ８のオン電流により小さいスルーレートで立ち上がる。

一方，プリバッファ回路ＰＲ１側では，ノードＮｄ１はトランジスタＰ２１，Ｐ３によりＶｄｄ−Ｖｔｈｐまで急速に立ち上がる。

時間ｔ１でデータ信号ＤＡＴＡ１が切り替わった後は，ノードＮｄ１はＶｄｄ−ＶｔｈとＶｓｓの間でレベルが上下し，ノードＮｄ２はＶｓｓ＋ＶｔｈｎとＶｄｄの間でレベルが上下する。したがって，前述の（３）の例では，補助回路制御信号Ｓｕｐ＿ＣＮＴＬを時間ｔ１後にディセーブル状態（Ｌレベル）にする。これにより，検出回路３３Ａ，３４ＡにおいてトランジスタＮ３１，Ｐ３３がオフになり，検出回路内の貫通電流は遮断される。さらに，インバータＩＮ１４の出力がＬレベルになり補助トランジスタＮ１０はオフ状態になり，同様に，インバータＩＮ１７の出力がＨレベルになり補助トランジスタＰ１１もオフ状態になる。つまり，補助回路３２はディセーブル状態になる。

時間ｔ２で再びデータ信号ＤＡＴＡ１がＨレベルからＬレベルに切り替わる。このときの動作は，図７の時間ｔ２での動作と同じである。

ドライブ状態において，検出回路３３Ａ，３４Ａの貫通電流の存在がそれほど問題にならない場合は，前述の（２）の例のように，補助回路制御信号Ｓｕｐ＿ＣＴＲＬをイネーブル状態（Ｈレベル）に維持しても良い。そのように制御しても，ドライブ状態ではプリバッファ回路ＰＲ１側のダイオード接続のトランジスタＰ２１によりノードＮｄ１はＶｄｄ−Ｖｔｈｐまでしか上昇しないので，トランジスタＰ１２はオン状態を維持し，インバータＩＮ１４の出力がＬレベルを維持し補助トランジスタＮ１０はほとんど動作しない。同様に，プリバッファ回路ＰＲ２側のダイオード接続のトランジスタＮ２２によりノードＮｄ２はＶｓｓ＋Ｖｔｈｎまでしか下降しないので，トランジスタＮ１６はオン状態を維持し，補助トランジスタＰ１１もほとんど動作しない。

図１０の動作では，データ信号ＤＡＴＡ１が時間ｔ０ではＨレベルであり，時間ｔ１でＨレベルからＬレベルに切り替わり，時間ｔ２でＬレベルからＨレベルに切り替わる。したがって，プリバッファ回路ＰＲ１，ＰＲ２の動作は，図９と逆の関係になる。図１０の場合も，時間ｔ０でハイインピーダンス状態からドライブ状態に切り替わり，補助回路制御信号Ｓｕｐ＿ＣＴＲＬがディセーブル状態からイネーブル状態（Ｈレベル）に切り替わる。それに応答して，プリバッファ回路ＰＲ２側で，ノードＮｄ２が基準電圧ＶｓｓからＶｓｓ＋Ｖｔｈｎまで急速に立ち上がり，その後低いスルーレートで立ち上がる。一方，時間ｔ１でデータ信号ＤＡＴＡ１がＨレベルからＬレベルに切り替わると，プリバッファ回路ＰＲ１側で，ノードＮｄ１が電源電圧ＶｄｄからＶｄｄ−Ｖｓｓに急速に立ち下がり，その後低いスルーレートで立ち下がる。

時間ｔ１の後に，補助回路制御信号Ｓｕｐ＿ＣＴＲＬがディセーブル状態（Ｌレベル）に切り換えられて補助トランジスタＮ１０，Ｐ１１が共にオフになっても，ダイオード接続のトランジスタＰ２１，Ｎ２２により，ノードＮｄ１はＶｄｄ−ＶｔｈとＶｓｓ間を上下し，ノードＮｄ２はＶｄｄとＶｓｓ＋Ｖｔｈ間を上下する。

上記と同様に，ドライブ状態において，補助回路制御信号Ｓｕｐ＿ＣＴＲＬはイネーブル状態（Ｈレベル）に維持されてもよい。ただし，その場合は，検出回路３３Ａ，３４Ａに貫通電流が流れる。

さらに，上記の（１）の例にあるとおり，検出回路３３Ａ，３４Ａが常時イネーブル状態にしてもよい。その場合は，図２の検出回路３３，３４を３３Ａ，３４Ａの代わりに用いても良い。

上記の通り，第３の実施の形態によれば，ハイインピーダンス状態からドライブ状態に切り替わった最初のデータ信号の切り替わりにおいても，ノードＮｄ１，Ｎｄ２のＶｄｄ−Ｖｔｈまでの立ち下がりまたはＶｓｓ＋Ｖｔｈｎまでの立ち上がりを高速化できるので，出力ＯＵＴの遷移開始タイミングが遅延することが回避される。

図１１は，図４の第１の実施の形態をI²Cに適用した場合の出力ドライバ回路を示す図である。I2Cの場合は，出力端子がオープンドレイン構成である。よって，図１１の出力ドライバ回路は，図４のトランジスタＰ１とそのプリバッファ回路ＰＲ１が設けられていない。その代わりに，伝送線路３０がプルアップ抵抗Ｒｐｕｌを介して電源Ｖｄｄに接続されている。それにより，トランジスタＮ２がオンになれば出力ＯＵＴはＬレベル，トランジスタＮ２がオフになれば出力ＯＵＴはＨレベルになる。プリバッファ回路ＰＲ２とトランジスタＮ２の動作は，図４と同じである。

図１２は，図６の第２の実施の形態をI²Cに適用した場合の出力ドライバ回路を示す図である。この例も，同様に，図６のトランジスタＰ１とそのプリバッファ回路ＰＲ１が設けられていない。その代わりにプルアップ抵抗Ｒｐｕｌが設けられている。プリバッファ回路ＰＲ２とトランジスタＮ２の動作は，図６と同じである。

図１３は，図８の第３お実施の形態をI²Cに適用した場合の出力ドライバ回路を示す図である。この例も，同様に，図８のトランジスタＰ１とそのプリバッファ回路ＰＲ１が設けられていない。その代わりにプルアップ抵抗Ｒｐｕｌが設けられている。プリバッファ回路ＰＲ２とトランジスタＮ２の動作は，図８と同じである。

図４，６，８において，出力トランジスタＰ１を常時オフ状態にして実質的にオープンドレイン構成にした出力ドライブ回路も，I²Cに適用することができる。

以上説明したとおり，上記の実施の形態によれば，低速ドライブ回路において，トランジスタの特性ばらつきによる出力信号の立ち上がり及び立ち下がり特性のばらつきを抑制することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
入力信号に応答して出力端子を駆動するドライバ回路において，
電源電圧（Ｖｄｄ）と基準電圧（Ｖｓｓ）との間に直列に設けられた第１導電型の第１のトランジスタ（Ｐ１）と第２導電型の第２のトランジスタ（Ｎ２）とを有し，前記第１，第２のトランジスタの接続点が前記出力端子である出力トランジスタ回路と，
前記入力信号に応答して前記第１のトランジスタ（Ｐ１）のゲートを駆動する第１のプリバッファ回路と，
前記入力信号に応答して前記第２のトランジスタ（Ｎ２）のゲートを駆動する第２のプリバッファ回路とを有し，
前記第１のプリバッファ回路は，前記入力信号がゲートに供給され前記第１のトランジスタ（Ｐ１）のゲートを駆動する前記第１導電型の第３のトランジスタ（Ｐ３）と前記第２導電型の第４のトランジスタ（Ｎ４）と，前記第４のトランジスタと前記基準電圧（Ｖｓｓ）との間に設けられた第１の電流源（Ｎ５）と，前記電源電圧（Ｖｄｄ）と第３のトランジスタ（Ｐ３）との間に設けられダイオード接続された前記第１導電型の第５のトランジスタ（Ｐ２１）とを有し，
前記第２のプリバッファ回路は，前記入力信号がゲートに供給され前記第２のトランジスタ（Ｎ２）のゲートを駆動する前記第１導電型の第６のトランジスタ（Ｐ６）と前記第２導電型の第７のトランジスタ（Ｎ７）と，前記第６のトランジスタと前記電源電圧（Ｖｄｄ）との間に設けられた第２の電流源（Ｐ８）と，前記基準電圧（Ｖｓｓ）と第７のトランジスタ（Ｎ７）との間に設けられダイオード接続された前記第２導電型の第８のトランジスタ（Ｎ２２）とを有することを特徴とするドライバ回路。

（付記２）
付記１において，
出力ハイインピーダンス状態時に，前記第１のトランジスタ（Ｐ１）と第２のトランジスタ（Ｎ２）とは共にオフ状態になり，出力ドライブ状態時に，前記第１のトランジスタ（Ｐ１）と第２のトランジスタ（Ｎ２）とは，前記入力信号のレベルに応じて，オン状態とオフ状態もしくはオフ状態とオン状態になり，
前記第１のプリバッファ回路は，さらに，前記電源電圧（Ｖｄｄ）と第３のトランジスタ（Ｐ３）との間に前記第５のトランジスタ（Ｐ２１）と並列に設けられ，前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第１導電型の第９のトランジスタ（Ｐ２３）を有し，
前記第２のプリバッファ回路は，さらに，前記基準電圧（Ｖｓｓ）と第７のトランジスタ（Ｎ７）との間に前記第８のトランジスタ（Ｎ２２）と並列に設けられ，前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第２導電型の第１０のトランジスタ（Ｎ２４）を有することを特徴とするドライバ回路。

（付記３）
付記２において，
前記出力ハイインピーダンス状態時に，前記第１のトランジスタ（Ｐ１）のゲートは前記電源電圧（Ｖｄｄ）に維持され，前記第２のトランジスタ（Ｎ２）のゲートは前記基準電圧（Ｖｓｓ）に維持されることを特徴とするドライバ回路。

（付記４）
付記１または２において，
出力ハイインピーダンス状態時に，前記第１のトランジスタ（Ｐ１）と第２のトランジスタ（Ｎ２）とは共にオフ状態になり，出力ドライブ状態時に，前記第１のトランジスタ（Ｐ１）と第２のトランジスタ（Ｎ２）とは，前記入力信号のレベルに応じて，オン状態とオフ状態もしくはオフ状態とオン状態になり，
前記第１のプリバッファ回路は，さらに，前記第１の電流源（Ｎ５）に並列に設けられた前記第２導電型の第１の補助トランジスタ（Ｎ１０）と，前記第１のトランジスタのゲートの電位が前記電源電圧（Ｖｄｄ）の電位から前記第１導電型のトランジスタの閾値電圧低い電位まで低下する時に前記第１の補助トランジスタをオンにし，前記閾値電圧低い電位よりさらに低くなると前記第１の補助トランジスタをオフにする第１の検出回路（３３Ａ）とを有し，
前記第２のプリバッファ回路は，さらに，前記第２の電流源（Ｐ８）に並列に設けられた前記第１導電型の第２の補助トランジスタ（Ｐ１１）と，前記第２のトランジスタのゲートの電位が前記基準電圧（Ｖｓｓ）の電位から前記第２導電型のトランジスタの閾値電圧高い電位まで上昇する時に前記第２の補助トランジスタをオンにし，前記閾値電圧高い電位よりさらに高くなると前記第２の補助トランジスタをオフにする第２の検出回路（３４Ａ）とを有することを特徴とするドライバ回路。

（付記５）
付記４において，
前記第１，第２の検出回路（３３Ａ，３４Ａ）は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから少なくとも前記入力信号が最初に切り替わる時は，イネーブル状態に制御され，前記第１，第２の補助トランジスタのオン，オフを制御することを特徴とするドライバ回路。

（付記６）
付記５において，
前記第１，第２の検出回路は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後は，ディセーブル状態に制御され，前記第１，第２の補助トランジスタはオフに維持されることを特徴とするドライバ回路。

（付記７）
付記５において，
前記第１，第２の検出回路は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後も，イネーブル状態に制御されることを特徴とするドライバ回路。

（付記８）
付記５において，
前記第１，第２の検出回路は，前記出力ハイインピーダンス状態では，ディセーブル状態に制御され，前記出力ドライブ状態に切り替わるときに，イネーブル状態に切り換えられることを特徴とするドライバ回路。

（付記９）
付記１において，
前記第１，第２の電流源は，カレントミラー回路により所定の電流値に設定されていることを特徴とするドライバ回路。

（付記１０）
付記１において，
前記第１のトランジスタと第５のトランジスタは，チャネルとソースとが前記電源電圧に直接接続され，
前記第２のトランジスタと第８のトランジスタは，チャネルとソースとが前記基準電圧に直接接続されていることを特徴とするドライバ回路。

（付記１１）
入力信号に応答して出力端子を駆動するドライバ回路において，
電源電圧（Ｖｄｄ）と基準電圧（Ｖｓｓ）との間に直列に設けられた第１導電型の第１のトランジスタ（Ｐ１）と第２導電型の第２のトランジスタ（Ｎ２）とを有し，前記第１，第２のトランジスタの接続点が前記出力端子である出力トランジスタ回路と，
前記入力信号に応答して前記第１のトランジスタ（Ｐ１）のゲートを駆動する第１のプリバッファ回路と，
前記入力信号に応答して前記第２のトランジスタ（Ｎ２）のゲートを駆動する第２のプリバッファ回路とを有し，
前記第１のプリバッファ回路の前記電源電圧側に第１の導電型の第１のダイオード接続トランジスタを有し，前記第１のトランジスタと第１のダイオード接続トランジスタとは，そのチャネルとソースが直接前記電源電圧に接続され，
前記第２のプリバッファ回路の前記基準電圧側に第２導電型の第２のダイオード接続トランジスタを有し，前記第２のトランジスタと第２のダイオード接続トランジスタとは，そのチャネルとソースが直接前記基準電圧に接続されていることを特徴とするドライバ回路。

（付記１２）
入力信号に応答して出力端子を駆動するドライバ回路において，
前記出力端子と基準電圧（Ｖｓｓ）との間に設けられた第２導電型の出力トランジスタ（Ｎ２）と，
前記入力信号に応答して前記出力トランジスタ（Ｎ２）のゲートを駆動するプリバッファ回路とを有し，
前記プリバッファ回路は，前記入力信号がゲートに供給され前記出力トランジスタ（Ｎ２）のゲートを駆動する第１導電型の第６のトランジスタ（Ｐ６）と前記第２導電型の第７のトランジスタ（Ｎ７）と，前記第６のトランジスタと電源電圧（Ｖｄｄ）との間に設けられた電流源（Ｐ８）と，前記基準電圧（Ｖｓｓ）と第７のトランジスタ（Ｎ７）との間に設けられダイオード接続された前記第２導電型の第８のトランジスタ（Ｎ２２）とを有することを特徴とするドライバ回路。

（付記１３）
付記１２において，
出力ハイインピーダンス状態時に，前記出力トランジスタ（Ｎ２）はオフ状態になり，出力ドライブ状態時に，前記出力トランジスタ（Ｎ２）は，前記入力信号のレベルに応じて，オン状態もしくはオフ状態になり，
前記プリバッファ回路は，さらに，前記基準電圧（Ｖｓｓ）と第７のトランジスタ（Ｎ７）との間に前記第８のトランジスタ（Ｎ２２）と並列に設けられ，前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第２導電型の第１０のトランジスタ（Ｎ２４）を有することを特徴とするドライバ回路。

（付記１４）
付記１３において，
前記出力ハイインピーダンス状態時に，前記出力トランジスタ（Ｎ２）のゲートは前記基準電圧（Ｖｓｓ）に維持されることを特徴とするドライバ回路。

（付記１５）
付記１２または１３において，
出力ハイインピーダンス状態時に，出力トランジスタ（Ｎ２）はオフ状態になり，出力ドライブ状態時に，前記出力トランジスタ（Ｎ２）は，前記入力信号のレベルに応じて，オン状態もしくはオフ状態になり，
前記プリバッファ回路は，さらに，前記電流源（Ｐ８）に並列に設けられた前記第１導電型の補助トランジスタ（Ｐ１１）と，前記出力トランジスタのゲートの電位が前記基準電圧（Ｖｓｓ）の電位から前記第２導電型のトランジスタの閾値電圧高い電位まで上昇する時に前記補助トランジスタをオンにし，前記閾値電圧高い電位よりさらに高くなると前記補助トランジスタをオフにする検出回路（３４Ａ）とを有することを特徴とするドライバ回路。

（付記１６）
付記１５において，
前記検出回路（３４Ａ）は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから少なくとも前記入力信号が最初に切り替わる時は，イネーブル状態に制御され，前記補助トランジスタのオン，オフを制御することを特徴とするドライバ回路。

（付記１７）
付記１６において，
前記検出回路は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後は，ディセーブル状態に制御され，前記補助トランジスタはオフに維持されることを特徴とするドライバ回路。

（付記１８）
付記１６において，
前記検出回路は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後も，イネーブル状態に制御されることを特徴とするドライバ回路。

Ｐ１：第１のトランジスタ Ｎ２：第２のトランジスタ
Ｐ３：第３のトランジスタ Ｎ４：第４のトランジスタ
Ｐ２１：第５のトランジスタ Ｐ６：第６のトランジスタ
Ｎ７：第７のトランジスタ Ｎ２２：第８のトランジスタ
１２：ドライバ回路 ＰＲ１：第１のプリバッファ回路
ＰＲ２：第２のプリバッファ回路 Ｐ２３：第９のトランジスタ
Ｎ２４：第１０のトランジスタ ３２：補助回路
３３Ａ：第１の検出回路 ３４Ａ：第２の検出回路

Claims (10)

1. 入力信号に応答して出力端子を駆動するドライバ回路において，
   電源電圧と基準電圧との間に直列に設けられた第１導電型の第１のトランジスタと第２導電型の第２のトランジスタとを有し，前記第１，第２のトランジスタの接続点が前記出力端子である出力トランジスタ回路と，
   前記入力信号に応答して前記第１のトランジスタのゲートを駆動する第１のプリバッファ回路と，
   前記入力信号に応答して前記第２のトランジスタのゲートを駆動する第２のプリバッファ回路とを有し，
   前記第１のプリバッファ回路は，前記入力信号がゲートに供給され前記第１のトランジスタのゲートを駆動する前記第１導電型の第３のトランジスタと前記第２導電型の第４のトランジスタと，前記第４のトランジスタと前記基準電圧との間に設けられた第１の電流源と，前記電源電圧と第３のトランジスタとの間に設けられダイオード接続された前記第１導電型の第５のトランジスタとを有し，
   前記第２のプリバッファ回路は，前記入力信号がゲートに供給され前記第２のトランジスタのゲートを駆動する前記第１導電型の第６のトランジスタと前記第２導電型の第７のトランジスタと，前記第６のトランジスタと前記電源電圧との間に設けられた第２の電流源と，前記基準電圧と第７のトランジスタとの間に設けられダイオード接続された前記第２導電型の第８のトランジスタとを有することを特徴とするドライバ回路。
2. 請求項１において，
   出力ハイインピーダンス状態時に，前記第１のトランジスタと第２のトランジスタとは共にオフ状態になり，出力ドライブ状態時に，前記第１のトランジスタと第２のトランジスタとは，前記入力信号のレベルに応じて，オン状態とオフ状態もしくはオフ状態とオン状態になり，
   前記第１のプリバッファ回路は，さらに，前記電源電圧と第３のトランジスタとの間に前記第５のトランジスタと並列に設けられ，前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第１導電型の第９のトランジスタを有し，
   前記第２のプリバッファ回路は，さらに，前記基準電圧と第７のトランジスタとの間に前記第８のトランジスタと並列に設けられ，前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第２導電型の第１０のトランジスタを有することを特徴とするドライバ回路。
3. 請求項２において，
   前記出力ハイインピーダンス状態時に，前記第１のトランジスタのゲートは前記電源電圧に維持され，前記第２のトランジスタのゲートは前記基準電圧に維持されることを特徴とするドライバ回路。
4. 請求項１または２において，
   出力ハイインピーダンス状態時に，前記第１のトランジスタと第２のトランジスタとは共にオフ状態になり，出力ドライブ状態時に，前記第１のトランジスタと第２のトランジスタとは，前記入力信号のレベルに応じて，オン状態とオフ状態もしくはオフ状態とオン状態になり，
   前記第１のプリバッファ回路は，さらに，前記第１の電流源に並列に設けられた前記第２導電型の第１の補助トランジスタと，前記第１のトランジスタのゲートの電位が前記電源電圧の電位から前記第１導電型のトランジスタの閾値電圧低い電位まで低下する時に前記第１の補助トランジスタをオンにし，前記閾値電圧低い電位よりさらに低くなると前記第１の補助トランジスタをオフにする第１の検出回路とを有し，
   前記第２のプリバッファ回路は，さらに，前記第２の電流源に並列に設けられた前記第１導電型の第２の補助トランジスタと，前記第２のトランジスタのゲートの電位が前記基準電圧の電位から前記第２導電型のトランジスタの閾値電圧高い電位まで上昇する時に前記第２の補助トランジスタをオンにし，前記閾値電圧高い電位よりさらに高くなると前記第２の補助トランジスタをオフにする第２の検出回路とを有することを特徴とするドライバ回路。
5. 請求項４において，
   前記第１，第２の検出回路は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから少なくとも前記入力信号が最初に切り替わる時は，イネーブル状態に制御され，前記第１，第２の補助トランジスタのオン，オフを制御することを特徴とするドライバ回路。
6. 請求項５において，
   前記第１，第２の検出回路は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後は，ディセーブル状態に制御され，前記第１，第２の補助トランジスタはオフに維持されることを特徴とするドライバ回路。
7. 請求項５において，
   前記第１，第２の検出回路は，前記出力ハイインピーダンス状態から出力ドライブ状態に切り替わってから前記入力信号が最初に切り替わった後も，イネーブル状態に制御されることを特徴とするドライバ回路。
8. 入力信号に応答して出力端子を駆動するドライバ回路において，
   前記出力端子と基準電圧との間に設けられた第２導電型の出力トランジスタと，
   前記入力信号に応答して前記出力トランジスタのゲートを駆動するプリバッファ回路とを有し，
   前記プリバッファ回路は，前記入力信号がゲートに供給され前記出力トランジスタのゲートを駆動する第１導電型の第６のトランジスタと前記第２導電型の第７のトランジスタと，前記第６のトランジスタと電源電圧との間に設けられた電流源と，前記基準電圧と第７のトランジスタとの間に設けられダイオード接続された前記第２導電型の第８のトランジスタとを有することを特徴とするドライバ回路。
9. 請求項８において，
   出力ハイインピーダンス状態時に，前記出力トランジスタはオフ状態になり，出力ドライブ状態時に，前記出力トランジスタは，前記入力信号のレベルに応じて，オン状態もしくはオフ状態になり，
   前記プリバッファ回路は，さらに，前記基準電圧と第７のトランジスタとの間に前記第８のトランジスタと並列に設けられ，前記出力ハイインピーダンス状態時に導通し出力ドライブ状態時に非導通する前記第２導電型の第１０のトランジスタを有することを特徴とするドライバ回路。
10. 請求項９において，
    前記出力ハイインピーダンス状態時に，前記出力トランジスタのゲートは前記基準電圧に維持されることを特徴とするドライバ回路。

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