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JPH02202637A - フォールトトレラントコンピュータにおけるメモリ管理システム - Google Patents

フォールトトレラントコンピュータにおけるメモリ管理システム

Info

Publication number
JPH02202637A
JPH02202637A JP1322462A JP32246289A JPH02202637A JP H02202637 A JPH02202637 A JP H02202637A JP 1322462 A JP1322462 A JP 1322462A JP 32246289 A JP32246289 A JP 32246289A JP H02202637 A JPH02202637 A JP H02202637A
Authority
JP
Japan
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memory
cpus
cpu
bus
global
Prior art date
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Pending
Application number
JP1322462A
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English (en)
Inventor
Richard W Cutts Jr
リチャード・ダブリュー・カッツ・ジュニア
E Peet Charles Jr
チャールズ・イー・ピート・ジュニア
Douglas E Jewett
ダグラス・イー・ジュウエット
C Dibecker Kenneth
ケニス・シー・ディベッカー
A Mehta Nikhil
ニキール・エー・メータ
David Allison John
ジョン・デイビッド・アリソン
W Horst Robert
ロバート・ダブリュー・ホースト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tandem Computers Inc
Original Assignee
Tandem Computers Inc
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Filing date
Publication date
Application filed by Tandem Computers Inc filed Critical Tandem Computers Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータシステムに関し、より詳しくは
、多重ＣＰＵを有するフォールトトレラント（ｆａｕｌ
ｔ　ｔｏｌｅｒａｎｔ）コンピュータにおいて用いられ
るメモリ管理システムに関する。
（従来の技術と発明が解決しようとする課題）高信頼性
のデジタル処理、冗長性を用いた様々なコンピュータア
ーキテクチャにおいて達成される。例えば、ＴＭＲ（３
重・モジュラ・冗長性）システムは、同じ命令のストリ
ーム（流れ）を実行する３個のＣＰＵを、機能を重複す
る３個の分離した主メモリユニットと分離した入出力（
以下、Ｉｌｏという。）装置とともに使用できる。その
ため、もし各タイプの要素の中の１つが誤りをしても、
システムは動作し続ける。他の７オールトトレラントタ
イプのシステムが、カッラマン等に対して発行されタン
デム・コンピューターズ・インコーホレイテッドに対し
て譲渡された「多重プロセッサシステム」と題する米国
特許筒４，２２８．４９６号に示される。様々な方法が
、冗長性システムにおいて装置を同期させるために使用
されて来た。例えば、「多重プロセッサを同期させるた
めの方法と装置」と題するアール・ダブリユウ・ホース
トにより１９８７年１１月９日に出願され、同様にタン
デム・コンピューターズ・インコーホレイテッドに譲渡
された米国特許出願第１１８．５０３号において、「緩
い」同期法が開示されているが、これは、「フォールト
トレラント計算のための中央処理装置」と題されストラ
ス・コンピュータ・インコーホレイテッドに譲渡された
米国特許第４．４５３．２１５号において示されている
ような単独のタロツクを用いたロック・ステップ同期を
使用した他のシステムと対照的である。［同期ボーティ
ング（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｖｏｔｉｎｇ）
　Ｊと呼ばれる技法がデビス（Ｄａｖｉｅｓ）及びウェ
イカリ（Ｗａｋｅｒｌｙ）著「冗長性システムにおける
同期とマツチングＪ　　（Ｉ　ＥＥＥ　ｌ−ランザクシ
ョンズ・オン・コンピュータ（ＩＥＥＥＴｒａｎｓａｃ
ｔｉｏｎｓ　ｏｎ　ｃｏｍｐｕｔｅｒ）　＋　１９７８
年６月号５３１−５３９ページ）に開示されている。冗
長性のフォールトトレラントシステムにおける割り込み
同期の方法が、ヨンディ（Ｙｏｎｄｅａ）ほか著「緩く
同期したＴＭＲシステムのための割り込み取り扱いの実
行」　（フォールトトレラント計算についての第１５回
年次シンポジウムのグロシーディング（１９８５年６月
）２４６−２５１ページ）に開示されている。「フォー
ルトトレラントリアルタイムクロック」と題する米国特
許第４，６４４゜４９８号は、ＴＭＲコンピュータシス
テムにおける使用のための３重モジュラ冗長性クロック
構成を開示している。「多重に冗長なコンピュータのフ
レーム同期」と題する米国特許第４．７３３゜３５３号
は、同期フレームを実行することにより周期的に同期さ
れる別々のクロックで動作するＣＰＵを用いる同期法を
開示している。
２５ＭＨｚで動作するインテル８０３８６やモトローラ
６８０３０のような高性能マイクロプロセッサ装置が、
高速クロックと大きな能力を備えて使用できるようにな
った。また、メモリ、ディスクドライブなどのコンピュ
ータシステムの他の要素もこれに対応してより安価にか
つより大きな能力を備えるようになった。このため、高
信頼性のプロセッサが同じ傾向に追随することが要求さ
れている。さらに、コンピュータ産業におけるいくつか
のオペレーティングシステムでの標準化は、アプリケー
ションソフトウェアの利用性を大きく拡大した。そのた
め、同様な要求が高信頼性システムの分野でもなされ、
すなわち、標準的オペレーティングシステムを利用でき
る必要がある。
したがって、この発明の主な目的は、特にフォールトト
レラントタイプの改良された高信頼性コンピユータシス
テムを提供することである。この発明の他の目的は、改
良された冗長性でフォールトトレラントタイプのコンピ
ュータシステムであって、高性能と低コストが両立する
ものを提供することである。特に、改良されたシステム
が、高度に冗長なシステムにおいて通常上じる実行負荷
を避けることが好ましい。この発明の別の目的は、速度
とソフトウェアの両立性とともに信頼性について測定さ
れる場合に、性能が改良されている一方、コストも他の
より低い性能のコンピュータシステムと同じぐらいであ
る高信頼性コンピユータシステムを提供することである
。この発明のさらに他の目的は、デマンドページングを
用いた仮想メモリ管理を使用し、保護された（上位から
の監視、すなわち「核（カーネル：　ｋｅｒｎｅｌ）　
Ｊ　）モードを備えたオペレーティングシステムを実行
できる高信頼性コンピユータシステムを提供することで
ある。とくに、オペレーティングシステムは、多重プロ
セスの実行が、すべて高レベルの性能で可能でなければ
ならない。この発明のさらに別の目的は、故障システム
部品を検出できオフラインでそれらを交換でき、システ
ムをダウンさせることなく補修されたシステム部品を再
統合できる高信頼性冗長性コンピュータシステムを提供
することである。
（課題を解決するための手段、作用及び発明の効果） この発明の一実施例によれば、コンピュータシステムは
、典型的には同じ命令ストリームを実行する３個の同一
のＣＰＵを使用し、同じデータの複製を格納する２個の
同一の自己診断メモリモジュールを備える。したがって
、古典的ＴＭＲシステムにおけるような３個のＣＰＵと
３個のメモリよりはむしろ、３個のＣＰＵと２個のメモ
リの構成が使用される。３個のＣＰＵによるメモリ参照
（ｍｅｎ＋ｏｒｙ　ｒｅｆｅｒｅｎｃｅ）は、２個のメ
モリの各の３個の別のボートに接続された３個のバスに
より行われる。フォールトトレラント動作の実行負荷を
全ＣＰＵ自身に課することを避けるため、また、フォー
ルトトレラントクロック動作の費用、複雑さ及びタイミ
ングの問題を課することを避けるため、３個のＣＰＵは
それぞれ、それ自身のために独立したクロックを別々に
備えるが、メモリ参照のようなイベント（ｅｖｅｎｔ）
を検出することにより、すべてのＣＰＵが、同時に機能
を実行するまで他のＣＰＵの前にある任意のＣＰＵをス
トールすることにより、緩く同期されている。割り込み
もまた、全ＣＰＵに同期され、全ＣＰＵが命令ストリー
ムの同じ点で割り込みを実行することを保証する。別々
のＣＰＵ−メモリ・バスを介しての３個の非同期のメモ
リ参照は、メモリ要求のときに各メモリモジュールの３
個の別々のボートでボートされるが、リードデータは、
全ＣＰＵに戻されたときにボートされない。
２個のメモリは、共に、全ＣＰＵまたは全■１０（すな
わち入力／出力）バスから受は取ったすべてのライト要
求を実行するので、両メモリは、最新に保たれる。しか
し、ただ１個のメモリモジュールは、リード要求に対応
して全ＣＰＵまたは■１０バスに戻る。リードデータを
作る１個のメモリモジュールが「プライマリ」（「主」
）と呼ばれ、他方はバックアップである。従って、入っ
て来るデータは、ただ１つのソースからであり、ボート
されない。２個のメモリモジュールへのメモリ要求は、
ボート続行中は実行されるが、従って、リードデータは
、最後のＣＰＵが要求を行った後で少し遅れて全ＣＰＵ
に対し利用できる。これらのメモリモジュールのために
使用されるＤＲＡＭが単にリード動作を行いリフレッシ
ュするためにライトサイクルの大部分を使用するので、
ライトサイクルでさえも実質的に重複し得る。そこで、
ライトサイクルの最後の部分のためにストローブされな
いならば、リード動作は非破壊的でない。
従って、ライトサイクルは、最初のＣＰＵが要求をする
と直ちに開始されるが、最後の要求が受信され、良好で
あるとボートされるまで完了しない。
ボートされないリードデータの戻りと重なったアクセス
の特徴は、高性能のフォールトトレラント動作を、最小
の複雑さと費用で可能にする。
Ｉ１０機能は、２つの同一のＩ１０バス（各バスはただ
１個のメモリモジュールと別々に接続される）を用いて
実行される。多数のＩ１０プロセッサが２つのＩ１０バ
スに接続され、Ｉ１０装置は、複数の対のＩ１０プロセ
ッサに接続されるが、ただ１個のＩ１０プロセッサによ
ってアクセスされる。ｔｉのメモリモジュールがプライ
マリとして表されるので、このモジュールのためのただ
１個のＩ１０バスが、全Ｉ１０プロセッサを制御する。
そして、メモリモジュールとＩｌｏとの間のトラフィッ
クは、ボート（ｖｏｔｅ）されない。全ＣＰＵは全Ｉ１
０プロセッサをメモリモジュールを介してアクセスでき
る。（ここで、各アクセスは、まさにメモリアクセスが
ボートされるようにボートされる。）しかし、全Ｉ１０
プロセッサは、全メモリモジュールをアクセスできるだ
けであり、全ＣＰＵをアクセスできない。全１１０プロ
セツサは、全ＣＰＵに割り込みを送ることができるだけ
であり、この割り込みは、全ＣＰＵに示される前にメモ
リモジュール内に集められる。こうして、Ｉ１０装置ア
クセスのための同期オーバヘッドは、全ＣＰＵにとって
重荷にならず、フォールトトレラント性が備えられる。
もし１個のＩ１０プロセッサが誤ったならば、その対の
他方のＩ１０プロセッサが、オペレーティングシステム
により維持されるＩ１０ページテーブル内のＩ１０装置
に対して用いられるアドレスを単に変えるだけで、この
Ｉ１０プロセッサのためのＩ１０装置の制御を代わって
行うことができる。このように、Ｉ１０装置のフォール
トトレラント性と再統合は、システムシャットダウンな
しに、そしてさらに、これらのＩ１０バスにおけるボー
ティングに伴うハードウェア費用と実行ペナルティなし
に可能である。
説明された実施例において使用されるメモリシステムは
、複数のレベルで階層的である。各ＣＰＵは、それ自身
のキャシュ（ｃａｃｈｅ）を備え、本質的にＣＰＵのク
ロック速度で動作する。そこで、各ＣＰＵは、他のＣＰ
Ｕによりアクセスできないローカルメモリを備え、仮想
メモリ管理は、オペレーティングシステムの核と現在の
タスクのページを全３個のＣＰＵのためのローカルメモ
リの中にあることを許可し、課されたボーティングまた
は同期のような７オールトトレラント性のオーバヘッド
なしに高速でアクセス可能にする。次に、グローバルメ
モリとして呼ばれるメモリモジュールレベルがあり、こ
こで、ボーティングと同期化が行われ、アクセスタイム
の負荷が導入される。
しかし、グローバルメモリの速度は、ディスクアクセス
よりもずっと速い。従って、このレベルは、デマンドペ
ージングの第ルベル クを使用するためよりはむしろ、最速のエリアに最も使
用されるデータを保つためのローカルメモリとの、ペー
ジのスワツピングのために使用される。
この発明の開示された実施例の１つの特徴は、システム
をシャットダウンすることなしにＣＰＵモジュールやメ
モリモジュールのような故障部品を交換する能力である
。こうして、このシステムは、部品が故障し、取り換え
ねばならない場合でさえも、連続的な使用ができる。さ
らに、高レベルのフォールトトレラント性がより少ない
部品で達成できる。例えば、フォールトトレラントなり
ロック動作が必要でなく、３個でなく２藺のメモリモジ
ュールだけが必要であり、ボーティング回路が最小にで
きる。このことは、故障する部品が少なく、信頼性が増
大したことを意味する。すなわち、部品がより少ないの
で、故障がより少なく、故障があるとき、システムをラ
ンさせたまま、その部品が分離され、システムシャット
ダウンなしに取り換えできる。
このシステムのＣＰＵは、好ましくは、ＵＮＩＸ（登録
商＄１）のようなオペレーティングシステムが使用可能
な市販の高性能マイクロプロセッサチップを使用する。
システムをフォールトトレラントにする部分は、オペレ
ーティングシステムに対して透明であるか、またはオペ
レーティングシステムに対して容易に適合できる。従っ
て、高性能な７オールトトレラントシステムは、−時的
に広く使用されるマルチタスクのオペレーティングシス
テムとアプリケーションソフトウェアとの同等性を可能
にして提供される。
メモリモジュールは本質的には２重化され、又は互いに
同一のデータを格納するが、データがすべてのＣＰＵに
よって読み出し可能であるような方法で、各ＣＰＵによ
って別々にデータを格納することを可能にするための必
要性がいくつかの状態においてまだ存在する。もちろん
、例示の実施例の複数のＣＰＵは（メモリモジュールの
みならず、ＣＰＵモジュールの代替において）ローカル
メモリを有するが、このローカルメモリを他のＣＰＵに
よってアクセスすることはできない。このように、本発
明の１つの態様の特徴によれば、プライベートライトメ
モリの領域は、唯一の状態情報を各ＣＰＵによって書き
込むことができ、次いで、他のＣＰＵによって読み出し
、例えば比較動作を行うことができるように、その分割
されたメモリ領域において含まれる。このプライベート
な書き込みは、複数のＣＰＵの命令ストリームがまだ同
一であり、用いられるアドレスが同一であるような方法
でアクセスされ、その結果、同一のコードストリームの
完全な状態が維持される。プライベートな書き込み動作
が複数のメモリモジュールによって検出されたとき、こ
れらのデータは異なる可能性があるので、データのボー
ティングは一時中止されるが、アドレスとコマンドはい
まだボートされる。プライベートな書き込みのために用
いられる領域を、命令ストリームの制御のもとで、変化
し又は除去してもよい。従って、唯一のデータを比較す
るための能力は、同期化をバイパスせずかつ機構をボー
トすることなしに、かつ多重ＣＰＵによって実行される
コードの同一の特質を乱すことなしに、柔軟性のある方
法で提供される。
（以下余白） （実施例） 以下、添付の図面を参照して本発明の詳細な説明する。
第１図を参照して、本発明の特徴を用いたコンピュータ
システムは、一実施例において、論理プロセッサとして
動作する３個の同一のプロセッサ１１．１２及び１３（
以下、それぞれＣＰＵ−Ａ。
ＣＰＵ−Ｂ及びＣＰＵ−Ｃという。）を備え、これら３
個は、典型的には同じ命令ストリームを実行する。３個
のプロセッサが同じ命令ストリームを実行しない唯一の
時間は、システム起動自己テスト、診断などの動作であ
る。３１′ｌＩのプロセッサは、２個のメモリモジュー
ル１４と１５（メモリ＃１１メモリ＃２と呼ばれる）と
接続され、各メモリは、同じアドレス空間に同一のデー
タを格納する。好ましい実施例においては、各プロセッ
サ１１，１２及び１３は、その固有のローカルメモリ１
６を含み、このメモリを含むプロセッサによってのみア
クセス可能である。
各プロセッサ１１，１２及びＩ３は、各メモリモジュー
ル１４と１５と同様に、それ自身の固有の別々のクロッ
ク発振器１７を備える。この実施例において、全プロセ
ッサは、「ロックステップ」でランされず、その代わり
、上述の米国出願環１１８．５０３号で明らかにされた
ような方法により、すなわち、これらのＣＰＵを同期化
させる外部メモリ参照のようなイベントを使用して、緩
く同期される。外部の割り込みは、各プロセッサから他
の２個のプロセッサへ割り込み要求とスティタスを結合
するための１組のバスを使用する技法によって、３ｆｉ
のＣＰＵの間で同期化される。各プロセッサＣＰＵ−Ａ
、ＣＰＵ−Ｂ及びＣＰＵ−Ｃは、それ自身と他の２個と
の３個の割り込み要求に対して応答的であり、命令スト
リームの同じ点においてこれらのＣＰＵに割り込み要求
を示す。
メモリモジュール１４と１５は、メモリ参照をボートシ
、全３個のＣＰＵが同じ要求（故障に対する準備ととも
に）を行ったときにのみ、メモリ参照が進むことを許可
する。このように、これらのプロセッサは、外部のイベ
ント（メモリ参照）の時に同期化され、その結果、プロ
セッサは、典型的には、同じ命令ストリームを、同じシ
ーケンスで、ただし必ずしも同期イベントの間の時間に
おける平行した時間サイクルの間ではないが、実行する
。さらに、外部の割り込みは、同期化されて、各ＣＰＵ
の命令ストリームにおける同一の点で実行される。
ＣＰＵ−Ａプロセッサ１１は、バス２１を介して、メモ
リ＃１モジュール１４とメモリ非２モジュール１５に接
続される。同様に、ＣＰＵ−Ｂプロセッサ１２は、バス
２２を介して、メモリ＃ｌモジュール１４とメモリ非２
モジュール１５に接続される。そして、ＣＰＵ−Ｃプロ
セッサ１３は、バス２３を介して、メモリモジュール１
４．１５に接続される。これらのバス２１，２２．２３
は、３２ビット多重アドレス／データバス、コマンドバ
ス、及びアドレスとデータのストローブのための制御ラ
インを含む。これらのＣＰＵは、これらのバス２１，２
２及び２３の制御を備え、そのため、アービトレーショ
ン（ａｒｂｉｔｒａｔｉｏｎ）またはバス要求やバス使
用承認（ｂｕｓ　ｇｒａｎｔ）はない。
各メモリモジュール１４と１５は、それぞれの入出力バ
ス２４又は２５に別々に接続され、各バスは、２個（ま
たはそれ以上）の入出カプロセッサに接続される。この
システムは、個々のシステム構成のために必要なＩ１０
装置を収容するために必要な多数のＩ１０プロセッサを
備えることができる。各入出カプロセッサ２６．２７は
、バス２８に接続される。バス２８は、ＶＭＥバス（登
録商標）のような標準の構成であってもよい。そして、
各バス２８は、標準のＩ１０コントローラ３０とのイン
ターフェースのための１個以上のバスインターフェース
モジュール（ＢＩＭ）２９に接続されている。各バスイ
ンター７エースモジユール２９は、２個のバス２８に接
続され、従って、１個のＩ１０プロセッサ２６または２
７の故障、または１個のバスチャンネル２８の故障は、
許容される。Ｉ１０プロセッサ２６と２７を、ＣＰＵ１
１１２及び１３によってメモリモジュール１４と１５を
通してアドレス指定することができ、Ｉ１０プロセッサ
２６．２７はメモリモジュールを介して全ＣＰＵに割り
込み信号を出力することができる。ディスクドライブ、
ＣＲＴスクリーンとキーボードを備えたターミナル、及
びネットワークアダプタは、！１０コントローラ３０に
より作動される典型的な周辺装置である。Ｉ１０コント
ローラ３０は、データブロックのような転送のためにメ
モリモジュール１４と１５に対しＤＭＡタイプの参照を
することができる。各Ｉ１０プロセッサ２６．２７など
は、バス要求、バス使用承認等のために各メモリモジュ
ールに直接に接続された個々のラインを備える。これら
の点から点への接続ラインは、「ラジアル」と呼ばれ、
ラジアルライン３１のグループに含まれる。
システムスティタスバス３２は、各素子のスティタス情
報を与える目的のために、上記各ＣＰＵ１１１１２．１
３、各メモリモジュール１４．１５、各Ｉ１０プロセッ
サ２６．２７に、個々に接続される。このスティタスバ
スは、システムに現在存在し適当に動作しているＣＰＵ
、メモリモジュール及びＩ１０プロセッサについての情
報を提供する。
３個のＣＰＵと２個のメモリモジュールを接続する肯定
応答／スティタスバス３３は、メモリ要求が全ＣＰＵに
よって行われたときにモジュール１４．１５が全ＣＰＵ
に肯定応答信号を送信する個々のラインを含む。同時に
、スティタスフィールドが、コマンドのスティタスとコ
マンドが正しく実行されたか否かとについて報告するた
めに送信される。メモリモジュールは、グローバルメモ
リから読み出されたデータまたは書き込まれたデータの
パリティを検査するだけでなく、メモリモジュールを介
してＩ１０バス２４と２５へまたはバス２４．２５から
のデータのパリティを検査し、またコマンドの正当性を
検査する。これらの検査がＣＰＵＩ　１，１２及び１３
に報告されるのは、バス３３のスティタスラインを介し
てであり、もし誤りが発生すると、故障ルーチンを、故
障部品を分離するためにエンターすることができる。
２個のメモリモジュール１４と１５がグローバルメモリ
に同じデータを格納し、すべてのメモリ参照を２重に行
うように動作しているが、任意の与えられた時間では、
１個のメモリモジュールがプライマリと指定され、他方
は、バックアップと指定される。メモリライト動作は、
両メモリモジュールにより実行されるので、両方とも使
用可能状態（ｃｕｒｒｅｎｔ）であり、またメモリリー
ド動作も両方により実行される。しかし、プライマリの
メモリモジュールのみが、バス２１，２２及び２３に実
際にリードデータをロードし、そして、プライマリのメ
モリモジュールのみがマルチマスタバス２４と２５のた
めのアービトレーシヨンを制御する。プライマリのメモ
リモジュールとバックアップのメモリモジュールに同じ
動作の実行を続けるために、バス３４がプライマリから
バックアップへ制御情報を伝送する。どちらかのメモリ
モジュールが、ブートアップにおいてプライマリの役割
を取り、この役割は、ソフトウェアの制御の下に動作の
間に交換できる。当該役割は、選択されたエラー条件が
全ＣＰＵまたはシステムの他のエラ一応答性部分によっ
て検出されるときに、交換できる。
全ＣＰＵにおいて発生されたある割り込みは、また、メ
モリモジュール１４と１５によってボートされる。全Ｃ
ＰＵがそのような割り込み状態となったとき（及びスト
ールされないとき）、全ＣＰＵは割り込みバス３５の個
々のラインによって全メモリモジュールに割り込み要求
を出力する。
そこで、３個のＣＰＵからの３個の割り込み要求をボー
トすることができる。すべての割り込みがボートされた
とき、メモリモジュールは、それぞれバス３５を介して
３個のＣＰＵにボートされた割り込み要求信号を送信す
る。この割り込みのボーティングは、また、全ＣＰＵの
動作についての検査のために機能する。３個のＣＰＵは
、ＣＰＵ間バス１８を介してこのボートされた割り込み
をＣＰＵ割り込み信号に同期し、命令ストリームの共通
の点で全プロセッサに割り込みを示す。この割り込み同
期は、とのＣＰＵもストールせずに達成される。
（ＣＰＵモジュール〉 第２図を参照して、１個のプロセッサ１１，１２又は１
３がさらに詳細に示される。全３個のＣＰＵモジュール
は、好ましい実施例では、同じ構成であり、従って、Ｃ
ＰＵ−Ａのみがここで説明される。価格を競争力のある
範囲内に保つために、そして、既に発展されているソフ
トウェアとオペレーティングシステムへのアクセスをた
だちに提供するために、好ましくは、市販のマイクロプ
ロセッサチップが使用され、多数のデバイスの中の任意
の１個が選択できる。ＲＩＳＣ（縮小命令セット）アー
キテクチャは、後述する緩い同期を実行することにおい
て利点がある。しかし、モトローラ６８０３０デバイス
やインテル８０３８６デバイス（２０ＭＨｚと２５ＭＨ
ｚで使用できる）などのより通常的なＣｌ５Ｃ（複雑な
命令セット）マイクロプロセッサが使用できる。高速３
２ビツトＲＩＳＣマイクロプロセツサデバイスは、３個
の基本的なタイプで複数の製造者から入手できる。
すなわち、モトローラは、部品番号８８０００としてデ
バイスを製造し、ＭＩＰＳコンピュータ・システムズ・
インコーホレイテッドなどは、ＭＩＰＳタイプと呼ばれ
るチップセットを製造し、サン・マイクロシステムズは
、いわゆる５ＰＡＲＣ（登録商標）タイプ（スケール可
能なプロセッサアーキテクチャ）を発表している。カリ
フォルニア州すンホセのサイプレス・セミコンダクタは
、例えば、部品番号ＣＹ７Ｃ６０１と呼ばれるマイクロ
プロセッサ（ＳＰＡＲＣ標準をサボートし、３３ＭＨｚ
のクロックを用い、２０ＭＩＰＳの（１秒当たり１００
万命令）を与える）を製造し、富士通は、同様に５ＰＡ
ＲＣ標準をサボートするＣＭＯ５ＲＩＳＯマイクロプロ
セッサ（部品番号Ｓ−２５）を製造している。
図示された実施例におけるＣＰＵボードすなわちモジュ
ールは、−例として使用され、マイクロプロセッサチッ
プ４０を用いる。このチップ４０は、この場合ＭＩＰＳ
コンピュータ・システムズ・インコーホレイテッドによ
り設計されたＲ２０００デバイスであり、また、インチ
グレイテッド・デバイス・テクノロジー・インコーホレ
イテッドによって製造される。このＲ２０００デバイス
は、ＲＩＳＣアーキテクチャを用いた３２ビツトプロセ
ツサであり、例えば、１６．６７ＭＨｚのクロックで１
２ＭＩＰＳの高性能を示す。２５ＭＨｚのクロックで２
０ＭＩＰＳを示すＲ３０００のようなこのデバイスのよ
り高速のバージョンを代わりに用いても良い。プロセッ
サ４０はまた、論理アドレスから物理アドレスへの翻訳
をキャッシュするためのトランスレーションルッタアサ
イドバッ７アを含むメモリ管理のために使用されるコプ
ロセッサを備える。プロセッサ４０は、データバス、ア
ドレスバス、および制御バスを備えたローカルバスに接
続される。別々の命令とデータのキャシュメモリ４４と
４５が、このローカルバスに接続される。これらのキャ
シュは、それぞれ６４にバイトサイズであり、プロセッ
サ４０の１つのクロックサイクル内でアクセスされる。
もし追加の性能がこれらのタイプの計算のために必要な
らば、数値計算用すなわち浮動小数点コプロセッサ４６
が、このローカルバスに接続される。この数値計算用プ
ロセッサデバイスも、ＭＩＰＳコンピュータ・システム
ズ・インコーホレイテッドから部品番号Ｒ２０１０とし
て市販されている。ローカルバス４１．４２．４３は、
ライトバッファ５０とり一ドバッファ５１を介して内部
バス構造に接続される。このライトバッファは、入手可
能なデバイス（部品番号Ｒ２０２０）であり、ライト動
作のためにライトバッファ５０にデータとアドレスを格
納した後に、ライトが実行されている間にストールサイ
クルを実行しなければならないことよりはむしろ、プロ
セッサ４０にラン（Ｒｕｎ）サイクルを実行し続けさせ
るように機能する。
ライトバッファ５０を通るバスに加え、プロセッサ４０
がライトバッファ５０をバイパスしてライト動作を実行
することを可能にするためのバスが設けられる。このバ
スは、ソフトウェアの選択の下で、プロセッサに同期の
ライト動作を行うことを可能にする。もしライトバッフ
ァバイパス５２がイネーブルされ（ライトバッファ５０
がイネープルされず）、プロセッサがライト動作を実行
するならば、プロセッサは、ライト動作が完了するまで
ストール（−時停止）する。対照的に、ライトバッファ
がディスエーブルの状態でライト動作が実行されるとき
、データがライトバッファ５０に書き込まれるので（ラ
イトバッファが満杯でないならば）、プロセッサはスト
ールしない。もしプロセッサ４０がライト動作を実行す
るときにライトバッファがイネーブルされるならば、ラ
イトバッファ５０は、バス４３からの制御と同様に、バ
ス４１からの出力データとバス４２からのアドレスを捕
捉する。ライトバッファ５０は、主メモリへのデータの
通過を待機する間に最大４個のそのようなデーターアド
レスセットを保持できる。
ライトバッファはプロセッサチップ４０のクロック１７
と同期して動作し、このため、プロセッサからバッファ
への転送は同期状態でかつプロセッサのマシンサイクル
速度で行われる。ライトバッファ５０は、もし満杯であ
ってデータを収容できないならば、プロセッサに信号を
送信する。プロセッサ４０によるリード動作は、７オー
デイープ・ライトバッファ５０に含まれるアドレスに対
して検査され、そこで、もしメモリ１６すなわちグロー
バルメモリに書き込まれるためにライトバッファで待機
しているデータに対してリード動作が試みられるならば
、リード動作は、ライト動作が完了するまでストールさ
れる。
ライトバッファ５０とリードバッファ５１は、データバ
ス５３、アドレスバス５４および制御バス５５を備えた
内部バス構造に接続される。ローカルメモリ１６は、こ
の内部バスによってアクセスされ、この内部バスに接続
されたバスインターフェース５６は、システムバス２１
（または他のＣＰＵのためのバス２２または２３）をア
クセスするために使用される。この内部バスの別々のデ
ータバス５３とアドレスバス５４（ローカルバスのバス
４１と４２から得られる）は、システムバス２１内の多
重化アドレス／データバス５７に変換され、コマンドラ
インと制御ラインは、対応しテ、コの外部バス内のコマ
ンドライン５８と制御ライン５９に変換される。
バスインターフェースユニット５６は、また、メモリモ
ジュール１４と１５から肯定応答／スティタスライン３
３を受信する。これらのライン３３において、別々のス
ティタスライン３３−１または３３−２は、モジュール
１４及び１５のそれぞれから接続され、その結果、両メ
モリジュールからの応答を、後述するように、複数のＣ
ＰＵとグローバルメモリの間の転送（リードまたはライ
ト）の発生の場合に評価できる。
一実施例においては、ローカルメモリ１６は、約８Ｍバ
イトのＲＡＭからなり、プロセッサ４０の約３個または
４個のマシンサイクル内でアクセスでき、このアクセス
は、このＣＰＵのクロック１７と同期している。これに
反し、モジュール１４と１５へのメモリアクセスタイム
は、ローカルメモリへのそれに比べて非常に長く、メモ
リモジュール１４．１５へのこのアクセスは、非同期で
あり、すべてのＣＰＵが要求とボーティングとを行うこ
とを待機することにより課される同期のオーバーヘッド
をこうむる。比較のため、Ｉ１０プロセッサ２６．２７
、及び２９を介しての典型的な市販のディスクメモリへ
のアクセスは、ミリ秒で測定され、すなわち、モジュー
ル１４と１５へのアクセスよりもかなり遅い。こうして
、ＣＰＵチップ４０によるメモリアクセスの階層構造が
ある。
最高は、命令キャシュ４４とデータキャシュ４５であり
、６４にバイトのキャシュサイズと適当なフィルアルゴ
リズム（ｆｉｌｌ　ａｌｇｏｒｉｔｈｍ）を使用したと
きに多分９５％のヒツト率を示す。最高の次は、ローカ
ルメモリ１６であり、再び一時的仮想メモリ管理アルゴ
リズムを使用することにより、ローカルメモリのサイズ
が約８Ｍバイトである場合に、キャシュミスが発生し、
ローカルメモリにおけるヒツトが見いだされ、おそらく
９５％のヒツト率が、メモリ参照に対して得られる。プ
ロセッサチップの観点からの正味の結果は、メモリ参照
（■１０参照でなく）のおそらく９９％以上が同期し、
同じマシンサイクルまたは３個または４個のマシンサイ
クル内に起こることである。
ローカルメモリ１６は、メモリコントローラ６０によっ
て内部バスからアクセスされる。このメモリコントロー
ラ６０は、アドレスバス５４からのアドレスと制御バス
５５からのアドレスストローブを受信し、例えば、もし
ローカルメモリ１６が通常のように多重アドレス指定で
ＤＲＡＭを使用するならば、別々の行と列のアドレスと
、ＲＡＳとＣＡＳの制御を発生する。データは、データ
バス５３を介してローカルメモリに書き込まれ、読み出
される。さらに、オペレーティングシステムによって使
用可能なので、ＮＶＲＡＭや高速ＦＲＯＭのような不揮
発性メモリ６２と同様に、数個のローカルレジスタ６１
が、内部バスによってアクセスされる。メモリのこの部
分のいくつかが電源投入のためにのみ使用され、いくつ
かがオペレーティングシステムによって使用され、キャ
シュ４４内でほとんど連続的であり、他は、メモリマツ
プのキャシュでない部分内に有り得る。
外部割り込みは、第２図のＣＰＵモジュールの割り込み
回路６５から制御バス４３または５５でピンの中の１本
によってプロセッサ４０に印加される。このタイプの割
り込みは、回路６５でボートされるので、割り込みがプ
ロセッサ４０によって実行される前に、全３個のＣＰＵ
が割り込みを示されるか否かが決定される。この目的の
ために、回路６５は、他の２個のＣＰＵ１２と１３から
割り込み未決定（ｐｅｎｄｉｎｇ）入力を受信し、この
他の２個のＣＰＵにライン６７を介して割り込み未決定
信号を送信する。これらのラインは、３個のＣＰＵＩＩ
、１２及び１３をともに接続するバス１８の一部である
。また、他のタイプの割り込み例えばＣＰＵにより発生
された割り込みをボートするために、回路６５は、この
ＣＰＵから両メモリモジュール１４．１５ヘバス３５の
ライン６８により割り込み要求信号を送信することがで
き、そして、ライン６９と７０を介してメモリモジュー
ルから別々のボートされた割り込み信号を受信する。両
メモリモジュールは、行われるべき外部割り込みを与え
る。１個の！１０チャンネル２８でのキーボードまたは
ディスクドライブのような外部ソースにて発生された割
り込みは、例えば、各ＣＰＵＩＩ、１２又は１３が、後
述されるように、命令ストリーム内の同じ点にあるまで
、回路６５からチップ４０の割り込みピンに印加されな
い。
プロセッサ４０は別々のクロック発生器１７によってク
ロックが供給されるので、周期的にプロセッサ４０を同
期状態に戻すためのいくつかのメカニズムが必要である
。クロック発生器１７が名目上同じ周波数でありこれら
のデバイスの許容誤差が約２５　ｐ　ｐ　ｍ　（ｐａｒ
ｔｓ　ｐｅｒ　ｍ１ｌｌｉｏｎ）であったとしても、こ
れらのプロセッサは、周期的に同期に戻されないならば
、位相が多くのサイクルでずれてしまう可能性がある。
もちろん、外部割り込みが発生する毎に、全ＣＰＵは、
（割り込み同期メカニズムによって）その命令ストリー
ムの同じ点で割り込まれるという意味で、同期化される
。
しかし、これは、サイクル計数値を同期化させることを
援助しない。メモリモジュール！４と１５内のメモリ参
照をボートするメカニズムは、後述されるように全ＣＰ
Ｕをリアルタイムで同期状態にする。しかし、ある条件
は、長い周期においてメモリ参照が起こらないという結
果を生じ、そこで、別のメカニズムが、プロセッサ４０
を同期に戻すためのストールサイクルを導入するために
使用される。サイクルカウンタ７１は、ランサイクル（
ストールサイクルでなく）であるマシンサイクルを計数
するために、クロック１７とプロセッサ４０の制御ピン
に制御バス４３を介して接続される。このカウンタ７１
は、全ＣＰＵの間の最大の許容可能なドリフトが発生す
る周期（結晶発振子の特定の許容誤差を考慮して）を表
すように選択された最大計数値を有するカウントレジス
タを含む。このカウントレジスタがオーバーフローする
と、より遅いプロセッサが追い付くまで、より速いプロ
セッサをストールする動作が開始される。
このカウンタ７１は、メモリモジュール１４と１５への
メモリ参照によって同期がなされるときはいつでもリセ
ットされる。また、リフレッシュカウンタ７２は、後述
されるように、ローカルメモリ１６でリフレッシュサイ
クルを実行するために使用される。さらに、カウンタ７
３は、カウンタ７１のように、ランサイクルであってス
トールサイクルでないマシンサイクルを計数する。しか
し、このカウンタ７３は、メモリ参照によってリセット
されない。カウンタ７３は、以下に説明されるように、
割り込み同期のために使用され、この目的のために、割
り込み同期回路６５に出力信号ＣＣ−４とＣＧ−８を発
生する。
プロセッサ４０は、ＲＩＳＣ命令セットを備え、このセ
ットは、メモリからメモリへの命令をサボートシないが
、その代わり、メモリからレジスタへの命令またはレジ
スタからメモリへの命令（たとえばロードまたはストア
）をサボートする。ローカルメモリにしばしば使用され
るデータや現在実行中のコードを保持することは重要で
ある。従って、ブロック転送動作は、バスインターフェ
ース５６に結合されたＤＭＡステートマシン７４により
なされる。プロセッサ４０は、コマンドとして機能させ
るためにＤＭＡ回路７４のレジスタにｌワードを書き込
み、この回路７４のレジスタにブロックのスタートアド
レスと長さを書き込む。
実施例では、ＤＭＡ回路がブロック転送を引き継ぎ実行
する間に、マイクロプロセッサはストールをして、バス
５３−５５及び２１によって必要なアドレス、コマンド
及びストローブを発生する。
このブロック転送を開始するためにプロセッサ４０によ
って実行されるコマンドは、ＤＭＡ回路７４のレジスタ
からのリードであってもよい。ＵＮＩＸオペレーティン
グシステムにおけるメモリ管理はデマンドページング２
当てにしているので、これらのブロック転送は、最もし
ばしばグローバルメモリとローカルメモリとｌ１０１−
ラフイックの間に動かされるページである。１ページは
４にバイトである。もちろん、バス２１．２２及び２３
は、ＣＰＵとグローバルメモリの間の１ワードのリード
転送とライト転送をサボートする。参照されるブロック
転送は、ローカルメモリとグローバルのメモリの間での
み可能である。
くプロセッサ〉 第３図を参照して、実施例のＲ２０００タイプまたはＲ
３０００タイプのプロセッサ４０がさらに詳細に示され
る。このデバイスは、３２個の３２ビツトの一般目的の
レジスタ７６．３２ビツトのＡＬＵ７７、Ｏビットから
６４ビツトへのシフタ７８、および３２Ｘ３２の多重／
分割回路７９を備える３２ビツトのメインＣＰＵ７５を
備える。
このＣＰＵは、また、プロセッサバス構造８１に接続さ
れ、このプロセッサバス構造８１は、ローカルデータバ
ス４１に接続され、データバス４１を介してフェッチさ
れる命令を実行するための関連する制御ロジックを備え
た命令デコーダ８２に接続される。３２ビツトのローカ
ルアドレスバス４２は、オンチップメモリ管理コプロセ
ッサ内のトランスレーションルックアサイドバッファ（
ＴＬＢ）８３を含む仮想メモリ管理装置によって駆動さ
れる。ＴＬＢ８３は、仮想アドレスバス８４を介してマ
イクロプロセッサブロック７５から受は取られた仮想ア
ドレスと比較されるべき６４個のエントリを備える。バ
ス４２の下位の１６ビツトの部分８５は、この仮想アド
レスバス８４の下位部分によって駆動され、上位部分は
、もし仮想アドレスが物理的アドレスとして使用される
ならば、バス８４からであり、あるいは、もし仮想アド
レス指定が使用され、ヒツトが起こるならは、出力８６
を介してのＴＬＢ８３からのタダエントリである。ロー
カルバスの制御ライン４３は、パイプライン及びバス制
御回路８７に接続され、内部バス構造８１と制御ロジッ
ク８２から駆動される。
プロセッサ４０のマイクロプロセッサブロック７５は、
ＲＩＳＣタイプであり、多くの命令がｌマシンサイクル
で実行され、命令セットは、ＡＬＵ動作に伴うメモリ参
照を含む複雑な命令を含むよりはむしろ、レジスタから
レジスタへの命令やロード／ストア命令を使用する。複
雑なアドレス指定スキーム（例えば、レジスタＡＩとレ
ジスタＡ２の内容の和であるアドレスのオペランドを、
レジスタＢの内容によりアドレスされる主メモリの位置
に見いだされるアドレスのオペランドに加え、レジスタ
Ｃに見いだされるアドレスの位置に主メモリにその和の
結果をストアせよ。）は、命令セットの一部として含ま
れない。その代わり、この動作は、次の多数の単純なレ
ジスタからレジスタへの命令やロード／ストア命令にて
なされる。
すなわち、レジスタＡ２をレジスタＡＩに加算せよ、レ
ジスタＢ内のアドレスのメモリ位置からレジスタＢｌを
ロードせよ、レジスタＡＩとレジスタＢｌを加算せよ、
レジスタＣによりアドレスされたメモリ位置にレジスタ
Ｂｌをストアせよ。
コンパイラ技法は、３２個のレジスタ７６の使用を最大
にするために使用され、すなわち、大部分の動作が既に
レジスタセットにあるオペランドを見いだすことを保証
する。ロード命令は、実際に、ｌマシンサイクルより長
くかかる。このためｌ命令の潜在（１ａｔｅｎｃｙ）が
導入される。ロード命令によってフェッチされるデータ
は、第２サイクルまで使用されず、もし可能ならば、そ
の間に入るサイクルが、ある他の命令のために使用され
る。
メインＣＰＵ７５は、マシンサイクル当たりの命令実行
を平均化する目的を容易にするために高度にパイプライ
ン化されている。第４図を参照して、１つの命令が５マ
シンサイクルを含む周期にわたって実行される。ここで
、ｌマシンサイクルは、１６．６７ＭＨｚのクロック１
７に対してｌクロック周期すなわち５Ｑｎｓｅｃである
。この５サイクルすなわちパイプステージは、ＩＦ（１
キヤシユ４４からの命令７エツチ）、ＲＤ（レジスタセ
ット７６からのリードオペランド）、ＡＬＵ（ＡＬＵ７
７での要求される命令を実行）、ＭＥＭ（もし要求され
たならＤキャシュ４５をアクセスせよ）、及びＷＢ　（
ＡＬＵの結果をレジスタファイル７６に書け）として呼
ばれる。第５図かられかるように、これらの５個のパイ
プステージは、重なっているので、与えられたマシンサ
イクル、例えばサイクル５において、命令！＃５は、そ
の第１パイプステージすなわちＩＦパイプステージにあ
り、命令１＃ｌは、その最後のステージすなわちＷＢス
テージにあり、その他の命令は、その間に入るパイプス
テージにある。
〈メモリモジュール〉 第６図を参照して、１個のメモリモジュール１４または
１５が詳細に示される。両メモリモジュールは、好まし
い実施例において、同じ構成であるので、メモリ＃ｌモ
ジュールのみが示される。
メモリモジュールは、それぞれ、ＣＰＵＩ、１２．１３
から来る３個のバス２１．２２．２３に接続される３個
の入力／出力ボート９１，９２．９３を含む。これらの
ボートへの入力は、レジスタ９４．９５．９６にラッチ
され、各ラッチは、データ、アドレス、コマンド、及び
ライト動作のためのストローブ、または、アドレス、コ
マンド、及びリード動作のためのストローブをストアす
るための別々のセクションを備える。これらの３個のレ
ジスタの内容は、全３個のレジスタのみがすべてのセク
ションに接続される入力を備えたボート回路１００によ
ってボートされる。もし全３個のＣＰＵＩＩ、１２．１
３が同じメモリ要求（同じアドレス、同じコマンド）を
行うならば（全ＣＰＵは典型的には同じ命令ストリーム
を実行するのでそのような場合がありうる）、メモリ要
求は完了することを許容される。しかし、第１メモリ要
求が、３個のラッチ９４．９５．９６のいずれかにラッ
チされると直ちにメモリアクセスを開始するために通過
される。この目的のために、アクセス、データ及びコマ
ンドは、データバス１０１、アドレスバス１０２および
コマンドバス１０３を含む内部バスに印加される。この
内部バスから、メモリ要求は、アドレスに依存して、そ
してシステム構成に依存して様々なリソースにアクセス
する。
一実施例において、大きなりＲＡＭ１０４が、メモリコ
ントローラ１０５を用いて、内部バスによってアクセス
される。このメモリコントローラ１０５は、アクセスバ
ス１０２からアドレスと制御バス１０３からメモリ要求
とストローブとを受信し、データ入力とデータ出力がデ
ータバスｌＯ１に出力されるようにＤＲＡＭのための多
重の行と列のアドレスを発生する。このＤＲＡＭ１０４
はまた、グローバルメモリと呼ばれ、一実施例において
は多分３２Ｍバイトのサイズである。さらに、内部バス
１ｏｔ−１０３は、制御・スティタスレジスタ１０６、
多数の不揮発性ＲＡＭ１０７及びライトプロテクト１０
８をアクセスできる。
ＣＰＵによるメモリ参照は、また、メモリモジュール１
４または１５内のメモリをバイパスでき、内部バス１ｏ
ｔ−１０３に接続される入力を備えたバスインターフェ
ースによって■１０バス２４．２５にアクセスできる。
もしメモリモジュールがプライマリメモリモジュールで
あるならば、各メモリモジュール内のバスアービトレー
タ１１０は、バスインターフェース１０９を制御する。
もしメモリモジュールがバックアップモジュールである
ならば、バス３４はバスインターフェース１０９を制御
する。
ＤＲＡＭ１０４へのメモリアクセスは、第１の要求が１
個のラッチ９４．９５、又は９６にラッチされると直ち
に開始されるが、故障に備えて、多数の要求が同じであ
ることをボート回路１００が決定されなければ、完了を
許容されない。３個の要求の中の第１の要求の到達は、
ＤＲＡＭ入力４へのアクセスを開始させる。リードに対
して、ＤＲＡＭ１０４がアドレス指定され、センスアン
プがストローブされ、データ出力がＤＲＡＭ入力で生じ
る。そして、もし第３の要求が受信された後でボートが
良いならば、要求されたデータはＣＰＵに直ちに転送す
るために用意される。このように、ボーティングの動作
はＤＲＡＭアクセス動作と重なる。
第７図を参照して、バス２１２２．２３は、図示された
フォーマットにてメモリモジュール１４．１５のボート
９１．９２．９３にメモリ要求を与える。これらのバス
の各々は、３２本の双方向多重アドレス／データライン
、１３本の１方向コマンドライン及び２本のストローブ
からなる。
コマンドラインは、リード、ライト、ブロック転送、単
独転送、Ｉ１０リードまたはＩ１０ライトなどのバスア
クティビティのタイプを特定するフィールドを含む。ま
た、１フイールドは、４バイトに対するバイトイネーブ
ルとして機能する。上記のストローブは、ＡＳ（アドレ
スストローブ）とＤＳ（データストローブ）である。Ｃ
ＰＵＩＩ。
１２．１３は、それぞれ、自分自身のバス２１゜２２又
は２３を制御する。この実施例において、これらは、マ
ルチマスタバスではなく、争いすなわちアービトレーシ
ョンはない。ライトに対して、ＣＰＵは、アドレススト
ローブＡＳ（アクティブでローレベル）で１サイクル内
でバスにアドレスとコマンドを送り、続くサイクル（お
そらく次のサイクル、しかし必ずしもそうでなくてもよ
い）でデータストローブと同時にバスのアドレス／デー
タラインにデータを送信する。各ＣＰＵからのアドレス
ストローブＡＳは、ストローブが現れたとき、ボート９
１，９２又は９３にアドレスとコマンドを生じさせて、
レジスタ９４．９５．９６のアドレス・コマンドセクシ
ョンにラッチさせ、次に、データストローブＤＳがデー
タをラッチさせる。バス２１，２２．２３の多数（この
実施例では３の中の２）が同じメモリ要求をラッチ９４
．９５．９６に送信するとき、ボート回路１００は、バ
ス１０３に最後のコマンドを通過させ、メモリアクセス
が実行される。もしコマンドがライトならば、ライトが
実行されると直ちに、肯定応答へ〇に信号がライン１１
２（特にメモリ＃ｌのライン１１２−１とメモリ＃２の
ライン１１２−２）によって各ＣＰＵに送り返され、同
時にスティタスピットが、第７図の時間Ｔ３に各ＣＰＵ
に肯定応答／スティタスバス３３（特にメモリ＃ｌのラ
イン３３−１とメモリ＃２のライン３３−２）を介して
送信される。最後のストローブＤＳ（もしリードならば
ＡＳ）とＴ３でのＡＣＫの間の遅延Ｔ４は、メモリ要求
のときにＣＰＵが何サイクル同期位置からずれているか
に依存して、また、ボーティング回路における遅延とＣ
ＰＵクロックＩ７に比べてメモリモジュール１４又は１
５の内部の独立なりロック１７の位相に依存して、変わ
り得る。
もしＣＰＵにより出力されるメモリ要求がリードである
と、次に、ライン１１２−１と１１２−２のＡＣＫ信号
とライン３３−１と３３−２のステイタスピットが、時
間Ｔ３の間に、データがアドレス／データバスに出され
るのと同時に送信される。
これは、ＣＰＵにストールをリリースし、こうして同一
の命令に対してＣＰＵチップ４０を同期させる。すなわ
ち、最速のＣＰＵは、より遅いＣＰＵが追い付くのを待
っているので、より多くのストールサイクル（ｓｔａｌ
ｌ　ｃｙｃｌｅ）を実行し、こうして、クロック１７が
たぶん位相がずれているが、全３個が同時にリリースさ
れる。全３個のＣＰＵがストールから出て来たとき、こ
れらのＣＰＵによって最初に実行される命令は同じであ
る。
メモリモジュール１４又は１５からＣＰＵＩＩ。
１２．１３に送信されるすべてのデータは、そのデータ
がＤＲＡＭ１０４から又はメモリ位置１０６−１０８か
らのリードデータであるか、バス２４．２５からのＩ１
０データであるかに拘わらず、レジスタ１１４を通過す
る。このレジスタ１１４は、内部データバス１０１から
ロードされ、このレジスタからの出力は、時間Ｔ３にボ
ート９１９２．９３でバス２１，２２．２３のためのア
ドレス／データラインに印加される。パリティは、デー
タがこのレジスタにロードされｔ；ときに検査される。
ＤＲＡＭ１０４に書き込まれたすべてのデータと、■１
０バスのすべてのデータは、それに関連したパリティビ
ットを持つ。しかし、パリティビットは、バス２１，２
２．２３でＣＰＵモジュールに転送されない。リードレ
ジスタ１１４で検出されたパリティエラーは、スティタ
スバス３３−１，３３−２を介してＣＰＵによって報告
される。プライマリとして指定されたメモリモジュール
１４又は１５のみが、そのレジスタ１１４内のデータを
バス２１，２２．２３に出力する。バックアップ又はセ
カンダリとして指定されたメモリモジュールは、レジス
タ１１４をロードする点まで連続して行われるリード動
作とパリティチエツクを完了し、バックアップ３３−１
と３３−２にスティタスを報告する。しかし、データは
、バス２１１２２．２３に出力されない。
各メモリモジュール１４又は１５内のコントローラ１１
７は、このモジュールのためのクロック発振器１７によ
りステートマシーンとして動作し、バス１０３とバス２
１−２３から様々なコマンドラインからのデータ（例え
ばレジスタとバスをロードするための制御ビットの発生
、外部制御信号の発生など）を受信する。現在プライマ
リとして指定されているモジュール１４又は１５内のこ
のコントローラ１１７は、共通のバス１０１−１０３へ
のアクセスのためにＩ１０側（インターフェース）とＣ
ＰＵ側（ボート９ｌ−９３）の間でアービトレータ１１
０を介してアービトレートする。
プライマリメモリモジュール１４又は１５のコントロー
ラ１１７によるこの決定は、ライン３４によって他のメ
モリモジュールのコントローラ１１７に伝送されて、他
のメモリモジュールに同じアクセスを実行させる。
（以下余白） 各メモリモジュール内のコントローラ１１７はまたこの
モジュールのためのクロック発振器１７からパルスを受
信するリフレッシュカウンタ１１８に基づいて、ＤＲＡ
Ｍ１０４にリフレッシュサイクルを導入する。ＤＲＡＭ
は８ミリ秒毎に５１２リフレツシユサイクルを受信しな
ければならず、従って平均して約１５ミリ秒毎にリフレ
ッシュサイクルが導入される。こうして、カウンタ１１
８は、１５ミリ秒毎にコントローラ１１７にオーバーフ
ロー信号を発生する。そして、もしアイドル条件（ＣＰ
ＵアクセスまたはＩ１０アクセスが実行されない）が存
在するならば、リフレッシュサイクルがバス１０３に出
力されたコマンドによって実施される。もし動作が進行
中ならば、現在の動作が完了したときに、リフレッシュ
が実行される。メモリのページングに使用されるブロッ
ク転送のような長い動作のために、数個のリフレッシュ
サイクルがバックアップでき、転送が完了した後でバー
ストモードで実行される。この目的のために、最後のリ
フレッシュサイクルがカウンタ１１８に関連したレジス
タに格納されるので、カウンタ１１８のオーバーフロー
の数が用いられる。
ＣＰＵによって発生された割り込み要求は、割り込みバ
ス３５のライン６８によって個々に各ＣＰｕ１ｌ、１２
．１３から受信される。これらの割り込み要求は、各メ
モリモジュール１４．１５に送信される。バス３５のこ
れらの要求ライン６８は、割り込みボート回路１１９に
接続されて、この回路１１９はこれらの要求を比較し、
ノ（ス３５の出力ライン６９にボートされた割り込み信
号を出力する。ＣＰＵはそれぞれ、）（ス３５を介して
２本のライン（各モジュール１４．１５から１本）にボ
ートされた割り込み信号を受信する。各メモリモジュー
ル１４．１５かものボートされた割り込み信号に対して
論理和の演算が行われ、その演算結果が割り込み同期回
路６５に出力される。
ソフトウェアの制御の下に、ＣＰＵはどのＣＰＵが割り
込みをするかを決定する。１１０プロセツサ又はＩ１０
コントローラで発生される外部割り込みはまた、バス３
５のライン６９．７０を介してメモリモジュール１４．
１５を介してＣＰＵに信号として送信される。同様に、
ＣＰＵはただプライマリモジュール１４又は１５からの
割り込みに応答する。
くＩ１０プロセッサ〉 第８図において、１個のＩ１０プロセッサ２６又は２７
が詳細に示される。Ｉ１０プロセッサは２個の同じボー
）（Ｉ１０バス２４への１個のボーｌ−１２１とＩ１０
バス２５への他のボート１２２）を備える。各１１０バ
ス２４．２５は、３２ビット双方向多重アドレス／デー
タバス１２３（３２ビツトの外に４ビツトのパリティを
含む）、リード、ライト、ブロックリード、ブロックラ
イトなどの実行される動作のタイプを定義する双方向コ
マンドバス１２４、内部からＩ１０プロセッサへの又は
バス２８のどのロケーションにアドレス指定するかを示
すアドレスライン、バイトマスク、及び最後に、アドレ
スストローブ、データストローブ、アドレス肯定応答及
びデータ肯定応答を含む制御ラインから構成される。バ
ス３１のラジアルラインは、各１１０プロセツサから各
メモリモジュールへの個々のラインを含む。すなわち、
■１０プロセッサからメモリモジュールへのバス要求、
メモリモジュールからＩ１０プロセッサへのバスグラン
ド、Ｉ１０プロセッサからメモリモジュールへの割り込
み要求ライン、及びメモリモジュールからＩ１０プロセ
ッサへのリセットラインである。どのメモリモジュール
がプライマリであるかを示すラインは、システムスティ
タスバス３２を介して各Ｉ１０プロセッサに接続される
。第８図（７）Ｉ１０プロセッサのコントローラすなわ
ちステートマシーン１２６は、コマンドライン、制御ラ
イン、スティタスライン、ラジアルラインからのデータ
、内部データ、及びバス２８からのコマンドラインから
のデータを受信し、さらに、バス２４．２５の内容を受
信し情報をバスに伝送するために保持するラッチ１２７
，１２８の動作を含むＩ１０プロセッサの内部動作を定
義する。
メモリモジュールからＩ１０プロセッサへのバス２４．
２５での転送は、別々に肯定応答されたアドレスとデー
タを用いて第９図に示されるプロトコルを使用する。プ
ライマリと指定されたメモリモジュール内のアービトレ
ーション１１０は、Ｉ１０バス２４．２５の所有権（ｏ
ｗｎｅｒｓｈｉｐ）のためのアービトレーションを行う
。ＣＰＵからＩｌｏへの転送が必要なとき、ＣＰＵ要求
がメモリモジュールのアービトレーション論理回路１１
０に出力される。アービトレーション論理回路１１０が
この要求を承認したとき、メモリモジュールは、アドレ
スとコマンドを（両パス２４．２５の）バス１２３．１
２４に、アドレスストローブが（２つのバス２４と２５
の）第９図の時間ＴＩに主張されたときと同時に、バス
１２５に印加する。コントローラ１２６がアドレスをラ
ッチ１２７又は１２８にラッチさせたとき、アドレス肯
定応答がバス１２５に主張され、次に、メモリモジュー
ルは時間Ｔ２にデータを（両バス２４．２５を介して）
バス１２３に出力し、ライン１２５にデータストローブ
を出力する。時間Ｔ２の後で、コントローラは、２個の
ラッチ１２７．１２８にデータをラッチさせ、データ肯
定応答信号がライン１２５に出力され、そうして、デー
タ肯定応答の受信の際に、両メモリモジュールは、アド
レスストローブ信号の主張をやめることによりバス２４
．２５をリリースする。
Ｉ１０プロセッサからメモリモジュールへの転送におい
て、Ｉ１０プロセッサがＩ１０／＜スを使う必要がある
とき、Ｉ１０プロセッサは、両バス２４．２５に、ラジ
アルバス３１にラインによってバス要求を主張し、次に
、プライマリメモリモジュール１４又は１５にアービト
レータ回路１１０からバス使用承認信号を待つ。バス使
用承認ラインもラジアルラインの１本である。バス使用
承認が主張されたとき、コントローラ１２６は、前の転
送が完了されたことを（誤って）意味する、バス１２５
上でアドレスストローブとアドレス肯定応答信号の主張
が解除されるまで待機する。そのとき、コントローラ１
２６は、ラッチ１２７．１２８からライン１２３ヘアド
レスを出力させ、コマンドをライン１２４に出力させ、
アドレスストローブを両バス２４，２５のバス１２５に
出力させる。アドレス肯定応答が両バス２４．２５から
受信されたとき、データがアドレス／データバスにデー
タストローブとともに出力され、転送は、メモリモジュ
ールから１１０プロセツサへのデータ肯定応答信号で完
了される。
ラッチ１２７と１２８は、アドレスバス１２９ａ、デー
タバス１２９ｂ、及び制御バス１２９ｃを含む内部バス
１２９に接続される。内部バス１２９は、バス３２によ
って供給されるスティタスを保持するなどのために、コ
ントローラステートマシーン１２６によって実行される
コマンドをセットアツプするために用いられる内部ステ
ィタス・制御レジスタ１３０をアドレス指定することが
できる。これらのレジスタ１３０は、ＣＰＵのアドレス
空間においてＣＰＵからリードまたはライトのためにア
ドレス指定可能である。バスインターフェース１３１は
、コントローラ１３１の制御の下に、ＶＭＥバス２８と
通信する。バス２８は、アドレスバス２８ａ、データバ
ス２８ｂ、制御バス２８ｃ及びラジアル２８ｄを備え、
これらの全ラインは、バスインター７エースモジユール
２９を介してＩ１０コントローラ３０に接続される。
バスインター７エースモジユール２９　ハ、一方又は他
方の又は両方のＩ１０プロセッサからの、１セツトだけ
のパスライン２８をコントローラ３０に駆動させるため
のマルチプレクサ１３２を備える。コントローラ３０の
内部で、コマンド、制御、スティタス、データのレジス
タ１３３があり、（このタイプの周辺コントローラにお
いて標準的プラクティスとして）ＣＰＵＩＩ、１２．１
３から、開始するべきリードとライトのためにアドレス
指定可能であり、Ｉ１０装置における動作を制御する。
ＶＭＥバス２８上での各１１０コントローラ３０は、８
１Ｍ２９のマルチプレクサ１３２を介して両Ｉ１０プロ
セッサ２６．２７との接続機能を備え、いずれか１個に
よって制御されるが、ＣＰＵによって実行されるプログ
ラムによって一方または他方に限られる。特定のアドレ
ス（又１組のアドレス）は、各コントローラ３０を示す
制御・データ転送レジスタ！３３のために確定され、こ
れらのアドレスは、オペレーティングシステムによりＩ
１０ページテーブル（通常は、ローカルメモリの核デー
タ区分）に維持される。これらのアドレスは、両方では
なく、どちらかのＩ１０プロセッサ＃ｌまたは＃２を介
してのみアドレス指定が可能であるように、各コントロ
ーラ３０を関連づける。すなわち、■１０グロセッサ２
７と比較すると、ある異なったアドレスは、■１０プロ
セッサ２６を介して特定のレジスタ１３３に到達させる
ために使用される。バスインターフェース１３ｉ　＜及
ヒコントローラ１２６）は、マルチプレクサ１３２を切
り換えて一方または他方からバス２８上のデータを受信
する。これは、ＣＰＵからＩ１０プロセッサのレジスタ
１３０へのライトによってなされる。こうして、デバイ
スドライバがこのコントローラ３０をアクセスするため
にコールされたとき、オペレーティングシステムはペー
ジテーブルにおけるこのアドレスをそのために使用する
。プロセッサ４０は、ライトバッファ５０を介してより
もむしろ、バイバスバッファパス５２を用いてこれらの
コントローラの制御・データ転送レジスタ１３３へのＩ
１０ライトによってコントローラ３０をアクセスする。
従って、これらは、これは、回路１００によってボート
され、メモリモジュールを通してバス２４又は２５へ、
従って選択されたバス２８への同期化されたライト動作
である。プロセッサ４０は、このライト動作が完了する
までストールする。第８図のＩ１０プロセッサボードは
、ある誤り（例えば不適当なコマンド、ＶＭＥバス２８
で応答が受信しないまま期限がすぎたこと、実行された
ときのパリティチエツク）を検出するように形成され、
１個の誤りが検出されると、Ｉ１０プロセッサは、バス
トラフィックへの応答を止め、すなわち、第９図に関連
して上述されたアドレス肯定応答とデータ肯定応答を送
信することを中止する。これは、バスインターフェース
５６によってバスフォールトとして検出され、後述され
るように割り込みを生じ、可能ならば自己訂正作用がな
される。
くエラーリカバリ〉 上記バス２１２２．２３を介しての転送のためのメモリ
モジュール１４と１５による応答を評価するために、Ｃ
ＰＵＩＩ％　Ｉ２、Ｉ３によって用いられるシーケンス
は、次に説明される。このシーケンスは、バスインター
フェースユニット５６におけるステートマシンによって
定義されかつＣＰＵによって実行されるコードにおいて
定義される。
第１の場合、リード転送において、データの誤りがプラ
イマリのメモリからのライン３３にスティタスビットに
示されないと仮定する。ここで、メモリ参照によって始
められるストールは、各マイクロプロセッサ４０で命令
実行を続けることを可能にするために、制御バス５５と
４３を介してレディ信号を主張することにより終了する
。しかし、肯定応答がライン１１２において他の（プラ
イマリでない）メモリモジュールから受信されるまで（
または時間切れになるまで）、開始されない。もしいず
れかのスティタスフィールド（ライン３３−１または３
３−２）においてエラーが検出されたなら、又はもしプ
ライマリでないメモリが時間切れになったならば、割り
込みはポスト（ｐｏｓ　ｔ　）される。
第２の場合、リード転送において、データエラーがプラ
イマリメモリからスティタスライン３３に指示されたこ
と、あるいは、プライマリメモリから応答が受信されな
かったことが仮定される。
ＣＰＵは、他方のメモリから肯定応答を待ち、もし他の
メモリからのスティタスビットにデータエラーが見いだ
されないならば、バスインターフェース５６の回路が所
有権（プライマリのメモリスティタス）の変化を起こさ
せ、従って、データが新しいプライマリから正しくリー
ドされたか否かを確認するために、リトライが設定され
る。もし良好なスティタスが新しいプライマリから受信
されたなら、次にストールは前のように終了して、割り
込みはシステムを更新するために（１個のメモリを悪い
と気付き、異なったメモリをプライマリとし）ポストさ
れる。しかしながら、もしデータエラー又は時間切れが
新しいプライマリからリードをするという試みから生じ
たなら、次に割り込みが制御バス５５と４３を介してプ
ロセッサ４０に主張される。
ライトバッファ５０がバイパスされたライト転送におい
て、第１の場合では、どちらのメモリからもスティタス
ビットにエラーが示されない。ストールは終了され命令
の続行が許可される。再び、もしエラーがどちらかのス
ティタスフィールドに検出されたならば割り込みがポス
トされる。
ライトバッファ５０がバイパスされたライン転送におい
て、第２の場合では、データエラーがプライマリメモリ
からスティタスに指示されるか、または、応答が、プラ
イマリメモリから受は取られない。各ＣＰＵのインター
７エースコントローラは、他のメモリモジュールからの
肯定応答を待つ。そして、もしデータエラーが他のメモ
リからのステータスに見いだされないならば、所有権の
変化が強制され、割り込みがポストされる。しかし、も
しデータエラー又は時間切れが他方の（新しいプライマ
リの）メモリモジュールのために起こるならば、次に割
り込みがプロセッサ４０に対して主張される。
ライトバッファ５０がイネーブルされたライト転送にお
いて、ＣＰＵチップはライト動作によってストールされ
ず、第１の場合は、どちらのメモリモジュールからもス
ティタスにエラーが指示されない。転送は終えられて、
他のバス転送が開始される。
ライトバッファ５０をイネーブルとしたライト転送にお
いて、第２の場合、データエラーは主メモリからのステ
ィタスに示されるか、又は、応答が主メモリから受信さ
れない。メカニズムは、他のメモリからの肯定応答を待
つ。そして、もし他のメモリからのスティタスにデータ
エラーが見い出されないならば、次に所有権の変化が強
行され、割り込みはポストされる。しかし、もしデータ
エラー又は時間切れが他のメモリにおいて生じるならば
、次に割り込みがポストされる。
メモリモジュール１４又は１５は、いま説明したメカニ
ズムによって一旦決定されると、フォールト条件がオペ
レータに対し信号として示されるが、システムは動作を
続けることができる。オペレータは、おそらく故障のモ
ジュールを含むメモリボードを交換することを希望する
だろう。これは、システムが起動され動作している間に
行うことができる。次に、システムは、停止せずに新し
いメモリボードを再統合できる。このメカニズムは、ソ
フトのエラーによってライトを実行できないがテストで
良好なとされ物理的に交換する必要がないメモリモジュ
ールを再生するためにも役立つ。タスクは、データが他
方のメモリモジュールと同じである状態にそのメモリモ
ジュールを戻すことである。この再生モードは、２ステ
ツプのプロセスである。まず、メモリがイニシャライズ
されておらず、パリティエラーを含むかも知れないこと
を仮定する。そこで良好なパリティの良好なデータが、
すべてのロケーションに書き込まなければならない。こ
れは、この点ですべてゼロである。しかし、すべてのラ
イト動作が２個のメモリで実行されるので、この第１ス
テツプが達成される方法は、良好なメモリモジュールの
ロケーションをリードし、次にこのデータを両メモリモ
ジュール１４と１５の同じロケーションにライトするこ
とである。これは、通常の動作が進行中に、実行中のタ
スクに挿入されて行われる。Ｉ１０バス２４又は２５か
ら生じるライトは、第１ステツプでのこの再生ルーチン
において無視される。こうしてすべてのロケーションに
ライトされた後は、次のステップは、Ｉ１０アクセスも
またライトされることを除いて第１ステツプと同じであ
る。すなわち、Ｉ１０バス２４又は２５からのＩ１０ラ
イトは、実行するタスクにおいて通常のトラフィックに
おいて発生するときに、良好なメモリのすべてのロケー
ションをリードしこの同じデータを両メモリモジュール
の同じロケーションにライトすることを挿入して実行さ
れる。この第２ステツプでモジュールがゼロから最大ア
ドレスまでアドレス指定されたときに、両メモリは同一
になる。この第２の再生ステップの間に、ＣＰＵとＩ１
０プロセッサの両方が、エラーなしに全ての動作を行う
ようにメモリモジュールが再生されることを期待する。
Ｉ１０プロセッサ２６．２７は、データリード転送の間
に再生されるメモリモジュールによって示されるデータ
を使用しない。再生プロセスが完了した後で、再生され
たメモリは、（必要ならば）プライマリと指定できる。
同様な再プロセスがＣＰＵモジュールに対しても備えら
れる。１個のＣＰＵが（メモリボート回路ｌＯＯによる
場合等のように）故障と検出されるとき、他の２個のＣ
ＰＵは動作を続けるが、悪いＣＰＵボードは、システム
を停止せずに交換できる。新しいＣＰＵボードがオンボ
ードＲＯＭ６３から起動自己テストルーチンを実行する
とき、他のＣＰＩＪにこのことを示す信号を出力して、
再生ルーチンが実行される。まず、２個の良好なＣＰＵ
がその状態をグローバルメモリにコピーし、次に全３個
のＣＰＵが「ソフトリセット」を実行する。ここで、Ｃ
ＰＵはＲＯＭ内のイニシャ２イズルーチンから実行をリ
セットし開始する。そうして、全ＣＰＵは、命令ストリ
ームの正確に同じ点に来て、同期化され、次に、保存さ
れていた状態が全３個のＣＰＵにコピーして戻され、前
に実行されていたタスクが続行される。
上述したように、各メモリモジュール内のボート回路１
００は、全３個のＣＰＵが同一のメモリ参照をしている
か否かを決定する。もしそうならば、メモリ動作は、完
了まで進むことを許可される。もしそうでなければ、Ｃ
ＰＵ故障モードに入る。ボート回路１００によって検出
されるように、異なったメモリ参照を送信するＣＰＵは
、バス３３−１及び／又は３３−２で戻されるスティタ
スで同定される。割り込みはポストされ、ソフトウェア
は引き続いて故障ＣＰＵをオフラインとする。
このオフラインスティタスは、スティタスバス３２に反
映される。故障が検出されているメモリ参照は、３つか
ら２つを選択するボートに基づき完了することを許可さ
れる。つぎに、悪いＣＰＵボードが交換されるまで、ボ
ート回路１００は、メモリ参照の進行を許可する前に、
２個の良好なＣＰＵからの２個の同一のメモリ要求を必
要とする。
システムは、通常は、１個の（２個でなく）ＣＰＵオフ
ラインで動作を続けるように構成されている。しかし、
１個の良好なＣＰＵだけで動作することが希望されるな
らば、別の方法が利用できる。
ＣＰＵは、もし異なったデータがメモリ要求で検出され
るならばボート回路１００によって、又は時間切れによ
って、故障とボートされる。もし２個のＣＰＵが同一の
メモリ要求を送信するが、第３のＣＰＵがあらかじめ選
択された時間切れ期間にどんな信号も送信しないならば
、ＣＰＵは故障と仮定され、前のようにオフラインとさ
れる。
システムのＩ１０装置は故障の場合にソフトウェア再統
合のためのメカニズムを備える。すなわち、ＣＰＵとメ
モリモジュールコアは、いま説明したように、故障に対
して保護されたハードウェアである。しかし、システム
の１１０部分は故障に対して保護されたソフトウェアで
ある。１個のＩ１０プロセッサ２６または２７が誤ると
、上述したようにソフトウェアによってＩ１０プロセッ
サに限定されたコントローラ３０は、ソフトウェアによ
って他方のＩ１０プロセッサヘスイッチされる。オペレ
ーティングシステムは、同じコントローラに対する新し
いアドレスを用いてＩ１０ページテーブルのアドレスを
書き直し、その後は、コントローラは他方のＩ１０コン
トローラ２６又は２７に限定される。エラーすなわち故
障は、バスインターフェース５６でバスサイクルを終え
るバスエラーによって検出でき、例外の原因を決定する
例外処理ルーチンを通して核内に急送される例外を発生
し、次に、Ｉ１０テーブルのアドレスを書き換えること
により）全コントローラ３０を、誤ったＩ１０プロセッ
サ２６又は２７から他方へ動かす。
バスインターフェース５６はいま説明したようにバスエ
ラーを検出すると、故障は、再統合スキームが使用され
る前に分離されねばならない。１個のＩ１０プロセッサ
２６または２７へ、あるいは１個のバス２８の１個のＩ
１０コントローラ３０へ（すなわち１個のＩ１０素子に
おける１個の制御レジスタ又はスティタスレジスタ、又
はデータレジスタへ）のいずれかにＣＰＵがライト動作
を行うとき、これは、メモリモジュールにおけるバイパ
ス動作であり、両メモリモジュールは動作を実行して、
２個のＩ１０バス２４と２５にそれを通過させる。２個
のＩ１０プロセッサ２６と２７は、ともにバス２４と２
５をモニタし、パリティをチエツクし、コントローラ１
２６を介して適正なシンタックスでコマンドをチエツク
する。例えば、もしＣＰＵが■／○プロセッサ２６また
は２７内のレジスタにライトを実行するならば、もしど
ちらかのメモリモジュールが正当なアドレス、正当なコ
マンド及び正当なデータを示すならば（パリティエラー
がないことと適正なプロトコルによって証明されるよう
に）、アドレス指定されたＩ１０プロセッサは、アドレ
ス指定されたロケーションにデータをライトし、ライト
動作が成功して完了したという肯定応答指示でメモリモ
ジュールに応答する。両メモリモジュール１４と１５は
、Ｉ１０プロセツサ２６又は２７からの応答（第９図の
アドレスとデータの肯定応答信号）をモニタしていて、
両メモリモジュールは、ライン３３−１と３３−２の動
作スティタスでＣＰＵに応答する。
（もしこれがリードであるならば、プライマリのメモリ
モジュールのみがデータを戻すが、しかし両方がスティ
タスを戻す。）ＣＦ’Ｕは、両方がライトを正しく実行
したか、１個だけであったか、無しであったかを決定で
きる。もし１個だけが良好なスティタスを戻し、それが
プライマリならば、所有権を変える必要は無い。しかし
もしバックアップが良好に戻され、プライマリが悪く戻
されるならば、所有権の変更が強行され、正しく実行し
たものをプライマリにする。どちらの場合も、・割り込
みが故障を報告するために入れられる。この点で、ＣＰ
Ｕは、悪いのがメモリモジュールであるか、メモリモジ
ュールの下流側の何かであるかを知らない。それで、同
様なライトがＩ１０プロセッサに対して試みられる。し
かし、これが成功するならば、メモリモジュールが悪い
ことを必ずしも証明する必要が無い。なぜなら、初めに
アドレス指定されたＩ１０プロセッサが例えばバス２４
または２５のラインに接続され、パリティエラーを起こ
したからである。それで、システムは、選択的に、Ｉ１
０プロセッサのシャットオフと操作のりトライを行い、
両メモリモジュールが同じｒ１０プロセッサにライト動
作を正しく実行できるかを見る。もしそうならば、シス
テムは、交換され再統合されるまで悪いＩ１０プロセッ
サをオフラインにして動作を実行できる。しかし、もし
リトライが１個のメモリから悪いスティタスをなお与え
るならば、メモリをオフラインにでき、あるいは、他の
要素において故障がメモリにあるか無いかを確実にする
ために故障分離ステップがさらに採られる。これは、全
コントローラ３０を１個のＩ１０プロセッサ２６又は２
７に切り換えてオフの■１０プロセッサにリセットコマ
ンドを送り、生きている両メモリモジュールでオンライ
ンの■１０プロセッサとのりトライの通信を出力するこ
とを含む。そして、もしリセットＩ１０プロセ・ソサが
バス２４又は２５を悪化させているならば、そのバスド
ライバは、リセットによって切られ、そうして、もしオ
ンラインＩ１０プロセッサへの通信のりトライが（両バ
ス２４と２５を介して）良好なスティタスを返すならば
、リセットＩ１０プロセッサが故障であることが分かる
。とにかく、各バスエラーに対して、あるタイプの故障
分離シーケンスが実行され、どのシステム部品がオフラ
インにしなければならないかを決定する。
〈同期〉 図示される実施例において使用されるプロセッサ４０は
、第４図と第５図を参照して上Ｉこ説明したように、重
なった命令実行を行うパイプラインアーキテクチャであ
る。この実施例において使用される同期技法は、サイク
ル計数、すなわち、命令が実行される毎に第２図のカウ
ンタ７１とカウンタ７３をインクリメントすることによ
るので（米国出願第１１８．５０３号に一般的に開示さ
れているように）、何がプロセッサ４０における命令の
実行であるかを定義しなければならない。まっすぐな定
義は、パイプラインが進むごとに命令が実行されること
である。コントロールバス４３の１本のコントロールラ
インは、パイプラインがストールされることを示す信号
ラン＃である。ラン＃が高レベルであるときは、パイプ
ラインはストールされ、ラン＃が低レベル（論理０）で
あるときは、パイプラインは各マシンサイクル毎に進む
。
このラン＃信号は、数値プロセッサ４６においてプロセ
ッサ４０のパイプラインをモニタするために用いられ、
そうして、このプロセッサ４６は、関連するプロセッサ
４０とともにロックステップでランすることができる。
コントロールバス４３でのこのラン＃信号は、クロック
１７とともにランサイクルを計数するためにカウンタ７
１と７３によって用いられる。
好ましい実施例において、カウンタレジスタ７１のサイ
ズは、４０９６すなわち２　＋２に選ばれる。
これが選択された理由は、クロック１７に使用される結
晶発振子の許容範囲が、平均して約４にランサイクルに
おけるドリフトがグＯセツサチップ４０によってランさ
れるサイクル数において１個のスキューすなわち差を生
じるようなものだからである。この差は、以下に説明さ
れるように割り込み同期の正しい動作を正当に許容する
ようなものである。１つの同期メカニズムは、カウンタ
７１　カオ−／　（−７０−するときはいつでもＣＰＵ
に同期を起こさせるように作用を強いることである。
１つのそのような作用は、カウンタ７１からのオーバー
フロー信号０ＶＦＬに対応してキャシュミスを強いるこ
とである。これは、次のＩキャシュのためのコントロー
ルバス４３の誤ったミス信号（例えばセットされないタ
ダバリッドビット（ＴａｇＶａｌｉｄ　ｂｉｔ）を単に
発生することによって行うことができ、こうしてキャシ
ュミス例外ルーチンをエンターさせ、その結果生じたメ
モリ参照は、任意のメモリ参照が行われるように同期を
確立させる。カウンタ７１のオーバーフローに対して同
期させる他の方法は、プロセッサ４０にストールをさせ
ることである。これは第２図の論理回路７Ｉａを介して
コントロールバス４３にＣＰビジー（コプロセッサビジ
ー）信号を発生するオーバー７０−信号０ＶＦＬを用い
て行うことができる。
このＣＰビジー信号はＣＰビジーが主張されなくなるま
で、常にプロセッサ４０にストールをエンターすること
になる。全３個のプロセッサは、同じコードを実行して
いてそのカウンタ７１に同じサイクルを計数するので、
このストールをエンターする。しかし、ＣＰＵがストー
ルをエンターする実際の時間は変化する。論理回路７１
ａは、入力Ｒ＃を介して他の２個のプロセッサのバス４
３からラン＃を受信し、そうして全３個がストールした
ときに、ＣＰビジー信号がリリースされ、プロセッサは
、再び同期してストールから出る。
こうして、２つの同期技法が説明された。第２の技法で
は、同期はメモリモジュールの回路１００におけるメモ
リ参照から生じ、第２の技法では、いま説明したように
、カウンタ７Ｉのオーバー７０−によって生じる。さら
に、以下に説明されるように、割り込みが同期化される
。しかし、注意するべき重要なことは、プロセッサ４０
は、基本的にはそれ自身のクロックで自由にランしてい
て、同期イベントが発生する場合を除いて、実質的に相
互に結合されていない。マイクロプロセッサが第４図と
第５図に示されたように使用される事実は、単独のクロ
ックを用いてのロックステップ同期をより困難にしてい
て、性能を低下させている。
また、ライトバッファ５ｏの使用は、プロセッサを結合
しないように役立ち、ましてプロセッサの密接な結合に
有効ではないであろう。同様に、命令キャシュとデータ
キャシュ及びＴＬＢ８３を用いた仮想メモリ管理からな
る高性能は、密接な結合が使用されたならばさらに困難
になり、性能は悪影響を受けるだろう。
割り込み同期技法は、リアルタイムといわゆる「仮想タ
イム」を区別しなければならない。リアルタイムは、外
部の実際の時間、壁の時計の時間であり、秒単位で測定
され、又は便宜上例えば６０ｎｓｅｃの分割であるマシ
ンサイクルで測定される。もちろん、クロック発生器１
７はそれぞれリアルタイムでグロックパルスを発生する
。仮想タイムは、各プロセッサチップ４０の内部サイク
ル計数タイムであり、各のサイクルカウンタ７１と７３
で測定される。すなわち、プロセッサチップによって実
行される命令の命令数であり、ある任意の開始点からの
命令において測定される。第１Ｏ図を参照して、リアル
タイムＣｔｏから（，２として示される）と仮想タイム
（命令数（カウントレジスタ７３のモジューロ１６計数
）ＩｏかもＩＩＩとして示される）との間の関係が図示
される。
第１０図の各行は、１個のＣＰＵ−Ａ、−Ｂ又は−Ｃの
サイクル計数であり、各列は、リアルタイムでの「点」
である。ＣＰＵに対するクロックは、位相がずれ易い。
そこで、実際の時間の相関は、第１０ａ図に示されるよ
うなものであり、ここで、命令数（列）は完全には並ん
でおらず、すなわち、サイクル計数は、並べられたリア
ルタイムマシンサイクルの境界で変化しない。しかし、
第１Ｏ図の図示は、説明の目的には十分である。第１０
図において、リアルタイムｔ３でＣＰ　Ｕ−Ａは第３の
命令にあり、ＣＰ　Ｕ−Ｂは計数９にあり９番目の命令
を実行していて、ＣＰＵ−Ｃは４番目の命令にある。リ
アルタイムも仮想タイムも進むことが可能なだけである
ことに注意する。
ＣＰＵのプロセッサチップ４０は、リソースが利用出来
ないある条件の下でストールする。例えば、ロードまた
は命令フェッチの間のＤキャシュ４５または！キャシュ
４４のミス、ライトバッファ５０がストア動作の間に一
杯であるという信号、コプロセッサ４６がビジーである
（コプロセッサが、データ依存性又は制限された処理リ
ソースにより取り扱えない命令を受信した）というコン
トロールバス４３を介しての「ＣＰビジー」信号、また
はマルチグライア／デバイダ７９がビジーである（内部
のマルチグライア／デバイダ回路が、プロセッサが結果
レジスタをアクセスしようとしたときに動作を完了して
いなかった）ことである。
もちろん、キャシュ４４と４５は、プロセッサ４０によ
る介在なしに状態を変化しない「パッシブリソース」で
ある。しかし、残りのものは、プロセッサがなんら作用
しなくても状態を変化出来るアクティブリソースである
。例えば、ライトバッファ５０は、（プロセッサが他の
ストア動作を行わない限り）プロセッサによる作用なし
にフルからエンプティに変化する。そこでストールに、
パッシブリソースのストールとアクティブリソースのス
トールの２つのタイプがある。アクティブリソースのス
トールは、インターロックストールと呼ばれる。
ＣＰＵ−Ａ、−Ｂ、−Ｃで実行されるコードストリーム
が同一であるので、３ｆｒＩのＣＰＵのキャシュ４４と
４５のようなパッシブリソースの状態は、仮想タイムの
総ての点で必然的に同じである。もしストールがパッシ
ブリソース（例えばデータキャシュ４５）での衝突の結
果であれば、全３個のプロセッサはストールを行い、た
だ１つの変数は、ストールの長さである。第１１図を参
照して、キャシュミスが！、で発生し、このミスの結果
のグローバルメモリ１４又は１５へのアクセスが８クロ
ツク（実際には８クロツク以上であってもよい）の時間
がかかったと仮定する。この場合、ＣＰＵ−Ｃは、ｔｌ
でグローバルメモリ１４又は１５へのアクセスを開始し
、グローバルメモリのコントローラ［７は、第１のプロ
セッサＣＰ　Ｕ−Ｃがメモリアクセスの開始を信号する
ときにメモリアクセスを開始する。コントローラ１１７
は、ＣＰＵ−Ｂとｃｐｕ−ｃがそれぞれメモリアクセス
に必要な８クロツクより少なくストールするけれども、
アクセス８りａツク遅れてｔ、で完了する。その結果、
全ＣＰＵは、リアルタイムでも仮想タイムでも同期され
る。この例は、まｒ＝、ＤＲＡＭＩＯ４へのアクセスの
重複と回路１００でのボーティングとの利点を示す。
インターロックストールは、パッシブリソースストール
から異なった状況を示す。１個のＣＰＵは、他のＣＰＵ
が全くストールをしないときにインターロックストール
をすることが出来る。第１２図を参照して、ライトバッ
ファ５０によって起こされるインターロックストールが
図示される。
ＣＰＵ−ＡとＣＰＵ−Ｂのサイクル計数が示され、ＣＰ
Ｕ−ＡとＣＰ　Ｕ−Ｂのライトバッファ５０からのフル
（ｆｕｌｌ）フラグＡＷｂとＢ。が、サイクル計数の下
に示される（ハイレベルすなわち論理ｌはフルを意味し
、ローレベルすなわち論理Ｏはエンプティを意味する）
。ＣＰＵはストア動作が実行される毎に、フルフラグの
状態をチエツクする。
もしフルフラグがセットされるならば、ＣＰＵは、フル
フラグがクリアされストア動作を完了するまでストール
する。ライトバッファ５０は、もしストア動作がバッフ
ァを満たすならば、フルフラグをセットし、ストア動作
がバッファから１ワードを流出して次のＣＰＵストア動
作のための位置を７リーにするときはいつでもフルフラ
グをクリアする。時間（。で、ＣＰ　Ｕ−８は、３クロ
ックＣＰＵ−Ａの先にあり、ライトバッファは共にフル
である。ライトバッファがグローバルメモリにライト動
作を行っていると仮定すると、このライトがｔ、の間に
完了するとき、ライトバッファフルフラグはクリアされ
る。このクリアは、リアルタイムでｔ６に同期して起こ
るが（第１１図に図示される理由により）、仮想タイム
では同期していない。いま、サイクル計数！、での命令
は、ストア動作であると仮定すると、ＣＰＵ−Ａは、ラ
イトバッファフルフラグがクリアされた後でｔ、てこの
ストアを実行するが、しかし、ＣＰＵ−Ｂはｔ３でこの
ストア命令を実行し、そうして、ライトバッファフルフ
ラグがなおセットされていることを見いだして３クロツ
クの間ストールをしなければならない。こうして、ＣＰ
Ｕ−Ｂはストールをするが、Ｃ：ＰＵ−Ａはストールを
しない。
１個のＣＰＵはストールをするかも知れず他のＣＰＵは
ストールをしないかも知れないという性質は、サイクル
カウンタ７１の解釈に制限を課する。第１２図において
、割り込みがサイクル計数Ｉ、で（ＣＰ　Ｕ−Ｂが１．
命令からストールをしている間に）複数のＣＰＵに示さ
れたと仮定する。
サイクル計数■、に対するランサイクルは、Ｌｌで両Ｃ
ＰＵに対して起こる。もしサイクルカウンタだけがＣＰ
Ｕに割り込みを示すなら、ＣＰＵ−Ａはサイクル計数■
、で割り込みを見るが、ＣＰＵ−Ｂはサイクル計数１．
から生じるストールサイクルの間に割り込みを見る。そ
うして、割り込みを示すこの方法が、この２個のＣＰＵ
に異なった命令での例外、もし全ＣＰＵがストールされ
るか又はストールされていない場合には起こらないよう
な条件が採用される。
サイクルカウンタの解釈についての別の制限は、サイク
ル計数の検出と作用の実行との間に遅れがあってはなら
ないことである。再び第１２図を参照して、割り込みが
サイクル計数１．でＣＰＵに示されるが、実行の制限の
ために余分のクロックの遅れがサイクル計数■、の検出
とＣＰＵへの割り込みの提示の間に介在すると仮定する
。その結果は、ＣＰＵ−Ａが、この割り込みをサイクル
計数■アで確認するが、ＣＰ　Ｕ−Ｂは、サイクル計数
■、からのストールの間に割り込みを確認して、２個の
ＣＰＵに異なった命令で例外を採らせる。
再び、リアルタイムで命令パイプラインの状態をモニタ
することの重要性が図示される。
く割り込み同期〉 第１図から第３図までの３個のＣＰＵは、単独の論理プ
ロセッサとして機能することが要求され、従って、３個
のＣＰＵのプログラミングモデルが単独の論理プログラ
ミングのプログラミングモデルであることを保証するた
めにその内部状態に関しである制限を実行することを要
求する。誤りモードや診断モードを除いて、上記３個の
ＣＰＵの命令ストリームは同一であることが要求される
。
もし同一でなかったら、第６図のボーティング回路ｌＯ
Ｏでのグローバルメモリアクセスのボーティングが困難
になるだろう。すなわち、ボートするものは、１個のＣ
ＰＵが故障しているのか、異なったシーケンスの命令を
実行しているのか分からない。同期スキームは、もし任
意のＣＰＵのコードストリームが、その他のＣＰＵのフ
ードストリームから分岐するならば故障が起こったと仮
定するように設計される。割り込み同期は、単独のＣＰ
Ｕイメージを維持する１つのメカニズムを提供する。
すべての割り込みは、仮想タイムに同期して起こること
が要求され、３個のプロセッサＣＰＵ−Ａ、ＣＰＵ−Ｂ
とＣＰＵ−Ｃの命令ストリームが割り込みの結果として
分岐しないことを保証する（分岐する命令ストリームに
は他の原因もある。例えば、Ｌ個のプロセッサが他のプ
ロセッサによってリードされたデータと異なったデータ
をリードすること）。仮想タイムに対して非同期に起こ
る割り込みがコードストリームを分岐させるシナリオは
、いくつかある。例えば、プロセスＡが完了する前にコ
ンチクストスイッチをオンにさせるがプロセスＡが他の
ＣＰＵで完了した後でコンチクストスイッチをオンにさ
せる割り込みは、その後のある点で、１個のＣＰＵがプ
ロセスＡの実行を続けるが他方のＣＰＵはプロセスＡが
既に完了しているためプロセスＡを実行出来ないという
状況をもたらす。もしこの場合に割り込みが仮想タイム
に非同期に起こるならば、例外プログラムカウンタが異
なるという事実が問題を起こすであろう。
例外プログラムカウンタの値をグローバルメモリに書き
込む行為は、ポーターが３個のＣＰＵから異なったデー
タを検出し、ボート７オールトを生じるという結果にな
るだろう。
ＣＰＵにおけるあるタイプの例外は、本来仮想タイムに
同期している。１つの例は、ブレークポイント命令の実
行によって生じるブレークポイント例外である。全ＣＰ
Ｕの命令ストリームが同一なので、ブレークポイント例
外は３個のＣＰＵにおける仮想タイムにて同じ点で生じ
る。同様に、全てのそのような内部例外は、本来仮想タ
イムに同期して生じる。例えば、ＴＬＢ例外は本来同期
する内部例外である。ＴＬＢ例外は仮想ページ数がＴＬ
Ｂ８３のどのエントリにも適合しないために生じる。ア
ドレスを解釈するということが（ブレークポイント例外
におけるように正確に）単に命令ストリームの機能なの
で、解釈は、本来仮想タイムに同期する。ＴＬＢ例外が
仮想タイムに同期することを確実にするために、ＴＬＢ
８３の状態は全３債のＣＰＵＩＩ、１２．１３において
同一でなければならず、これは、ＴＬＢ８３がソフトウ
ェアだけによって変更できるので、保証される。再び、
全ＣＰＵが同じ命令ストリームを実行するので、ＴＬＢ
８３の状態は常に仮想タイムに同期して変化される。そ
うして、−殻内経験則として、もし行動がソフトウェア
により実行されるなら、その行動は仮想タイムに同期し
ている。もし行動がサイクルカウンタを用いないハード
ウェアにより実行されるなら、その行動は一般にリアル
タイムに同期である。
外部の例外は、本来仮想タイムに同期していない。Ｉ１
０装置２６．２７又は２８は、３個のＣＰＵＩＩ、１２
．及び１３の仮想タイムについて情報を有しない。従っ
て、Ｉ１０装置によって発生される全ての割り込みは、
以下に説明するように、ＣＰＵに示される前に仮想タイ
ムに同期されなければならない。浮動点例外は、浮動点
コプロセッサ４６がＣＰＵ内でマイクロプロセッサ４０
に堅く結合されるので、Ｉ１０装置割り込みと異なって
いる。
外部装置は、３個のＣＰＵを１つの論理的プロセッサと
して見て、ＣＰＵ間の同期や同期の欠乏についての情報
を有しない。従って、外部割り込みは、各ＣＰＵの個々
の命令ストリーム（仮想タイム）と同期である割り込み
を生成することが出来ない。どのような種類の同期も無
ければ、もしある外部装置がリアルタイムｔ１の時間に
割り込みを駆動し、その割り込みがその時間に全ＣＰＵ
に直接示されるならば、３個のＣＰＵは、異なった命令
で例外トラップをとり、３個のＣＰＵのアクセプトされ
ない状態が生じる。これは、リアルタイムに同期である
が仮想タイムに同期しないイベント（割り込みの主張）
の例である。
複数の割り込みは、第１図から第３図までのシステムに
おいて、割り込みについて分散されたボートを実行し、
決定されたサイクル計数でプロセッサに割り込みを示す
ことにより、仮、想タイムに同期する。第１３図は、第
２図の割り込み同期論理回路６５のより詳細なブロック
図を示す。各ＣＰＵは、モジュール１４又は１５から生
じるライン６９又は７０からの外部割り込みを捕捉する
分配器１３５を含む。この捕捉はあらかじめ決定された
サイクル計数で、例えばカウンタ７１から入力ラインｃ
ｃ−４上で信号が出力される計数−４で起こる。捕捉さ
れた割り込みは、ＣＰＵ間バス１８を介して他の２個の
ＣＰＵへ分配される。これらの分配された割り込みは、
未決定割り込みと呼ばれる。各ＣＰＵＩＩ、１２．１３
から１個の３個の未決定割り込みがある。ポータ回路１
３６は、未決定割り込みを捕捉出力、全ＣＰＵが外部割
り込み要求を受信したかを確認するボートを行う。
（サイクルカウンタ７１で検出される）あらかじめ決定
されたサイクル計数で、この例では入力ラインＣＣ−５
により受は取られたサイクル８で、割り込みポータ１３
６は、ライン１３７とバス５５と４３を介して各マイク
ロプロセッサ４０の割り込みビンに割り込みを示す。割
り込みを示すために用いられるサイクル計数があらかじ
め決定されているので、全マイクロプロセッサ４０は、
同じサイクル計数で割り込みを受は取り、こうして、割
り込みが仮想タイムに同期されている。
第１４図は、仮想タイムに対して割り込みを同期するた
めのイベントのシーケンスを示す。ＣＰＵ−Ａ、ＣＰＵ
−Ｂ及びＣＰＵ−Ｃと示された行は、リアルタイムでの
１点での各ＣＰＵのカウンタ７１におけるサイクル計数
を示す。ＩＲＱ　　Ａ　　ＰＥＮＤＩＮＧ、ＩＲＱ　　
Ｂ　　ＰＥＮＤＩＮＧ及びＩＲＱ　　Ｂ　　ＰＥＮＤＩ
ＮＧと示された行は、ボータ１３６の入カヘＣＰＵ間バ
ス１８を介して結合される割り込みの状態を示す（ｌは
、未決定ビットがセットされていることを意味する）。
ＩＲＱＡ、ＩＲＱ　　Ｂ、及びＩＲＱＣと示された行は
、マイクロプロセッサ４０の割り込み入力ピンの状態（
ライン１３７の信号）を示し、ここでｌは割り込みが入
力ビンに存在することを意味する。
第１４図で、外部の割り込み（ＥＸ　　ｔＲＱ）は、ｔ
、でライン６９に主張される。もし割り込み分配器１３
５が割り込みを捕捉し、０２０間バス１８にサイクル計
数４で分配するならば、ＩＲＱＣＰＥＮＤＩＮＧは時間
ｔ１で１になり、ＩＲＱ　　Ｂ　　ＰＥＮＤＩＮＧは時
間ｔ、でｌになり、ＩＲＱ　　Ａ　　ＰＥＮＤＩＮＧは
時間ｔ、でｌになる。もし割り込みボータ１３６がサイ
クル計数８で割り込み未決定ビットをボートするならば
、ＩＲＱ　　Ｃは時間ｔ、でｌになり、ＩＲＱ　　Ｂは
時間ｔ、でｌになり、ＩＲＱ　　Ｃは時間ｔ、でｌにな
る。その結果、割り込みは、リアルタイムでは異なった
点であるが仮想タイムでは同一の点（すなわちサイクル
計数８）でＣＰＵに示される。
第１５図に、第１４図に示されたアルゴリズムを必要と
するシナリオを変更して示す。ここではサイクルカウン
タ７１がモジューロ８カウンタにより表されることに注
意する。外部割り込み（ＥＸ　　ＩＲＱ）は時間ｔ、で
主張される。割り込み分配器１３５はこの割り込みを捕
捉し、サイクル計数４で０２０間バス１８に割り込みを
分配する。
ＣＰ　Ｕ−ＢとＣＰＵ−Ｃが時間ｔ、の前にサイクル計
数を実行しているので、その割り込み分配器は外部割り
込みを捕捉することができない。しかし、ＣＰＵ−Ａは
時間ｔ、の前にサイクル計数を実行する。その結果、Ｃ
ＰＵ−Ａは時間ｔ４で外部割り込みを捕捉して分配する
。しかし、もし割り込みボータ１３６がサイクル計数７
で割り込み未決定ビットを捕捉してボートするならば、
ＣＰＵ−Ａの割り込みボータ１３６は、他の２個の割り
込み未決定ビットがセットされていないとき、時間ｔ、
でＩＲＱ　　Ａ　　ＰＥＮＤ信号を捕捉する。ＣＰＵ−
Ａの割り込みボータ１３６は全てのＣＰＵが外部割り込
みを分配していないことを認識し、捕捉された割り込み
未決定ビットを保持レジスタ１３８に出力されて格納さ
れる。ＣＰ　Ｕ−ＢとＣＰ　Ｕ−Ｃの割り込みボータ１
３６は単独の割り込み未決定ビットをそれぞれ時間ｔ、
とｔ、に捕捉する。ＣＰＵ−Ａの割り込みボークのよう
に、これらのボータは、全ての割り込み未決定ビットが
セットされていないことを認識し、こうして、セットさ
れた単独の割り込み未決定ビットが保持レジスタ１３８
に出力されて格納される。各ＣＰＵのサイクルカウンタ
７１は、サイクル計数７に達するとき、ロールオーバー
し、サイクル計数Ｏで計数を開始する。外部割り込みは
まだ主張されているので、ＣＰ　Ｕ−ＢとＣＰ　Ｕ−Ｃ
の割り込み分配器１３５は、それぞれ時間ｔ１．とｔ、
で外部割り込みを捕捉する。これらの時間は、サイクル
計数が４に等しくなったときに対応する。時間ｔ１□で
、ＣＰＵ−Ｃの割り込みボータは、０２０間バス１８に
割り込み未決定ビットを捕捉する。ボータ１３６は、全
Ｃ外部割り込みを捕捉して分配することを決定し、プロ
セッサチップ４０に割り込みを示す。時間ｔ１、と時間
ｔｌｌに、ＣＰ　Ｕ−ＢとＣＰＵ−Ａの割り込みボータ
１３６は、割り込み未決定ビットを捕捉し、割り込みを
プロセッサチップ４０に示す。その結果、全プロセッサ
チップが同じ命令で外部割り込み要求を受信したことに
なり、保持レジスタに保存されていた情報は必要で無く
なる。
〈保持レジスタ〉 第１５図に関して上述に示された割り込みシナリオにお
いて、ボータ１３６は、若干のステート割り込み情報を
保存するために保持レジスタ１３８を使用する。特に、
保存されたステートは、全ＣＰＵでなくいくつかのＣＰ
Ｕが外部割り込みを捕捉し分配したことであった。もし
システムが（第１５図の状況のように）どんな故障もし
無い場合は、前の例に示したように、外部割り込みが保
持レジスタの使用なしに仮想タイムに同期出来るので、
このステート情報は必要でない。アルゴリズムは、割り
込みポータ１３６が割り込み未決定ビットをあらかじめ
決定されたサイクル計数で捕えボートすることである。
全ての割り込み未決定ビットが主張されるとき、割り込
みは、そのあらかじめ決定されたサイクル計数でプロセ
ッサチップに示される。第１５図の例において、割り込
みはサイクル計数７でボートされた。
第１５図を参照して、もしＣＰＵ−Ｃが誤りをし、誤り
モードが割り込み分配器１３５が正しく機能しないよう
なものであれば、このとき、もしプロセッサチップ４０
に割り込みを示す前に全割り込み未決定ビットがセット
されるまで割り込みポータ１３６が待つならば、その結
果、割り込みは示されるようになることは無い。こうし
て、ただ１個のＣＰＵのただ１個の誤りが全ＣＰＵにつ
いての全体の割り込みのチェーンを機能できないように
する。
保持レジスタ１３８は、最後の割り込みボートサイクル
が全部ではないが少なくとも１個の割り込み未決定ビッ
トを捕捉したことをポータ１３６が知るメカニズムを提
供する。割り込みボートサイクルは、割り込みポータが
割り込み未決定ビットを捕捉しボートするサイクル計数
で起こる。数個の割り込み未決定ビットがセットされる
結果となる２つだけのシナリオがある。１つは、第１５
図に関連して示された示されたシナリオであって、ここ
では、外部割り込みは、あるＣＰＵの割り込み分配サイ
クルの前であるがその他のＣＰＵの割り込み分配サイク
ルの後に主張される。第２のシナリオでは、少なくとも
１個のＣＰＵが、割り込み分配器をディスエーブルにす
るような誤りをする。もし数個の割り込み未決定ビット
だけが割り込みボートサイクルでセットされる理由が第
１のシナリオであるならば、割り込みボークは、全割り
込み未決定ビットが次の割り込みボートサイクルでセッ
トされることが保証される。従って、もし保持レジスタ
がセットされていて全部でない割り込み未決定ビットが
セットされていることを割り込みポータが発見するなら
ば、エラーが１個以上のＣＰＵに存在するはずである。
これは、各ＣＰＵの保持レジスタ１３８が割り込みサー
ビス時にクリアされることを仮定する。そのため、保持
レジスタの状態は割り込み未決定ビットについての新鮮
でない状態を表さない。エラーの場合、割り込みポータ
１３６は、プロセッサチップ４０に割り込みを示すこと
ができ、同時に、エラーが割り込み同期論理回路によっ
て検出されたことを示す。
割り込みポータ１３６は、実際にはどんなボーティング
もせず、その代わり割り込み未決定ビットと保持レジス
タ１３７の状態を検査して、プロセッサチップ４０に割
り込みを示すか否かと割り込み論理回路にエラーを示す
か否かを決定するだけである。
〈モジューロサイクルカウンタ〉 第１５図の割り込み同期の例は、割り込みカウンタをモ
ジューロＮカウンタ（例えばモジューロ８カウンタ）と
して表した。モジューロＮサイクルカウンタの使用は、
割り込みボートサイクルの概念を可能にすることにより
、割り込みボーティングアルゴリズムの説明を簡単にし
た。モジューロＮサイクルカウンタを使用すると、割り
込みボートサイクルは、０とＮ−１（Ｎはサイクルカウ
ンタのモジューロである）の間にある単独のサイクル計
数上して説明できる。サイクルカウンタのどんな数も割
り込みボートサイクルのために選択でき、サイクル計数
は、Ｎサイクル計数毎に起こることが保証される。モジ
ューロ８カウンタに対して第１５図に示されるように、
割り込みボートサイクルは８計数毎に起こる。割り込み
ボートサイクルは、モジューロＮサイクルカウンタの周
期的性質を説明するためにだけここで用いられる。
モジューロＮサイクルカウンタの特定のサイクル計数に
キーとなるどのイベントもＮサイクル計数毎に起こるこ
とが保証される。明らかに、不定数（すなわち非反復性
カウンタ７１）は使用できない。
Ｎの値は、システムに正の効果を持つシステムパラメー
タを最大にし、システムに負の効果を持つシステムパラ
メータを最小にするように選択される。まず、いくつか
のパラメータが示される。
ＣｗとＣ４は、それぞれ、割り込みボートサイクルと割
り込み分配サイクルである（第１３図の回路では、これ
らはそれぞれＣＣ−８とＣＣ−４である）。ＣＣ−８と
ＣＣ−４の値は、０とＮ−１（Ｎはサイクルカウンタの
モジューロである）の間の範囲にあらねばならない。Ｄ
、、１は、同期論理回路によって許容され得る３個のプ
ロセッサＣＰＵ−Ａ。
ＣＰＵ−Ｂ及びＣＰＵ−Ｃの間のサイクル計数ドリフト
の最大量である。このプロセッサドリフトは、リアルタ
イムの１点で各ＣＰＵからサイクルカウンタ７１のスナ
ップショットをとることにより決定される。ドリフトは
、最も遅いＣＰＵのサイクル計数を最速のＣＰＵのサイ
クル計数から差し引くこと（モジューロＮ減算としてな
される）により計算される。Ｄ　ｍ　ａ　ｔの値は、Ｎ
とＣｖと０４の関数として表される。
まず、Ｄｊｌｊｆは、差Ｃ，−Ｃ，の関数として表され
る。ここに、差演算はモジューロＮ減算として実行され
る。これは、Ｄ、、、を最大にするＣ１とＣ４の値を選
択することを可能にする。第１６図のシナリオを参照し
、Ｃｖ−８と０４−９を仮定する。
第１６図から、プロセッサドリフトは［）、、、１であ
ると計算出来る。ライン６９の外部割り込みは、時間ｔ
、で主張される。この場合、ＣＰＵ−Ｂは、時間ｔ、で
割り込みを捕捉し分配する。このシナリオは、前に示さ
れた割り込み同期アルゴリズムとつじつまが合わない。
なぜなら、ｃｐｕ−Ａが割り込み分配サイクルを行った
前にｃｐｕ−Ｂがその割り込みボートサイクルを実行す
るからである。このシナリオの欠陥は、ＣｗとＣ４の差
よりも更に離れてドリフトすることである。この関係は
、形式的に次のように書くことができる。
方程式（１）　　Ｃｖ−Ｃｄ　　＜　　Ｄａｍ、−ｅこ
こに、ｅは、ＣＰＵ間バスＩ８に伝達される割り込み未
決定ビットのために必要な時間である。
前の例では、ｅは０と仮定されていた。壁時計の時間が
クロックサイクル（ランサイクル）のインクリメントで
量子化されているので、ｅも量子化出来る。こうして、
次の式が得られる。
方程式（２）　　Ｃ，−Ｃａ　　＜　　Ｄ、、、−ｔこ
こに、Ｄ□、は、サイクル計数の整数値として表される
。
次に、最大のドリフトがＮの関数として表すことができ
る。第１７図は、Ｎ＝４でプロセッサドリフトＤ−３の
場合のシナリオを示す。Ｃ４−０と仮定する。各プロセ
ッサのサイクル計数０における減算は、命令サイクル計
数の商の部分（Ｑ）を表す。サイクル計数がいまモジュ
ーロＮにて示されるので、サイクルカウンタの値は、Ｉ
／Ｎ（１は、時間上〇以来実行された命令数である）の
剰余である。命令サイクル計数のＱは、Ｉ／Ｈの整数部
分である。もし外部割り込みが時間ｔ３に主張されるな
らば、ＣＰＵ−Ａは、時間Ｌ４に割り込みを捕え分配し
、ＣＰＵ−Ｂは、時間ｔ、に割り込み分配サイクルを実
行する。ＣＰＵ−Ａに対する割り込み分配サイクルがＱ
−１でありＣＰＵ−Ｂに対する割り込み分配サイクルが
Ｑ−２であるので、これは問題を示す。同期論理回路は
、問題が無いかのように続行し、こうして等しいサイク
ル計数でプロセッサに割り込みを示す。しかし、各プロ
セッサのＱは異なっているので、割り込みは異なった命
令で複数のプロセッサに示される。従って、Ｎの関数と
してのＤや、、の関係は次式で表される。
方程式（３）　　Ｎ／２　　＞　　Ｄ、、ヨここに、Ｎ
は偶数であり、Ｄ、、ｗはサイクル計数の整数として表
される。ここで、方程式（２）と（３）は共に標本化理
論におけるナイキストの定理に等価であることを示すこ
とができる。方程式（２）と（３）とを結合することに
よって次式を得るＯ 方程式（４）　　Ｃ，−（ｇ　　＜　　Ｎ／２−１ここ
に、Ｎの与えられた値に対してＣ９とＣ４の最適の値が
選択できる。
上述の全方程式は、Ｎが出来るだけ大きくあるべきであ
ることを示唆する。Ｎを小さくさせようとする唯一の因
子は、割り込みの潜在である。割り込みの潜在は、ライ
ン６９での外部割り込みの主張とライン１３７でのマイ
クロプロセッサチップへの割り込みの提示との間の時間
間隔である。
どのプロセッサが割り込みの潜在を決定するために使用
されるべきかは明快な選択でない。３個のマイクロプロ
セッサは、クロック源における結晶発振子におけるわず
かな違いや他の因子のために異なった速度で動作する。
最も高速のプロセッサと、最も遅いプロセッサと、その
他のプロセッサがある。システムの性能は最も遅いプロ
セッサの性能によって最終的に決定されるので、最も遅
いプロセッサに関して割り込みの潜在を定義することは
合理的である。最大の割り込みの潜在は、方程式（５）
　　Ｌ、、、−２Ｎ−１ であり、ここに、Ｌｍａｗは、サイクル計数で表された
最大の割り込みの潜在である。最大の割り込みの潜在は
、最速のプロセッサの割り込み分配サイクルＣ４の後で
あるが最も遅いプロセッサの割り込み分配サイクルＣ４
の前に外部割り込みが主張されたときに、最大の割り込
みの潜在が起こる。
平均の割り込みの潜在の計算は、最速のプロセッサの割
り込み分配サイクルの後でかつ最も遅いプロセッサの割
り込み分配サイクルの前に外部割り込みが起こる確率に
依存するので、さらに複雑である。この確率は、多数の
外部因子によって順番に決定されるプロセッサ間のドリ
フトに依存する。
もしこれらの確率が０であるならば、平均の潜在は次の
式で表される。
方程式（６）　　Ｌ、、、−Ｎ／２−　（ｃ、−ｃａ）
これらの関係式を用いて、Ｎ、Ｃ，、及びＣ４の値が、
Ｄｗａ＠ｔと割り込みの潜在とに対するシステムの要請
を使用して決定される。例えば、Ｎ−１２８、（Ｃ，−
Ｃｄ）−１０，Ｌ、、、−７４又は約４゜４マイクロ秒
（ストールサイクルなしで）を選択する。４ビツト（４
つの２進ステージ）７１ａが割り込み同期カウンタとし
て使用され、分配出力とボート出力が説明したようにＣ
Ｃ−４とＣＧ−８にある好ましい実施例を用いて、Ｎ−
１６，Ｃ。
−８，Ｃ□−４であることが分かり、そうして、ｔ、、
、、＝１６／２＋　（８−４）−１２サイクルすなわち
０．７ミリ秒である。
〈ローカルメモリのためのリフレッシュ制御〉リフレッ
シュカウンタ７２は、カウンタ７１と７１ａがまさに計
数するのと同様に、（マシンサイクルでなく）非ストー
ルサイクルを計数する。
目的は、リアルタイムよりはむしろ仮想タイムで測定し
て、同じサイクル計数で各ＣＰＵにリフレッシュサイク
ルを導入ことである。好ましくは、各ＣＰＵは、命令ス
トリームにおいて他のＣＰＵと同じ点でリフレッシュサ
イクルを課する。ローカルメモリ１６のＤＲＡＭは、グ
ローバルなメモリについて上述したように８ｍｓ　ｅ　
ｃ毎に５１２サイクルの周期でリフレッシュされねばな
らない。
こうして、カウンタ７２は、５１２の１行をアドレスし
て、１５ｍ５ｅｃ毎に１回ＤＲＡＭ１６にリフレッシュ
コマンドを出力しなければならない。
もしメモリ動作がリフレッシュの間に要求されたならば
、リフレッシュが終了するまでビジ一応答が生じる。し
かし、各ＣＰＵにそれ自身のローカルメモリのリフレッ
シュをリアルタイムで他のＣＰＵに独立に処理させるこ
とは、ＣＰＵを同期から外れさせ、従って、余分な制御
が必要になる。
例えば、もし丁度除算命令が始まるようにリフレッシュ
モードがエンターされるならば、タイミングは、１個の
ＣＰＵが他のＣＰＵより２クロツクだけ長くかかるよう
なタイミングになる。又は、もし割り込み可能でないシ
ーケンスがより高速なＣＰＵによりエンターされ他のＣ
ＰＵがこのルーチンにエンターする前にリフレッシュに
入るならば、ＣＰＵは、相互に離れていく。しかし、こ
れらの問題のいくつかを避けるためのサイクルカウンタ
７１を（リアルタイムの代わりに）使用することは、ス
トールサイクルが計数されないことを意味する。そして
、もしループに入って多くのストールを生じさせるなら
ば（７対ｌのストール・ラン比を生じさせることが可能
ならば）、周期が１５ｍ５ｅｃの数値から著しく減少さ
れないならば、リフレッシュの仕様に合わず、性能を劣
化させろ。
この理由のために、第２図に示されるように、ストール
サイクルは第２カウンタ７２ａでも計数され、このカウ
ンタがリフレッシュカウンタ７２で計数されるのと同じ
数に達する毎に、追加のリフレッシュサイクルが導入さ
れる。例えば、す７レツシユカウンタ７２は、カウンタ
７１と歩調を合わせて、２ｍすなわち２５６ランサイク
ルを計数し、オーバーフローのときにリフレッシュ信号
が制御バス４３を介して出力される。一方、カウンタ７
２ａは、（ラン＃信号とクロック１７に応答して）２８
ストールサイクルを計数し、オーバーフローする毎に第
２カウンタ７２ａがインクリメントされる（カウンタ７
２ｂは単に８ビツトカ９ンタ７２ａのためのビット９か
ら１１であってもよい）。
そうして、リフレッシュモードが最後にエンターされ、
ＣＰＵはカウンタレジスタ７２ｂの数によって示される
多数の追加のリフレッシュを行う。こうして、もし長期
間のストールインテンシブな実行が起こるならば、リフ
レッシュの平均数は、１５マイクロ秒毎に１つの範囲内
にあり、もし７×２５６までのストールサイクルが介在
されるならば、最後にリフレッシュモードに行くときに
リフレッシュされた行の数が名目上のリフレッシュ速度
マで追い付くので、リフレッシュサイクルを任意に短く
することにより性能の劣化はない。
くメモリ管理〉 第１図から第３図までのＣＰＵＩＩ、１２、及び１３は
、第１８図に図示されるように組織されたメモリ空間を
備える。ローカルメモリ１６が８Ｍバイトであり、グロ
ーバルメモリ１４又は１５が３２Ｍバイトである例を用
いて、ローカルメモリ１６が、キャシュすなわち別のメ
モリ空間であるよりはむしろ、ＣＰＵメモリアクセス空
間の同じ連続的な０から４０Ｍバイトまでのマツプの一
部である。０から８Ｍバイトまでの部分を（３個のＣＰ
Ｕモジュールで）３重化し、８から４０Ｍバイト部分を
２重化しているが、論理的には単に１つの０から４０Ｍ
バイトまでの物理アドレス空間があるだけである。バス
５４で８Ｍバイトを越えたアドレスは、バスインターフ
ェース５６にメモリモジュール１４と１５に要求をさせ
るが、しかし、８Ｍバイト以下のアドレスは、ＣＰＵモ
ジュールそれ自身内でローカルメモリ１６にアクセスす
る。性能は、ローカルメモリ１６で実行されるアプリケ
ーションにより使用されるメモリをより多く配置するこ
とにより改善される。そして、もしメモリチップが高密
度でより低コストでより高速で利用できるならば、追加
のローカルメモリが、追加のグローバルメモリと同様に
付加される。例えば、ローカルメモリが３２Ｍバイトで
あって、グローバルメモリが１２８Ｍバイトであっても
よい。一方、非常に低コストのシステムが必要ならば、
性能は主要な決定的なファクタではなく、システムは、
ローカルメモリなしに動作でき、そのような構成では性
能の不利益が高いけれども、すべてのメインメモリはグ
ローバルメモリエリア（メモリモジュール１４と１５）
である。
第１８図のマツプのローカルメモリ部分１４１の内容は
、３個のＣＰＵＩＩ、１２及び１３における内容と同一
である。同様に、２個のメモリモジュール１４と１５は
、どの与えられた瞬間でもその空間１４２内の同じデー
タを全く同様に含む。
ローカルメモリ部分１４１内にはＵＮＩＸオペレーティ
ングシステムのための核１４３（コード）が格納され、
このエリアは、各ＣＰＵのローカルメモリ１６の固定さ
れた部分内に物理的にマツピングされる。同様に、核デ
ータは、各ローカルメモリ１６の固定されたエリア１４
１に割り当てられる。ブートアップの時を除いて、これ
らのブロックは、グローバルメモリ又はディスクへ、又
はグローバルメモリ又はディスクから交換されない。
ローカルメモリの他の部分１４５は、ユーザプログラム
（及びデータ）のページのために使用され、これらのペ
ージは、オペレーティングシステムの制御の下にグロー
バルメモリ１４と１５のエリア１４６に交換される。グ
ローバルメモリエリア１４２は、エリア１４６における
ユーザーページのためのステージングエリア（ｓｔａｇ
ｉｎｇ　ａｒｅａ）として、またエリア１４７における
ディスクバッファとして使用される。もし全ＣＰＵが１
ブロツクのデータのライトを行うコード又はローカルメ
モリｌ６からディスク１４８へのコードを実行するなら
ば、ディスクバッファエリア１４７にコピーをするため
の時間はＩ１０プロセッサ２６と２７に直接にそしてＩ
１０コントローラ３０を介してディスク１４８にコピー
をする時間に比べて無視できるので、シーケンスは、そ
の代わりディスクバッファエリア１４７にライトを行う
ことである。次に、全ＣＰＵが他のコードの実行を進め
る間に、このディスクにライトをする動作が行われて、
全ＣＰＵに対してトランスペアレントに、そのブロック
をエリア１４７からディスク１４８へ移動する。
同様な方法で、グローバルメモリエリア１４６は、ディ
スク以外のＩ１０アクセス（例えばビデオ）の同様な処
理のために、Ｉ１０ステージングエリア１４９を含んで
マツピングされる。
第１８図の物理的メモリマツプは、各ＣＰＵ内のプロセ
ッサ４０の仮想メモリ管理システムと関連する。第１９
図は、実施例において使用されたＲ２０００プロセツサ
チツプの仮想アドレスマツプを図示する。しかしながら
、ページングと保護メカニズムを備えた仮想メカニズム
管理を支持する他のプロセッサチップが対応する特徴を
備えるであろうことが理解される。
第１９図において、２つの別々の２Ｇバイトの管理アド
レス空間１５０と１５１が図示される。
プロセッサ４０は、２つのモード、ユーザーモードと核
モード、の１つで動作する。当該プロセッサはｔ；だ、
ユーザーモードにおいてエリア１５０をアクセスでき、
もしくは核モードにおいて両エリア１５０と１５１をア
クセスすることができる。
核モードは、多くの計算機に備えられている監視モード
と同類である。プロセッサ４０は、例外が検出されてモ
ードを核モードに強いるまでは、通常はユーザーモード
で動作するように構成され、ここで、例外からのりスト
ア（ＲＦ　Ｅ）命令が実行されるまで核モードにとどま
る。メモリアドレスが翻訳されすなわちマツピングされ
る方法は、マイクロプロセッサのオペレーティングモー
ドに依存し、これはスティタスレジスタの１ビツトによ
って定義される。ユーザーモードにあるときに、２Ｇバ
イトの”ｋｕｓｅｇ”として参照される単独の−様な仮
想アドレス空間１５０を利用できる。
各仮想アドレスはまた、最大６４個のユーザープロセス
のための一義的仮想アドレスを形成するために、６ビツ
トのプロセスアイデンティファイア（Ｐ　Ｉ　Ｄ）フィ
ールドを用いて拡張される。ユーザーモードにおけるこ
のセグメント１５０までのすべての参照は、ＴＬＢ８３
を介してマツピングされ、キャシュ１４４と１４５の使
用は、ＴＬＢエントリにおける各ページエントリのため
のビットセツティングによって決定される。すなわち、
あるページは、キャシュ可能で有り得るし、あるページ
はプログラマによって特定されるのでキャシュ可能でな
い。
核モードにあるとき、仮想メモリ空間は、第１９図の両
エリア１５０と１５１を含む。この空間は、４つの別々
のセグメントｋｕｓｅｇエリア１５０、ｋｓｅｇＱエリ
ア１５２、ｋｓｅｇｌエリア１５３及びｋｓｅｇ２エリ
ア１５４を有する。
核モードのためのｋｕｓｅｇエリア１５０のセグメント
は、ユーザーモードの”ｋｕｓｅｇ”エリアに対応して
２Ｇバイトのサイズを有する。従って、核モードにおい
て、プロセッサはまさにユーザーモードの参照における
ようにこのセグメントに対して参照を行って、ユーザー
データへの核アクセスを能率化する。ｋｕｓｅｇエリア
１５０は、ユーザーコードとユーザーデータを保持する
ために使用される。しかし、オペレーティングシステム
は、しばしばこの同じコード又はデータを参照すること
を必要とする。上記ｋｓｅｇＱエリア１５２は、物理的
アドレス空間の初めの５１２Ｍバイトに直接にマツピン
グされる５１２Ｍバイトの核物理的アドレス空間であり
、キャシュされるが、ＴＬＢ８３を使用しない。このセ
グメントは、核実行可能コードとある核データのために
使用され、ローカルメモリ１６内に第１８図のエリア１
４３によって表される。上記ｋｓｅｇｌエリア１５３は
、ｋｓｅｇＯエリアと同様に、物理的アドレス空間の初
めの５１２Ｍバイトに直接にマツピングされ、キャシュ
されず、ＴＬＢエントリを用いない。ｋｓｅｇｌエリア
は、キャシュされないことだけがｋｓｅｇＯエリアと異
なる。ｋｓｅｇｌエリアは、Ｉ１０レジスタ、ＲＯＭコ
ード及びディスクバッファのためのオペレーティングシ
ステムによって使用され、第１８図の物理的マツプのエ
リア１４７と１４９に対応する。ｋｓｅｇ２エリア１５
４は、ＩＧバイトの空間であり、ｋｕｓｅｇエリアのよ
うに、キャシュを用い又は用いずに、任意の物理的アド
レスに仮想アドレスをマツピングするためのＴＬＢ８３
エントリを使用する。このｋｓｅｇ２エリアは、ユーザ
ーモードにおいてアクセスできず、核モードにおいての
みアクセスできるということだけが、ｋｕｓｅｇエリア
１５０と異なる。オペレーティングシステムは、ユーザ
ーページテーブル（メモリマツプ）のためと動的に割り
当てられるデータエリアのために、コンテキストスイッ
チに再びマツピングしなければならないスタックとパー
プロセスデータ（ｐｅｒ−ｐｒｏｃｅｓｓ　ｄａｔａ）
のためにｋＳｅｇ２エリアを使用する。ｋｓｅｇ２エリ
アは、全てか無かのアグローチを必要とするよりはむし
ろ、バーベージベーシス（ｐｅｒ　ｐａｇｅ　ｂａｓｉ
ｓ）への選択的キャシングとマツピングを可能にする。
マイクロプロセッサチップのレジスタ７６又はＰＣ８０
とバス８４での出力に発生される３２ビツトの仮想アド
レスは、第２０図に示される。ここで分かるように、ビ
ット０−１１は、第３図のバス４２でのアドレスの下位
１２ビツトとして無条件に使用されるオフセットであり
、ビット１２−３１は、ビット２９−３１がｋｕｓｅｇ
エリア、ｋｓｅｇＯエリア、ｋｓｅｇｌエリア及びｋｓ
ｅｇ２エリアの間で選択する仮想ページ数（Ｖ　Ｐ　Ｎ
）である。現在実行中のプロセスのためのプロセスアイ
デンティファイア（Ｐ　Ｉ　Ｄ）は、ＴＬＢによっても
アクセス可能なレジスタ内に格納される。６４ビツトの
ＴＬＢエントリは、同様に第２０図に表され、ここで分
かるように、仮想アドレスからの２９ビツトＶＰＮは、
６４ビツトエントリのビット４４−６３に位置される２
０ビツトＶＰＮフイールドと比較され、一方、同時に、
ＰＩＤはビット３８−４３と比較される。もし対の一方
が６４の６４ビツトＴＬＢエントリのいずれかに見いだ
されるならば、対となったエントリのビット１２−３１
でのページフレーム数ＰＦＮは、（他の基準が適合する
ことを仮定して）第３図のバス８２と４２を介した出力
として使用される。ＴＬＢエントリにおける他の１ビツ
トの値は、Ｎ、Ｄ、Ｖ及びＧを含む。ここで、Ｎはキャ
ッシュできない指標であり、もしセットされれば、ペー
ジはキャシュできず、プロセッサは、キャシュ４４又は
４５をまずアクセスする代わりにローカルメモリ又はグ
ローバルメモリをアクセスする。Ｄは、ライトプロテク
トビットであり、もしセットされれば、ロケーションが
「よごれ」ていて、従って、ライト可能であるが、もし
０ならば、ライト動作はトラップを起こすことを意味す
る。Ｖビットは、セットされれば、正当であることを意
味し、単に正当なビットを再セットするだけでＴＬＢエ
ントリをクリアできることを意味する。このＶビットは
、このシステムのページのスワツピング配置において、
ページがローカルメモリにあるかグローバルメモリにあ
るかを示すために使用される。Ｇビットは、正当なＴＬ
Ｂ翻訳のためのＰＩＤマツチの要請を無視するグローバ
ルアクセスを許可するためにある。
装置コントローラ３０は、ローカルメモリに対してＤＭ
Ａを直接に行うことができない。従って、グローバルメ
モリは、ＤＭＡタイプのブロック転送（典型的にはディ
スク１４８などから）のためのステージングエリアとし
て使用される。ＣＰＵは、コントローラ（すなわちプロ
グラムされたＩｌｏによって動作を開始しまた制御する
ために、コントローラ３０において直接に動作を実行す
ることができる。しかしながら、コントローラ３０は、
グローバルメモリに対するＤＭＡを除いて、ＤＭＡを行
うことができない。コントローラ３０は、ＶＭＥバス（
バス２８）マスクになることができ、Ｉ１０プロセッサ
２６又は２７を介してメモリモジュール１４と１５内の
グローバルメモリに直接にリード動作とライト動作を行
う。
グローバルメモリとローカルメモリ（及びディスク）と
の間のページのスワツピングは、ページ７オールトとエ
ージングプロセスとの一方によって開始される。プロセ
スが実行中でありグローバルメモリ又はディスクにある
ページから実行すること又はそのページからアクセスを
することを試みるときに、ページフォールトが生じる。
すなわち、ＴＬＢ８３は、ミスを示し、トラップが生じ
るであろう。従って、核のローレベルトラップコードが
ページのロケーションを示し、ページのスワツピングを
開始するためのルーチンがエンターされる。もし必要と
されるページがグローバルメモリ内にあるならば、一連
のコマンドがＤＭＡコントローラに送られて、最も少な
く最近使用されたページをローカルメモリからグローバ
ルメモリに書き込み、その必要とされＩ；ページをグロ
ーバルメモリからローカルメモリに読む出す。もしその
ページがディスクにあるならば、コマンドとアドレス（
セクタ）が、ディスクに行ってそのページを得るために
ＣＰＵからコントローラ３０に書き込まれる。そして、
メモリ参照をするプロセスが一時停止される。ディスク
コントローラがデータを見付けそれを送信する用意がで
きたとき、メモリモジュールによって（ＣＰＵに到達せ
ずに）使用される割り込み信号が出力されて、グローバ
ルメモリにそのページを書き込むためにグローバルメモ
リへのＤＭＡをディスクコントローラが始めることを許
可する。終了したときは、ＣＰＵは割り込みされて、Ｄ
ＭＡコントローラの制御の下にブロック転送を開始して
、最も少なく使用されたページをローカルメモリからグ
ローバルメモリへスワツピングし、必要なページをロー
カルメモリへ読み込む。次に、元のプロセスが再び実行
（ラン）可能にされ、その状態は元に戻され、元のメモ
リ参照が再び生じ、ローカルメモリ内にその必要なペー
ジを見付ける。ページのスワツピングを開始するもう１
つのメカニズムは、エージングルーチンであり、これに
より、オペレーティングシステムは、各ページが最近使
用されたか否かについて又グローバルメモリへの押し出
しを被っていないページについてマークしながら周期的
にローカルメモリ内のページを通過していく。タスクス
イッチはそれ自身ページのスワツピングを開始しないが
、その代わり、新しいページがページフォールトをつく
り始めたとき、ページは必要なだけスワツピングされ、
スワツピングのための候補は、最近は使用されていない
ものである。
もしメモリ参照がなされＴＬＢミスが示されるが、しか
しＴＬＢミス例外から生じるページテーブルルックアッ
プがそのページがローカルメモリ内にあることを示すな
らば、このページがローカルメモリ内にあることを示す
ためにＴＬＢエントリがなされる。すなわち、プロセス
は、ＴＬＢミスが起こったときに例外をとり、（核デー
タ区分内の）ページテーブルに行き、テーブルエントリ
を見付け、ＴＬＢに対して書き込み、次に進むことが許
される。しかし、もしメモリ参照がＴＬＢミスを示し、
ページテープが、対応する物理アドレスが（８Ｍバイト
の物理アドレスを越えて）グローバルメモリ内にあるこ
とを示すならば、ＴＬＢエントリがこのページのために
実行され、そして、プロセスが再び続くとき、プロセス
は、前と同様にＴＬＢ内にページエントリを見いだす。
さらに１つの例外は、正当なビットが０であって、その
ページが物理的にローカルメモリ内にないことを示すた
めに採られる。そして、このときは、例外は、グローバ
ルメモリからローカルメモリにページをスワツピングす
るルーチンをロードし、そして実行が進むことができる
。第３の状況では、もしページテーブルが、メモリ参照
のためのアドレスがローカルメモリやグローバルメモリ
内に無くディスクにあることを示すならば、システムは
、上に示されたように動作し、すなわち、プロセスはラ
ンキュー（ｒｕｎ　ｑｕｅｕｅ）を去り、スリーブキュ
ー　（ｓｌｅｅｐ　ｑｕｅｕｅ）に入り、ディスク要求
がなされ、ディスクがそのページをグローバルメモリに
転送しコマンド完了割り込み信号を出力したとき、ペー
ジがグローバルメモリからローカルメモリへスワツピン
グされ、ＴＬＢは更新され、次にプロセスは再び実行で
きる。
くプライベートメモリ〉 メモリモジュール１４と１５は同じ位置に同じデータを
格納でき、全３個のＣＰＵＩＩ、１２及び１３はこれら
のメモリモジュールに対して等しいアクセスを行うが、
各メモリモジュールにはプライベートメモリとしてソフ
トウェア制御のもとで割り当てられた小さなエリアがあ
る。例えば、第２１図に図示されるように、メモリモジ
ュール位置のマツプのエリア１５５は、プライベートメ
モリエリアとして呼ばれ、全ＣＰＵが「プライベートメ
モリライト」コマンドをバス５９に出力したときにのみ
ライト可能である。実施例では、プライベートメモリエ
リア１５５は、各ＣＰＵモジュールのバスインターフェ
ース５６のレジスタ１５６に含まれるアドレスで出発す
る４にのページである。この出発アドレスは、ｃｐｕに
よってこのレジスタ１５６に書き込むことによってソフ
トウェア制御のもとで変更できる。プライベートメモリ
エリア１５５は、さらに３個のＣＰＵの間で分割される
。ＣＰＵ−Ａだけがエリアｌ　５５ａに書き込むことが
でき、ＣＰＵ−Ｂだけがエリア１５５ｂに書く込むこと
ができ、ＣＰＵ−Ｃだけがエリア１５５ｃに書く込むこ
とができる。バス５７の１つのコマンド信号は、動作が
プライベートライトであることをメモリモジュール１４
と１５に知らせるために、バスインターフェース５６に
よってセットされる。そして、これは、ストア命令から
プロセッサ４０によって発生されたアドレスに対応して
セットされる。アドレスのビット（およびライトコマン
ド）は、（バスアドレスをレジスタ１５６の内容に比較
する）バスインターフェース内のデコーダ１５７によっ
て検出され、バス５７に対する「プライベートメモリラ
イト」コマンドを発生するために使用される。メモリモ
ジュールでは、ライトコマンドがレジスタ９４．９５及
び９６で検出され、アドレスとコマンドが全てボート回
路１００によって良好（すなわち一致している）とボー
トされたとき、制御回路１００は、ただ１個のＣＰＵか
らのデータをバスｌｏｔへと通すことを許可し、これは
、全ＣＰＵからのアドレスの２ビツトによって決定され
る。このプライベートライトの間に、全３個のＣＰＵは
、バス５７に同じアドレスを示すが、バス５８に異なっ
たデータを示す（この異なったデータは、例えばＣＰＵ
へのステートキューである）。メモリモジュールは、ア
ドレスとコマンドをボートシ、アドレスバスに見られた
アドレスフィールドの部分によって基づいてただ１個の
ＣＰＵからデータを選択する。ＣＰＵがデータをボート
することを可能にするため、全３個のＣＰＵは、両メモ
リモジュール１４と１５内へ、ｃｐｕに一義的なステー
ト情報の３個のプライベートライト動作（バス２１１２
２．２３に３個のライト動作がある）を行う。各ライト
動作の間に、各ＣＰＵは、一義的データを送信するが、
ただ１個だけが各時間にアクセプトされる。それで、全
３個のＣＰＵによって実行されるソフトウェアシーケン
スは、（１）ロケーション１５５ａにストア、（２）ロ
ケーション１５５ｂにストア、（３）ロケーションｌ　
５５ｃにストアである。しかしながら、ただ１個のＣＰ
Ｕからのデータが実際には各時間に書き込まれ、そのデ
ータはボートされない。なぜならば、異なっており又は
異る可能性があり、そしてボートされるならばフォール
トを示す可能性があるからである。
次に、全ＣＰＵは、全３個のロケーション１５５ａ、１
５５ｂ、１５５ｃを読んで、ソフトウェアによりこのデ
ータを比較することによってデータボートすることがで
きる。このタイプの動作は、例えば診断に又は原因レジ
スタ（ｃａｕｓｅ　ｒｅｇｉｓｔｅｒ）データをボート
するための割り込みにおいて使用される。
プライベートライトのメカニズムは、フォールト検出と
回復において使用される。例えば、もし全ＣＰＵがメモ
リリード要求をするときにバスエラー（メモリモジュー
ル１４又は１５がパッドスティタス（ｂａｄ　５ｔａｔ
ｕｓ）をライン３３−１または３３−２に戻すようなと
き）を検出するような場合である。この点で、ＣＰＵは
、他のＣＰｔＪがメモリモジュールから同じスティタス
を受は取っているか否かを知らない。ＣＰＵが故障で有
り得るし、そのスティタス検出回路が故障で有り得るし
、あるいは、示されたように、メモリが故障で有り得る
。それで、故障を分離するために、上述のバスフォール
トルーチンがエンターされたときに、全３個のＣＰＵは
、前のリードの試みでメモリモジュールからまさに受信
したスティタス情報のプライベートライト動作を行う。
次に、全３個のＣＰＵは、他のＣＰＵが書き込んだもの
を読み出し、自分自身のメモリスティタス情報と比較す
る。もしそれらが一致するならば、メモリモジュールは
、オフラインでボートされる。もし一致せず、１個のＣ
ＰＵがメモリモジュールに対して悪いスティタスを示し
他のＣＰＵが良好なスティタスを示すならば、ＣＰＵは
オフラインでボートされる。
くフォールトトレラント電源〉 第２２図を参照して、好ましい実施例のシステムは、上
述のＣＰＵモジュール、メモリモジュール、Ｉ１０プロ
セッサモジュール、Ｉ１０コントローラ、及びディスク
モジュールのオンラインでの交換と同様に、故障した電
源モジュールをオンラインで交換できるフォールトトレ
ラントな電源を使用できる。第２２図の回路で、交流電
力ライン１６０は、電力分配ユニット１６１に直接に接
続され、このユニット１６１は、電力ラインのる波器、
過渡電流の抑圧器、及び短絡に対して保護するためのサ
ーキットブレーカを提供する。交流電力ラインの故障に
対して保護するために、冗長性のバッテリバック１６２
と１６３が、順序正しいシステムシャットダウンを完了
しうるような４−１／２分の全システム電力を与える。
２個のバッテリパックの１個１６２又は１６３だけが、
システムを安全にシャットダウンするために動作するの
に必要である。
電力サブシステムは、２つの同一の交流から直流へのバ
ルク電源１６４と１６５を備え、これらの電源は、高電
力ファクタを備え、１対の３６ボルト直流分配バス１６
６と１６７にエネルギーを供給スる。このシステムは、
動作中である１個のバルク電源１６４又は１６５を用い
て、動作し続けることが可能である。
４つの別々の電力分配バスがこれらのバス１６６、！：
１６７に含まれる。バルク電源１６４は、電力バスｌ　
６６−１と１６７−１を駆動し、バルク電源１６５は、
電力バス１６６−２と１６７−２を駆動する。バッテリ
パック１６３は、バス１６６−３．１６７−３を駆動し
、バスｌ　６６−１と１６７−２から再チャージされる
。３個のＣＰＵＩＩ。
１２．１３は、これらの４個の分配バスの異なった組み
合わせから駆動される。
これらの３６Ｖバス１６６と１６７に結合された多数の
ＤＣ−ＤＣコンバータ１６８が、ＣＰＵモジュール１Ｌ
１２及び１３、メモリモジュール２６と２７、及びＩ１
０コントローラ３０を個々に電力を供給するために使用
される。バルク電源１６と１６５は、また、３個のシス
テムファン１６９と、バッテリバック１６２と１６３の
ためのバッテリチャージャに電力を供給する。各システ
ム部品に対するこれらの別々のＤＣ−ＤＣコンバータを
備えることにより、１個のコンバータの故障はシステム
シャットダウンを生じず、その代わり、システムは、上
述した故障回復モードの１つで動作を続け、故障した電
源部品をシステム動作中に交換できる。
この電源システムを、スタンドバイとオフの機能を備え
た手動スイッチか、もしくは保守・診断電源の故障の場
合に電源オン状態を自動的にオフ状態とする保守・診断
プロセッサ１７０からのソフトウェア制御のもとでのい
ずれかで、シャットダウンできる。
本発明は、特別な実施例を参照して説明されたが、この
説明は、制限的な意味でなされたのではない。開示され
た実施例の様々な変形が、本発明の他の実施例と同様に
、この説明を参照して当業者に明らかである。従って、
添付した特許請求の範囲は、本発明の範囲内で実施例の
任意のそのような変更を含む。
【図面の簡単な説明】
第１図は、本発明の一実施例によるコンピュータシステ
ムの電気回路のブロック図、 第２図は、第１図のＣＰＵの電気回路のプロツり図、 第３図は、第２図のＣＰＵに使用されるマイクロプロセ
ッサチップの電気回路のブロック図、第４図と第５図は
それぞれ、第２図と第３図のＣＰＵにおいて生じるイベ
ントを時間の関数として示すタイミング図、 第６図は、第１図のコンピュータシステムにおける１個
のメモリモジュールの電気回路のブロック図、 第７図は、第１図のシステムにおけるメモリバスに対し
てＣＰＵに生じるイベントを示すタイミング図、 第８図は、第１図のコンピュータシステムでの１個のＩ
１０プロセッサの電気回路のブロック図、第９図は、第
１図のシステムでのメモリモジュールとＩ１０プロセッ
サの間の転送プロトコルのためのイベントを示すタイミ
ング図、 第１０図は、第１図から第３図までのＣＰＵにおける命
令の実行のためのイベントを示すタイミング図、 第１０ａ図は、第１Ｏ図の一部の詳細図、第１１図と第
１２図はそれぞれ、第１図から第３図までのＣＰＵにお
ける命令の実行のためのイベントを示す第１０図と同様
なタイミング図、第１３図は、第２図のＣＰＵにおいて
用いられる割り込み同期回路の電気回路のブロック図、
第１４図、第１５図、第１６図及び第１７図はそれぞれ
、第１図から第３図までのＣＰＵでの命令の実行のため
のイベントを示す第１Ｏ図または第１１図と同様なタイ
ミング図であり、様々な場面を説明している。 第１８図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるメモリの物理メモリマツプ図、 第１９図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるメモリの仮想メモリマツプ図、 第２０図は、第２図または第３図によるＣＰＵにおける
マイクロプロセッサチップにおける仮想アドレスとＴＬ
Ｂエントリの７オーマツトの図、第２１図は、第１図、
第２図、第３図及び第６図のシステムにおいて使用され
るグローバルメモリモジュールのメモリマツプにおける
専用メモリの位置の説明図、 第２２図は、本発明の一実施例によるシステムで使用さ
れるフォールトトレラント電源の回路図である。 １１．１２．１３・・・プロセッサ（ＣＰ　Ｕ）、１４
．１５・・・メモリモジュール、 １６・・・ローカルメモリ、 １７・・・クロック発振器、 ２１．２２．２３・・・バス、 ２４．２５・・・入出力バス、 ２６．２７・・・入出力プロセッサ、 ２８・・・バス、 ２９・・・バスインターフェースモジュール、３０・・
弓１０コントローラ、 ３１・・・ラジアルライン、 ３２・・・システムステータスバス、 ３３・・・肯定応答／ステータスバス、４０・・・マイ
クロプロセッサチップ、４１．４２．４３・・・ローカ
ルバス、４４．４５・・・キャッシュメモリ、 ４６・・・浮動小数点コプロセッサ、 ５０・・・ライトバッファ、 ５１・・・リードバッファ、 ５２・・・ライトバッファバイパス、 ５３・・・データバス、 ５４・・・アドレスバス、 ５５・・・制御バス、 ５６・・・バスインターフェース、 ５７・・・多重アドレス／データバス、５８・・・コマ
ンドライン、 ６０・・・メモリコントローラ、 ６１・・・ローカルレジスタ、 ６２・・・不揮発性メモリ、 ６５・・・割り込み回路、 ７１・・・サイクルカウンタ、 ７２・・・リフレッシュカウンタ、 ７３・・・カウンタ、 ７４・・・ＤＭＡ回路、 ７６・・・レジスタ、 ７７・・・ＡＬＵ。 ７８・・・シック、 ８１・・・プロセッサバス構造、 ８２・・・命令デコーダ、 ８３・・・トランスレーションルツタアサイトハ・７フ
ア（ＴＬＢ）、 ８４・・・仮想アドレスバス、 ８７・・・パイプライン及びバス制御回路、９１．９２
．９３・・・入力／出力ボート、９４．９５．９６・・
・レジスタ、 １００・・・ボート回路、 ｌｏｔ・・・データバス、 １０２・・・アドレスバス、 １０３・・・コマンドバス、 １０４・・・ＤＲＡＭ。 １０５・・・メモリコントローラ、 １０６・・・制御・ステータスレジスタ、１０７・・・
不揮発性ＲＡＭ１ １０８・・・ライトプロテクト、 １０９・・・バスインターフェース、 １１０・・・アービトレータ回路、 １１４・・・リードレジスタ、 １１７・・・コントローラ、 １１８・・・リフレッシュカウンタ、 １１９・・・割り込みボート回路、 １２１、　１２２・・・ボート、 １２３・・・双方向多重アドレス／データバス、１２４
・・・双方向コマンドバス、 １２６・・・ステートマシン、 １２７．１２８・・・ラッチ、 １３０・・・内部ステータス・制御レジスタ、１３１・
・・バスインターフェース、 １３２・・・マルチプレクサ、 １３３・・・制御・データ転送レジスタ、１３５・・・
割り込み分配器、 １３５・・・割り込みボーク、 １３８・・・保持レジスタ、 １４１・・・ローカルメモリエリア、 １４２・・・グローバルメモリエリア、１４３・・・核
エリア、 １４４・・・核データエリア、 １４５・・・ユーザプログラムページエリア、１４６・
・・ユーザページエリア、 １４７・・・ディスクバッファエリア、１４９・・・Ｉ
１０ステージングエリア、１６０・・・交流電力ライン
、 １６１・・・電力分配ユニット、 １ｆｉ２．１６３・・・バッテリパック、１６４．１６
５・・・バルク電源、 １６６．１６７・・・直流分配バス、 １６８・・・ＤＣ−ＤＣコンバータ、 １６９・・・システムファン、 １７０・・・保守・診断プロセッサ。 特許出願人　タンデム・コンピューターズ・インコーホ
レイテッド 代理　人弁理士青　山　葆　はか１名 第９図 第１９ＩＮ 物ｒ浬

Claims (44)

    【特許請求の範囲】
  1. （１）それぞれ同一の命令ストリームを実行し、ページ
    ングとともに仮想メモリのアドレス指定を用いる多重Ｃ
    ＰＵを備え、 上記各ＣＰＵは、該ＣＰＵによってのみアクセス可能で
    あり選択されたページを収容するローカルメモリを有し
    、 すべての上記ＣＰＵによってアクセス可能なグローバル
    メモリを備え、 上記ローカルメモリは上記グローバルメモリよりも短い
    アクセス時間を有し、上記グローバルメモリは選択され
    たページを収容し、最も使用されるページを上記各ＣＰ
    Ｕの上記ローカルメモリにおいて維持するための要求時
    に上記ローカルメモリとの間でページのスワッピングが
    行われることを特徴とするコンピュータシステム。
  2. （２）上記システムはさらに、上記グローバルメモリに
    接続されかつ上記グローバルメモリよりも長いアクセス
    時間を有するディスクメモリを備え、上記ディスクメモ
    リは、上記仮想メモリのアドレス指定によって定義され
    たページを収容し、要求時に上記グローバルメモリとロ
    ーカルメモリとの間でページのスワッピングが行われる
    ことを特徴とする請求項１記載のシステム。
  3. （３）上記システムはさらに、上記各ＣＰＵのために上
    記ローカルメモリに格納された核を有するオペレーティ
    ングシステムを備えたことを特徴とする請求項１記載の
    システム。
  4. （４）上記各ＣＰＵは、上記ローカルメモリのアクセス
    時間よりも短いアクセス時間を有する独立したキャッシ
    ュメモリを有することを特徴とする請求項１記載のシス
    テム。
  5. （５）上記複数のＣＰＵに互いに独立にクロックが供給
    され、上記複数のＣＰＵは上記グローバルメモリをアク
    セスする時に同期化され、上記グローバルメモリは２重
    化されることを特徴とする請求項１記載のシステム。
  6. （６）上記グローバルメモリは、上記グローバルメモリ
    を介してのみアクセス可能である入出力手段に接続され
    、上記グローバルメモリは上記複数のＣＰＵによる入出
    力要求をステージングするために用いられることを特徴
    とする請求項１記載のシステム。
  7. （７）ページングとともに仮想メモリのアドレス指定を
    用いて同一の命令ストリームを多重ＣＰＵにおいて実行
    するステップと、 上記命令ストリームの実行において上記各ＣＰＵによっ
    てローカルメモリをアクセスするステップを備え、上記
    各ローカルメモリは選択されたページを上記ローカルメ
    モリに格納するために上記複数のＣＰＵの１つによって
    のみアクセス可能であり、 上記命令ストリームの実行時にすべての上記ＣＰＵによ
    ってグローバルメモリをアクセスするステップを備え、 上記グローバルメモリはすべてのＣＰＵによってアクセ
    ス可能であって、要求時に上記ローカルメモリとの間で
    ページのスワッピングが行われるグローバルメモリに選
    択されたページを格納し上記各ＣＰＵの上記ローカルメ
    モリにおいて最も使用されるページを維持するために、
    上記ローカルメモリはグローバルメモリよりも短いアク
    セス時間を有することを特徴とするコンピュータシステ
    ムを動作させるための方法。
  8. （８）上記方法はさらに、上記グローバルメモリに接続
    されるディスクメモリにページを格納するステップを含
    み、上記ディスクメモリは上記グローバルメモリよりも
    長いアクセス時間を有し、上記ディスクメモリに格納さ
    れるページは、上記仮想メモリのアドレス指定によって
    定義されかつ要求時に上記グローバルメモリとローカル
    メモリとの間でページのスワッピングが行われることを
    特徴とする請求項７記載の方法。
  9. （９）上記各ＣＰＵのための上記ローカルメモリに格納
    される核を有するオペレーティングシステムのもとで上
    記命令ストリームを実行することを含むことを特徴とす
    る請求項７記載の方法。
  10. （１０）上記各ＣＰＵは、上記ローカルメモリのアクセ
    ス時間よりも短いアクセス時間を有する独立したキャッ
    シュメモリを有することを特徴とする請求項７記載の方
    法。
  11. （１１）上記複数のＣＰＵに互いに独立にクロックを供
    給するステップを含み、上記グローバルメモリをアクセ
    スする時に上記複数のＣＰＵを同期化するステップを含
    み、上記グローバルメモリは２重化されることを特徴と
    する請求項７記載の方法。
  12. （１２）上記グローバルメモリは、上記グローバルメモ
    リを介してのみアクセス可能な入出力手段に接続され、
    ステージングのために上記グローバルメモリを用いて上
    記複数のＣＰＵと上記入出力手段との間でデータの転送
    を行うステップを含むことを特徴とする請求項７記載の
    方法。
  13. （１３）核を有するオペレーティングシステムの制御の
    もとでページングとともに仮想メモリのアドレス指定を
    用いてマルチプロセッサにおいて同一の命令ストリーム
    を実行するステップと、上記命令ストリームの実行時に
    各プロセッサによってローカルメモリをアクセスするス
    テップを備え、上記各ローカルメモリは、上記ローカル
    メモリに選択されたページを格納しかつ上記オペレーテ
    ィングシステムの上記核を格納するために上記複数のプ
    ロセッサの１つによってのみアクセス可能であり、 上記命令ストリームの実行時にすべての上記プロセッサ
    によって２重化されたグローバルメモリをアクセスする
    ステップを備え、上記グローバルメモリはすべての上記
    プロセッサによってアクセス可能であり、上記ローカル
    メモリは、最も使用されるページを上記各プロセッサの
    上記ローカルメモリにおいて維持するために上記オペレ
    ーティングシステムの制御のもとで要求時に上記ローカ
    ルメモリとの間でページのスワッピングが行われた上記
    グローバルメモリに選択されたページを格納するために
    、上記グローバルメモリよりも短いアクセス時間を有し
    、 上記グローバルメモリに接続されるディスクメモリにペ
    ージを格納するステップを備え、上記ディスクメモリは
    上記グローバルメモリよりも長いアクセス時間を有し、
    上記ディスクメモリに格納されるページは、上記オペレ
    ーティングシステムを用いる上記仮想メモリのアドレス
    指定によって定義され、かつ要求時に上記グローバルメ
    モリと上記ローカルメモリとの間でページのスワッピン
    グが行われることを特徴とするコンピュータシステムを
    動作させるための方法。
  14. （１４）上記各プロセッサは、上記ローカルメモリのア
    クセス時間よりも短いアクセス時間を有する独立したキ
    ャッシュメモリを有することを特徴とする請求項１３記
    載の方法。
  15. （１５）上記複数のプロセッサに互いに独立にクロック
    を供給するステップを含み、また、上記グローバルメモ
    リに対するアクセス時に上記複数のプロセッサを同期化
    するステップを含むことを特徴とする請求項１３記載の
    方法。
  16. （１６）上記グローバルメモリは上記グローバルメモリ
    を介してのみアクセス可能である入出力手段に接続され
    、ステージングのために上記グローバルメモリを用いて
    上記複数のプロセッサと上記入出力手段との間でデータ
    を転送するステップを含むことを特徴とする請求項１３
    記載の方法。
  17. （１７）それぞれ命令ストリームを実行する複数のＣＰ
    Ｕを備え、上記複数のＣＰＵは複数の実行サイクルを備
    えるために互いに独立にクロックが供給され、上記複数
    のＣＰＵはいくつかの命令実行の履行を待機する間スト
    ールサイクルを実行し、上記各ＣＰＵは、実行サイクル
    を計数するがストールサイクルを計数しない第１のカウ
    ンタを有するとともに、ストールサイクルを計数するた
    めの第２のカウンタを有し、 上記各ＣＰＵは周期的なリフレッシュを要求するローカ
    ルメモリを有し、 上記第１と第２のカウンタに応答し上記ローカルメモリ
    のリフレッシュを初期化し上記第２のカウンタの出力に
    依存して所定数のリフレッシュサイクルを実行するため
    の各ＣＰＵのためのリフレッシュコントローラを備えた
    ことを特徴とするコンピュータシステム。
  18. （１８）上記リフレッシュコントローラは、上記各ＣＰ
    Ｕにおける上記命令ストリームにおいて同一の命令を実
    行する時に上記リフレッシュを初期化することを特徴と
    する請求項１７記載のシステム。
  19. （１９）上記複数のＣＰＵは、すべての上記ＣＰＵによ
    ってアクセス可能な共通のメモリに対するアクセスをボ
    ートすることによって緩く同期化されることを特徴とす
    る請求項１７記載のシステム。
  20. （２０）３個の上記ＣＰＵが存在し、上記３個のＣＰＵ
    は２重化された共通のグローバルメモリをアクセスする
    ことを特徴とする請求項１７記載のシステム。
  21. （２１）命令ストリームを実行するＣＰＵを備え、上記
    ＣＰＵは実行サイクルを備えるためにクロックが供給さ
    れ、上記ＣＰＵはいくつかの命令実行の履行を待機する
    間にストールサイクルを実行し、上記ＣＰＵは、実行サ
    イクルを計数するがストールサイクルを計数しない第１
    のカウンタを有するとともに、ストールサイクルを計数
    するための第２のカウンタを有し、 上記ＣＰＵは周期的なリフレッシュを要求するメモリを
    有し、 上記第１と第２のカウンタに応答して上記メモリのリフ
    レッシュを初期化し上記第２のカウンタの出力に依存し
    て所定数のリフレッシュサイクル実行するための上記Ｃ
    ＰＵのためのリフレッシュコントローラを備えたことを
    特徴とするコンピュータシステム。
  22. （２２）第３のカウンタは、上記第２のカウンタがオー
    バーフローする回数を計数し、上記リフレッシュサイク
    ルの数は上記第３のカウンタの内容によって決定される
    ことを特徴とする請求項２１記載のシステム。
  23. （２３）上記第１のカウンタは、与えられた時間周期に
    おいて上記ローカルメモリによって必要なリフレッシュ
    サイクルの数に関係するサイズを有することを特徴とす
    る請求項２１記載のシステム。
  24. （２４）複数のＣＰＵのそれぞれにおいて命令ストリー
    ムを実行するステップを備え、上記複数のＣＰＵは複数
    の実行サイクルを備えるために互いに独立にクロックが
    供給され、上記複数のＣＰＵはいくつかの命令実行の履
    行を待機する間にストールサイクルを実行し、 第１のカウンタにおいて上記各ＣＰＵにおける実行サイ
    クルを計数するがストールサイクルを計数せず、第２の
    カウンタにおいて上記各ＣＰＵにおけるストールサイク
    ルを計数するステップと、上記各ＣＰＵが周期的なリフ
    レッシュを要求するローカルメモリをアクセスするステ
    ップと、上記第１と第２のカウンタに応答して上記第２
    のカウンタの出力に依存して所定数のリフレッシュサイ
    クルを実行するために上記各ＣＰＵのための上記ローカ
    ルメモリのリフレッシュを初期化するステップとを備え
    たことを特徴とするコンピュータシステムを動作させる
    ための方法。
  25. （２５）上記リフレッシュを初期化するステップは、上
    記各ＣＰＵにおける上記命令ストリームにおける同一の
    命令の実行時において行われることを特徴とする請求項
    ２４記載の方法。
  26. （２６）上記複数のＣＰＵは、すべての上記ＣＰＵによ
    ってアクセス可能である共通のメモリへのアクセスをボ
    ートすることによって緩く同期化されることを特徴とす
    る請求項２４記載の方法。
  27. （２７）３個の上記ＣＰＵが存在し、上記３個のＣＰＵ
    は２重化された共通のグローバルメモリをアクセスする
    ことを特徴とする請求項２４記載の方法。
  28. （２８）同一の命令ストリームを実行するマルチＣＰＵ
    と、 すべての上記ＣＰＵによってアクセスされるメモリ空間
    を有する共通メモリと、 １個のＣＰＵによってのみ書き込み可能な上記各ＣＰＵ
    のための状態情報を格納するための上記共通メモリにお
    けるプライベートメモリ空間と、すべての上記ＣＰＵに
    よって読み出し可能であるすべての上記ＣＰＵのための
    上記プライベートメモリ空間における上記状態情報とを
    備え、これによって上記各ＣＰＵによって上記状態情報
    に対して同じであるか否かの評価を行うことを特徴とす
    るコンピュータシステム。
  29. （２９）複数の上記プライベートメモリ空間が存在し、
    上記プライベートメモリ空間の１つは上記複数のＣＰＵ
    の各１つのために用いられることを特徴とする請求項２
    ８記載のシステム。
  30. （３０）上記複数のＣＰＵによる上記共通メモリへのメ
    モリアクセスは、実行される前に、上記共通メモリによ
    ってボートされることを特徴とする請求項２８記載のシ
    ステム。
  31. （３１）上記複数のＣＰＵによる上記プライベートメモ
    リへのメモリアクセスは、データではなくアドレスを比
    較してボートされることを特徴とする請求項３０記載の
    システム。
  32. （３２）上記各ＣＰＵのための上記プライベートメモリ
    は、上記複数のＣＰＵによって実行される命令と関連す
    る同一の論理アドレスを有するが、上記共通メモリに対
    してアドレス指定する前に上記各プライベートメモリの
    ための唯一のアドレスに翻訳されることを特徴とする請
    求項２８記載のシステム。
  33. （３３）多重ＣＰＵを有するコンピュータシステムであ
    って、 すべての上記多重ＣＰＵによってアクセスされるメモリ
    空間を有する分割されたメモリと、上記多重ＣＰＵの各
    １つはまた状態情報を格納するための上記分割されたメ
    モリにおいて独立したプライベートライトメモリ空間を
    有し、上記各プライベートライトメモリ空間は上記多重
    ＣＰＵの１つによってのみ書き込み可能であり、 上記マルチＣＰＵの各１つのための上記プライベートラ
    イトメモリ空間は、すべての上記多重ＣＰＵによって読
    み出し可能であることを特徴とするコンピュータシステ
    ム。
  34. （３４）上記多重ＣＰＵは同一の命令ストリームを実行
    することを特徴とする請求項３３記載のシステム。
  35. （３５）上記分割されたメモリは、上記多重ＣＰＵによ
    る上記分割されたメモリへ行われるメモリ要求をボート
    することを特徴とする請求項３４記載のシステム。
  36. （３６）上記分割されたメモリは、データではなくアド
    レスを比較することによって、上記プライベートメモリ
    ライト空間に対してなされるライト要求をボートするこ
    とを特徴とする請求項３３記載のシステム。
  37. （３７）多重プロセッサを有するコンピュータシステム
    を動作させるための方法であって、 すべての上記多重プロセッサによってアクセスされるメ
    モリ空間を有する分割されたメモリに上記各多重プロセ
    ッサによってデータを格納するステップと、 １個の多重プロセッサによってのみ書き込み可能である
    各多重プロセッサのためのプライベートメモリ空間に上
    記多重プロセッサの各１つによって情報をまた格納する
    ステップとを備えたことを特徴とする方法。
  38. （３８）上記多重プロセッサの各１つにおいて同一の命
    令ストリームを実行するステップを含む請求項３７記載
    の方法。
  39. （３９）上記データを格納するステップは、上記多重プ
    ロセッサによってなされる上記分割されたメモリへのメ
    モリ要求をボートすることを特徴とする請求項３７記載
    の方法。
  40. （４０）プライベートメモリ空間に情報を格納するステ
    ップは、上記各多重プロセッサによってすべての上記プ
    ライベートメモリ空間に対するライト要求を行うことを
    含むが、上記各プライベートメモリ空間と関連する各ラ
    イト要求に対して１個のプロセッサに対してのみライト
    要求を実行することを含むことを特徴とする請求項３７
    記載の方法。
  41. （４１）上記方法はさらに、上記多重プロセッサの各１
    つによって上記プライベートメモリ空間から上記情報に
    対して等しいか否かの評価を行うステップを含むことを
    特徴とする請求項３７記載の方法。
  42. （４２）上記方法はさらに、上記各多重プロセッサによ
    ってすべての上記多重プロセッサのために上記プライベ
    ートメモリ空間における上記情報を読み出すステップを
    含むことを特徴とする請求項３７記載の方法。
  43. （４３）上記方法は、上記多重プロセッサの各１つにお
    いて同一の命令ストリームを実行するステップを含み、
    上記データを格納するステップは、上記多重プロセッサ
    によって行われる上記分割されたメモリへのメモリ要求
    をボートすることを含むことを特徴とする請求項４２記
    載の方法。
  44. （４４）上記多重プロセッサは、メモリ要求をボートす
    る場合に、緩く同期化されることを特徴とする請求項４
    ３記載の方法。
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