JPH01303699A - 半導体メモリー装置 - Google Patents
半導体メモリー装置Info
- Publication number
- JPH01303699A JPH01303699A JP63135892A JP13589288A JPH01303699A JP H01303699 A JPH01303699 A JP H01303699A JP 63135892 A JP63135892 A JP 63135892A JP 13589288 A JP13589288 A JP 13589288A JP H01303699 A JPH01303699 A JP H01303699A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- output
- circuit
- defect
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000002950 deficient Effects 0.000 claims description 15
- 230000007547 defect Effects 0.000 abstract description 8
- 239000011159 matrix material Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリー装置に関し、特にランダムに発
生する欠陥ビットの救済を効率的に行う方法に関する。
生する欠陥ビットの救済を効率的に行う方法に関する。
従来、この種の欠陥ビット救済はその欠陥ビットを含む
行又は列を冗長のための予備行又は列と置換する方法が
一般に行われていた。
行又は列を冗長のための予備行又は列と置換する方法が
一般に行われていた。
しかしこの方法では、欠陥ビット数が行又は列に沿って
発生する、いわゆるゴミ、傷等に起因する欠陥ビット救
済は有効であるが、シリコン基板結晶に起因する様なラ
ンダム欠陥には救済ビット数に必要な予備行列が無駄が
多くなり救済効率が悪くなるという欠点がある。
発生する、いわゆるゴミ、傷等に起因する欠陥ビット救
済は有効であるが、シリコン基板結晶に起因する様なラ
ンダム欠陥には救済ビット数に必要な予備行列が無駄が
多くなり救済効率が悪くなるという欠点がある。
又、行、列の冗長ビット判定回路の為にメモリーのアク
セスタイムが遅くなると言う欠点も併せもっていた。
セスタイムが遅くなると言う欠点も併せもっていた。
本発明の冗長ビット救済手段は冗長の為の予備の行と、
欠陥ビットの位置を記憶する回路と、その欠陥ビットア
ドレスの入力アドレスを比較してその結果を出力する回
路と、その結果出力により制御される欠陥ビットからの
出力と予備ビットからの出力とを切換えるスイッチ回路
とを具備している。
欠陥ビットの位置を記憶する回路と、その欠陥ビットア
ドレスの入力アドレスを比較してその結果を出力する回
路と、その結果出力により制御される欠陥ビットからの
出力と予備ビットからの出力とを切換えるスイッチ回路
とを具備している。
次に、本発明についてその動作について図面を参照して
説明する。
説明する。
構成例は第１図に示される。その主構成要素は行列各デ
コーダー回路、冗長セル列、セルアレイ、１対の比較回
路、そして欠陥セルを記憶するＲＯＭ部である。
コーダー回路、冗長セル列、セルアレイ、１対の比較回
路、そして欠陥セルを記憶するＲＯＭ部である。
複数のアドレス入力が行及び列デコーダーに入力されて
、その出力が比較回路に入力され、前もってプログラム
されたＲＯＭの出力と比較照合される。このＲＯＭは前
もって従来技術であるヒユーズ型でプログラミングされ
る。又、行デコーダー出力は比較回路を経ずにアンプを
通じて１のワード線を駆動するのでワード線は従来技術
に比べ比較判定回路の遅延分だけ高速に駆動される事に
なる。従って良セルＡ１欠陥セル及び予備セルのいずれ
もその出力信号を各々のビット線に出力する。そして、
行列の各々の比較回路よりの出力が一致すると欠陥セル
が選択された事になるので、それらの３のＡＮＤ出力に
より列デコーダー出力は４のＯＲ回路により遮断されＱ
２のスイッチはＯＮＬない。一方、３のＡＮＤ回路の出
力によりＱ３のスイッチがＯＮして２のデーター線は予
備セルのビット線と継がれる。即ち欠陥セルが予備セル
に置換された事になる。次に行２列少なくともいずれか
の比較回路が不一致の場合には３のＡＮＤ回路は出力せ
ずＱｌのスイッチがＯＮして良セルＡのビット線が２の
データー線に継かり、通常の書き込みあるいは読み出し
動作がなされる。次に良セルＢが選択された場合行側の
比較回路は出力しないので前述した如＜Ｑ２のスイッチ
がＯＮＬ良セルＢのビット線が２のデーター線に接続さ
れる事になり、予備セルＢのビット線はＱ、のスイッチ
により遮断されるので正常に動作させられる。
、その出力が比較回路に入力され、前もってプログラム
されたＲＯＭの出力と比較照合される。このＲＯＭは前
もって従来技術であるヒユーズ型でプログラミングされ
る。又、行デコーダー出力は比較回路を経ずにアンプを
通じて１のワード線を駆動するのでワード線は従来技術
に比べ比較判定回路の遅延分だけ高速に駆動される事に
なる。従って良セルＡ１欠陥セル及び予備セルのいずれ
もその出力信号を各々のビット線に出力する。そして、
行列の各々の比較回路よりの出力が一致すると欠陥セル
が選択された事になるので、それらの３のＡＮＤ出力に
より列デコーダー出力は４のＯＲ回路により遮断されＱ
２のスイッチはＯＮＬない。一方、３のＡＮＤ回路の出
力によりＱ３のスイッチがＯＮして２のデーター線は予
備セルのビット線と継がれる。即ち欠陥セルが予備セル
に置換された事になる。次に行２列少なくともいずれか
の比較回路が不一致の場合には３のＡＮＤ回路は出力せ
ずＱｌのスイッチがＯＮして良セルＡのビット線が２の
データー線に継かり、通常の書き込みあるいは読み出し
動作がなされる。次に良セルＢが選択された場合行側の
比較回路は出力しないので前述した如＜Ｑ２のスイッチ
がＯＮＬ良セルＢのビット線が２のデーター線に接続さ
れる事になり、予備セルＢのビット線はＱ、のスイッチ
により遮断されるので正常に動作させられる。
以上説明した様に本発明は欠陥セルを行列の交点で認識
する事によりランダムな欠陥ビットを効率する事ができ
る。例えば、ランダムな欠陥８ビツトを救済する場合、
従来技術では８本の予備行又は列が必要であるのに対し
て、本発明によると１列の予備行でそれが可能であり、
しかもその救済ビット数は１Ｍビットクラスでは数１０
０ビット以上を予備行列を増す事なく拡散可能である。
する事によりランダムな欠陥ビットを効率する事ができ
る。例えば、ランダムな欠陥８ビツトを救済する場合、
従来技術では８本の予備行又は列が必要であるのに対し
て、本発明によると１列の予備行でそれが可能であり、
しかもその救済ビット数は１Ｍビットクラスでは数１０
０ビット以上を予備行列を増す事なく拡散可能である。
この時当然ながらＲＯＭ部が増加するが、行列のデコー
ダー出力にＲＯＭを挿入する様な方法にて予備列数本分
の面積増ですます事ができる。
ダー出力にＲＯＭを挿入する様な方法にて予備列数本分
の面積増ですます事ができる。
そして本発明を高密度ダイナミック型ＲＡＭに適用した
場合に基板欠陥によるメモリーセルの保持不良等の救済
に有効であり、大幅は歩留向上に寄与できる。特に保持
時間を長くしても歩留低下が少ないのでリフレッシュサ
イクルで決るダイナミック型ＲＡＭの消費電力がドラス
テイクに低減できる事になる。この事はダイナミック型
ＲＡＭの低コストを生かした低消費型メモリーとして新
しい分野を形成できる可能性をもたらすものである。
場合に基板欠陥によるメモリーセルの保持不良等の救済
に有効であり、大幅は歩留向上に寄与できる。特に保持
時間を長くしても歩留低下が少ないのでリフレッシュサ
イクルで決るダイナミック型ＲＡＭの消費電力がドラス
テイクに低減できる事になる。この事はダイナミック型
ＲＡＭの低コストを生かした低消費型メモリーとして新
しい分野を形成できる可能性をもたらすものである。
第１図は本発明の回路説明図である。
第１図に於て１及び１′はワード線、２はデーター線、
３はＡＮＤ回路、４及び４′はＮＯＲ回路、Ｑ１〜Ｑ３
はＭＯ８型ＦＥＴ、５．５’及び５″はビット線、そし
て６及び６′はインバーター型アンプである。 代理人 弁理士 内 原 晋
３はＡＮＤ回路、４及び４′はＮＯＲ回路、Ｑ１〜Ｑ３
はＭＯ８型ＦＥＴ、５．５’及び５″はビット線、そし
て６及び６′はインバーター型アンプである。 代理人 弁理士 内 原 晋
Claims (1)
- 冗長ビットを有する半導体メモリー装置において、欠陥
ビットのみを行及び列の交点にて指定し、予備の行又は
列に用意された冗長の為のビットと１対１に対応して置
換される回路手段を具備する事を特徴とする半導体メモ
リー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135892A JPH01303699A (ja) | 1988-06-01 | 1988-06-01 | 半導体メモリー装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135892A JPH01303699A (ja) | 1988-06-01 | 1988-06-01 | 半導体メモリー装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303699A true JPH01303699A (ja) | 1989-12-07 |
Family
ID=15162243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135892A Pending JPH01303699A (ja) | 1988-06-01 | 1988-06-01 | 半導体メモリー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303699A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03256299A (ja) * | 1990-03-06 | 1991-11-14 | Sharp Corp | 半導体記憶装置 |
| JPH04228185A (ja) * | 1990-05-18 | 1992-08-18 | Hyundai Electron Ind Co Ltd | 集積回路のカラム修正回路 |
| US5485425A (en) * | 1992-06-30 | 1996-01-16 | Hitachi, Ltd. | Semiconductor memory device having redundant column and operation method thereof |
| JP2005243158A (ja) * | 2004-02-27 | 2005-09-08 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
| JP2009070558A (ja) * | 2008-11-25 | 2009-04-02 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
-
1988
- 1988-06-01 JP JP63135892A patent/JPH01303699A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03256299A (ja) * | 1990-03-06 | 1991-11-14 | Sharp Corp | 半導体記憶装置 |
| JPH04228185A (ja) * | 1990-05-18 | 1992-08-18 | Hyundai Electron Ind Co Ltd | 集積回路のカラム修正回路 |
| US5485425A (en) * | 1992-06-30 | 1996-01-16 | Hitachi, Ltd. | Semiconductor memory device having redundant column and operation method thereof |
| JP2005243158A (ja) * | 2004-02-27 | 2005-09-08 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
| JP2009070558A (ja) * | 2008-11-25 | 2009-04-02 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960002777B1 (ko) | 반도체 메모리 장치의 로우 리던던시 장치 | |
| US5325334A (en) | Column redundancy circuit for a semiconductor memory device | |
| US5377146A (en) | Hierarchical redundancy scheme for high density monolithic memories | |
| KR100595813B1 (ko) | 분할 행 리페어를 갖는 반도체 메모리, 메모리 소자, 메모리 회로 및 프로세서 시스템 및 결함 메모리 셀을 리페어 하는 방법 | |
| KR940012406A (ko) | 고집적 및 신뢰성이 향상되는 로우리던던시 회로 및 이를 구비하는 반도체 메모리 장치 | |
| KR940002863A (ko) | 퓨우즈 박스를 공유하는 로우 리던던시 회로 | |
| JPH0612893A (ja) | アレイ・ブロック・レベル冗長度を有するメモリ装置とその欠陥を修復する方法 | |
| US5299161A (en) | Method and device for improving performance of a parallel write test of a semiconductor memory device | |
| JPH0666120B2 (ja) | 半導体記憶装置の冗長部 | |
| KR950024220A (ko) | 용장 회로 장치 | |
| KR940010113A (ko) | 반도체 메모리장치의 결함구제 회로 | |
| JPH09185896A (ja) | フューズの数を少なくしたメモリデバイス | |
| JPH10275493A (ja) | 半導体記憶装置 | |
| US5970002A (en) | Semiconductor memory device having redundancy function | |
| US6038179A (en) | Multiple repair size redundancy | |
| KR20050101877A (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
| JPH01303699A (ja) | 半導体メモリー装置 | |
| KR940006079B1 (ko) | 반도체 메모리 장치 | |
| US6222783B1 (en) | Built-in redundancy architecture for computer memories | |
| JP2001035186A (ja) | 半導体記憶装置 | |
| US20020191473A1 (en) | Semiconductor memory device and method of selecting word line thereof | |
| JPH06203594A (ja) | 半導体記憶装置 | |
| KR20020019171A (ko) | 반도체 메모리 장치의 컬럼 리던던시 회로 | |
| JPH10116498A (ja) | 半導体記憶装置 | |
| KR100266624B1 (ko) | 메모리 리던던시 회로 |