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JPH0983029A - 薄膜圧電素子の製造方法 - Google Patents

薄膜圧電素子の製造方法

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Publication number
JPH0983029A
JPH0983029A JP23306595A JP23306595A JPH0983029A JP H0983029 A JPH0983029 A JP H0983029A JP 23306595 A JP23306595 A JP 23306595A JP 23306595 A JP23306595 A JP 23306595A JP H0983029 A JPH0983029 A JP H0983029A
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JP
Japan
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electrode
forming
region
thin film
etching
Prior art date
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Pending
Application number
JP23306595A
Other languages
English (en)
Inventor
Kenichi Harada
憲一 原田
Takeshi Kuragaki
丈志 倉垣
Osamu Ishihara
理 石原
Kazuhiko Sato
和彦 佐藤
Shokichi Kudo
昭吉 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP23306595A priority Critical patent/JPH0983029A/ja
Priority to US08/594,769 priority patent/US5801069A/en
Publication of JPH0983029A publication Critical patent/JPH0983029A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 化合物半導体基板を用いた場合においても、
均一な深さを有する所望の形状を備えた空洞部を制御性
よく形成できる薄膜圧電素子の製造方法を提供すること
を課題とする。 【解決手段】 半導体基板１上にエッチングストッパ層
８と該エッチングストッパ層８よりもエッチングレート
の高い、第１の半導体層９を結晶成長により形成した
後、第１の半導体層９上に絶縁膜５を形成し、この絶縁
膜５上の所定の領域に第１の電極２，圧電体薄膜３，第
２の電極４を順次形成し、上記第１の電極２の近傍の絶
縁膜５に開口部５ａを設け、該開口部５ａより上記第１
の半導体層９を上記エッチングストッパ層８に対して選
択的にエッチングして、第１の電極２の下部に空洞部６
を設けた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、薄膜圧電素子の
製造方法に関し、特に、共振器や、フィルタとして用い
ることができる薄膜圧電素子の製造方法に関するもので
ある。
【０００２】
【従来の技術】薄膜圧電素子は、圧電材料が電気信号と
弾性波との交換作用を行うことを利用して、共振器やフ
ィルタとして動作するようにしたものである。図１２は
従来の薄膜圧電素子の構造の一例を示す断面図であり、
図において、１は厚さが約６００μｍ前後であるＧａＡ
ｓ等の半導体材料からなる半導体基板、２はその平面形
状が一辺が７０〜１２０μｍである正方形で、厚さが１
０００オングストローム程度である第１の電極であり、
例えばチタン（Ｔｉ）膜と白金（Ｐｔ）膜との積層膜
（Ｔｉ／Ｐｔ膜）により構成されている。３は厚さが約
１μｍであるチタン酸鉛（ＰｂＴｉＯ3)からなる圧電体
薄膜で、その他の材料としてはＡｌＮ，ＺｎＯ，Ｃｄ
Ｓ，ＬｉＮｂＯ3 , 及びＬｉＴａＯ3 等が用いられる。
４は、その平面形状が一辺が５０〜１００μｍである正
方形で、厚さが約１０００オングストロームであるＴｉ
／Ｐｔ膜等からなる第２の電極、５は厚さが数百〜数千
オングストロームである二酸化シリコン（ＳｉＯ2 ）や
窒化シリコン（ＳｉＮ）等からなる絶縁膜、７は上記第
２の電極の下方の領域の基板１に設けられたバイアホー
ルである。
【０００３】次に製造方法について説明する。まず、半
導体基板１上にＣＶＤ(Chemical Vapor Deposition) や
スパッタ法等により絶縁膜５を形成する。次に、該絶縁
膜５上の所定の領域にレジスト膜（図示せず）等をマス
クとして用いて蒸着，あるいはスパッタ法により第１の
電極２を形成し、さらに、同様にして圧電体薄膜３，第
２の電極４を第１の電極２上に順次成膜する。
【０００４】その後、基板１の裏面側から、基板１をド
ライエッチング等によりエッチングして、第２の電極４
の下部領域に、基板１の表面に達するバイアホール７を
形成する。
【０００５】次に薄膜圧電素子の動作を、特にフイルタ
として動作させる場合について説明する。まず、第１の
電極２と第２の電極４とにバイアス電流をかけておき、
これに交流変調をかけると、圧電体薄膜３が電極間の電
位差に応じて歪み、電源周波数に応じた弾性波を生じ
る。この弾性波が第１の電極２と第２の電極４との間で
反射され共振し、所定の共振周波数の定在波が生じ、所
定の周波数の電流のみを取り出すことができる。なお、
共振周波数は圧電体薄膜厚に依存し、電極面積にはあま
り依存しない。
【０００６】このような従来の薄膜圧電素子は、圧電体
薄膜として例えば、チタン酸鉛（ＰｂＴｉＯ3 ）を使用
すると２ＧＨZ 程度の帯域のフィルタを容易に形成する
ことが可能であるとともに、また、半導体集積回路と薄
膜圧電素子とをモノリシックに形成することも可能なも
のである。
【０００７】ここで、圧電体薄膜３を所望の周波数で振
動させるためには、第１の電極２と第２の電極４とに挟
まれた領域の圧電体薄膜３の下方領域の基板１の表面を
除去した構造とする必要がある。そのような構造を得る
ために、従来の薄膜圧電素子においては、第１の電極２
の下の基板１にバイアホール７を形成していた。しかし
ながら、このようにバイアホール７を設けるためには、
裏面から基板をエッチングする必要があるため、裏面を
加工する工程が必要となり、製造方法が複雑化し、工程
の長期化、コストの増大を招くという問題があった。ま
た、基板１にバイアホール７が形成されることにより、
素子の強度が低下するという問題があった。
【０００８】図１３はこのような問題点を解消するため
に形成された、従来の他の薄膜圧電素子の構造を示す平
面図（図１３(a))，Ｖｂ−Ｖｂ線による断面図（図１３
(b)), 及びＶｃ−Ｖｃ線による断面図（図１３(c))であ
る。図において、図１２と同一符号は同一又は相当する
部分を示しており、５ａは絶縁膜５の第１の電極２に隣
接する位置に設けられた開口部、６は第１の電極２の下
方に設けられた空洞部である。
【０００９】この薄膜圧電素子は、上記従来の薄膜圧電
素子と同様に、半導体基板１上に、絶縁膜５，第１の電
極２，圧電体薄膜３，第２の電極４を形成した後、写真
製版技術を用いて、第１の電極２に隣接する位置に開口
部を有するレジスト（図示せず）を形成し、このレジス
トをマスクとして、ＲＩＥ(Reactive Ion Etching:反応
性イオンエッチング）等の方法を用いて絶縁膜５に開口
部５ａを設け、この開口部５ａから、基板１をウエット
エッチング，あるいは等方性ドライエッチングして空洞
部６を設けるようにして形成される。なお、開口部５ａ
は第１の電極２の形成前に設けることも可能である。
【００１０】この薄膜圧電素子においては、第１の電極
２の下部の基板１を除去する方法として、基板１の表面
側から基板１の表面近傍部をエッチングにより除去する
方法を用いているため、図１２に示した従来の薄膜圧電
素子の製造方法のように、バイアホールを形成するため
に基板１の裏面側を加工する工程が不要となるととも
に、基板１を貫通するバイアホールを設けないため、素
子強度に優れた薄膜圧電素子が得ることができる。
【００１１】しかしながら、このような従来の他の薄膜
圧電素子においては、基板１をエッチングする際に、等
方性のエッチングをおこなうが、エッチングが、基板１
の表面と平行な方向のみに進まず、深さ方向においても
進行していくため、エッチングの制御性が悪く、空洞部
６の形状，特に深さが位置によってばらついてしまい、
所望の特性を備えた薄膜圧電素子を得ることができない
とともに、均一な特性を備えた薄膜圧電素子を得ること
ができないという問題があった。
【００１２】一方、このような空洞部６の形状を制御性
よく得るための薄膜圧電素子の製造方法が特開昭60-926
72号公報に開示されている。図１４はこの従来の薄膜圧
電素子の製造方法を示す図であり、図において、１０１
はシリコン基板、１０２はシリコン窒化膜、１０３は多
孔質シリコン層、１０３ａは該多孔質シリコン層１０３
が酸化されてなる二酸化シリコン層、１０４はシリコン
窒化膜、１０４ａは該シリコン窒化膜１０４の開口部、
１０５は第１の電極、１０６は圧電体薄膜、１０７は第
２の電極、１０８は空洞部である。
【００１３】次に、この従来の薄膜圧電素子の製造方法
について説明する。まず、図１４(a) に示すように、シ
リコン基板１０１上に所定の領域に平面形状が正方形で
ある開口部を有するシリコン窒化膜１０２を形成し、フ
ッ化水素（ＨＦ）２０〜５０％溶液中で陽極化成する
と、シリコン窒化膜１０２で覆われていないシリコン基
板１０１の表面から内部に向かって多孔質シリコン層１
０３が形成される。シリコン窒化膜１０２を除去した
後、さらに基板１０１の表面全体にシリコン窒化膜１０
４を形成し、多孔質シリコン層１０３の平面形状におけ
る３辺に沿ってシリコン窒化膜１０４を所定幅で除去し
て、多孔質シリコン層１０３を部分的に露出させる。続
いて、高圧酸化炉において基板１０１を酸化させて、多
孔質シリコン層１０３を二酸化シリコン層１０３ａとす
る（図１４(b))。次に、上記二酸化シリコン層１０３ａ
上の領域を含むシリコン窒化膜１０４上に第１の電極１
０５を形成し、さらに、上記二酸化シリコン層１０３ａ
上の領域の第１の電極１０５上に圧電体薄膜１０６，第
２の電極１０７を順次形成し、二酸化シリコン層１０３
ａをフッ化水素溶液でエッチングして、第１の電極１０
５と，圧電体薄膜１０６と，第２の電極１０７とが重な
る領域の下部に空洞部１０８を形成する。
【００１４】このような従来の薄膜圧電素子の製造方法
によれば、空洞部を制御性よく形成することができるた
め、所望の特性を備えた薄膜圧電素子を再現性よく得る
ことが可能である。
【００１５】
【発明が解決しようとする課題】ところが、このような
従来の薄膜圧電素子の製造方法は、第１の電極１０５
と，圧電体薄膜１０６と，第２の電極１０７とが重なる
領域の下部の基板１０１を除去できるようにするため
に、陽極化成と、酸化とを組み合わせて行っているが、
このような陽極化成による多孔質化はＳｉ基板には適用
できるものではあるが、その他の基板、例えば化合物半
導体からなる基板には適用できない汎用性のない方法で
あり、従って、このような従来の方法では、化合物半導
体基板を用いた薄膜圧電素子において、位置によるばら
つきの少ない均一な深さを有する、所望の形状の空洞部
を制御性よく形成することができないという問題があっ
た。
【００１６】この発明は上記のような問題点を解消する
ためになされたものであり、化合物半導体基板を用いた
場合においても、均一な深さを有する所望の形状を備え
た空洞部を制御性よく形成できる薄膜圧電素子の製造方
法を提供することを目的とする。
【００１７】
【課題を解決するための手段】この発明に係る薄膜圧電
素子の製造方法は、半導体基板上にエッチングストッパ
層を形成する工程と、該エッチングストッパ層上に、該
エッチングストッパ層よりもエッチングレートの高い第
１の半導体層を形成する工程と、該第１の半導体層上の
所定の領域に第１の電極を形成する工程と、該第１の電
極上に圧電体薄膜を形成する工程と、上記圧電体薄膜上
に第２の電極を形成する工程と、上記第１の電極と，圧
電体薄膜と，第２の電極とが重なる領域の下方の上記第
１の半導体層を、上記第１の電極に隣接する領域の上記
第１の半導体層の表面側から上記エッチングストッパ層
に対して選択的にエッチングして空洞部を形成する工程
とを備えるようにしたものである。
【００１８】また、上記薄膜圧電素子の製造方法におい
て、上記第１の半導体層を形成した後、該第１の半導体
層上に絶縁膜を形成する工程と、該絶縁膜の上記第１の
電極に隣接する領域に開口部を形成する工程とを含み、
上記エッチングは該絶縁膜の開口部内に露出した上記第
１の半導体層の表面から行うようにしたものである。
【００１９】また、この発明に係る薄膜圧電素子の製造
方法は、半導体基板の表面の一部の領域にイオン注入を
行い、イオン注入領域を形成する工程と、該イオン注入
領域上の一部の領域上と、該一部の領域に隣接する上記
半導体基板の領域上とに第１の電極を形成する工程と、
該第１の電極上に圧電体薄膜を形成する工程と、上記圧
電体薄膜上に第２の電極を形成する工程と、上記イオン
注入領域を、その上記第１の電極が形成されていない領
域の表面から上記基板のイオン注入領域以外の領域に対
して選択的にエッチングして空洞部を形成する工程とを
含むようにしたものである。
【００２０】また、上記薄膜圧電素子の製造方法におい
て、上記イオン注入領域を形成した後、上記半導体基板
上に絶縁膜を形成する工程と、該絶縁膜の上記イオン注
入領域上の上記第１の電極が形成されていない領域に開
口部を形成する工程とを含み、上記エッチングは、上記
絶縁膜の開口部内に露出した上記イオン注入領域の表面
から行うようにしたものである。
【００２１】また、この発明に係る薄膜圧電素子の製造
方法は、半導体基板の表面の一部の領域に不純物の拡散
を行い、拡散領域を形成する工程と、該拡散領域上の一
部の領域上と、該一部の領域に隣接する上記半導体基板
の領域上とに第１の電極を形成する工程と、該第１の電
極上に圧電体薄膜を形成する工程と、上記圧電体薄膜上
に第２の電極を形成する工程と、上記拡散領域を、その
上記第１の電極が形成されていない領域の表面から上記
基板の拡散領域以外の領域に対して選択的にエッチング
して空洞部を形成する工程とを含むようにしたものであ
る。
【００２２】また、上記薄膜圧電素子の製造方法におい
て、上記拡散領域を形成した後、上記半導体基板上に絶
縁膜を形成する工程と、該絶縁膜の上記拡散領域上の上
記第１の電極が形成されていない領域に開口部を形成す
る工程とを含み、上記エッチングは該絶縁膜の開口部内
に露出した上記拡散領域の表面から行うようにしたもの
である。
【００２３】また、この発明に係る薄膜圧電素子の製造
方法は、半導体基板の表面の一部の領域をエッチングに
より除去して凹部を形成する工程と、該凹部を埋込むよ
うに、上記半導体基板に対してエッチングレートの高い
半導体材料からなる埋込み層を結晶成長させる工程と、
該埋込み層上の一部の領域上と、該一部の領域に隣接す
る上記半導体基板の領域上とに第１の電極を形成する工
程と、該第１の電極上に圧電体薄膜を形成する工程と、
上記圧電体薄膜上に第２の電極を形成する工程と、上記
埋込み層を、その上記第１の電極が形成されていない領
域の表面から上記基板に対して選択的にエッチングして
空洞部を形成する工程とを含むようにしたものである。
【００２４】また、上記薄膜圧電素子の製造方法におい
て、上記埋込み層を形成した後、上記半導体基板上に絶
縁膜を形成する工程と、該絶縁膜の上記埋込み層上の上
記第１の電極が形成されていない領域に開口部を形成す
る工程とを含み、上記エッチングは該絶縁膜の開口部内
に露出した上記埋込み層の表面から行うようにしたもの
である。
【００２５】また、この発明に係る薄膜圧電素子の製造
方法は、半導体基板の表面の一部の領域をエッチングに
より除去して凹部を形成する工程と、該凹部を埋込むよ
うに、金属または金属酸化物からなる埋込み層を形成す
る工程と、該埋込み層上の一部の領域上と、該一部の領
域に隣接する上記半導体基板の領域上とに第１の電極を
形成する工程と、該第１の電極上に圧電体薄膜を形成す
る工程と、上記圧電体薄膜上に第２の電極を形成する工
程と、上記埋込み層を、その上記第１の電極が形成され
ていない領域の表面から上記基板に対して選択的にエッ
チングして空洞部を形成する工程とを含むようにしたも
のである。
【００２６】また、上記薄膜圧電素子の製造方法におい
て、上記埋込み層を形成した後、上記半導体基板上に絶
縁膜を形成する工程と、該絶縁膜の上記埋込み層上の上
記第１の電極が形成されていない領域に開口部を形成す
る工程とを含み、上記エッチングは該絶縁膜の開口部内
に露出した上記埋込み層の表面から行うようにしたもの
である。
【００２７】また、上記薄膜圧電素子の製造方法におい
て、上記埋込み層は両性金属または両性金属の酸化物の
うちのいずれか一つであり、上記エッチングは塩基性水
溶液からなるエッチャントを用いて行うようにしたもの
である。
【００２８】また、この発明に係る薄膜圧電素子の製造
方法は、半導体基板の表面の一部の領域に第１の電極を
形成する工程と、該第１の電極上に圧電体薄膜を形成す
る工程と、該圧電体薄膜上に第２の電極を形成する工程
と、該第２の電極の表面の所定の領域に、該第２の電極
と、上記圧電体薄膜と、上記第１の電極とを貫通して上
記半導体基板の表面に達する深さを備えた複数の貫通孔
を形成する工程と、上記貫通孔を通じて上記基板の表面
をエッチングして、上記第１の電極の下部に空洞部を形
成する工程とを備えるようにしたものである。
【００２９】また、上記薄膜圧電素子の製造方法におい
て、上記第１の電極を形成する工程の前工程として、上
記半導体基板上に絶縁膜を形成する工程を含み、上記貫
通孔は、該絶縁膜を貫通して上記半導体基板の表面に達
するよう形成するようにしたものである。
【００３０】また、この発明に係る薄膜圧電素子の製造
方法は、半導体基板の表面の一部の領域に第１の電極を
形成する工程と、該第１の電極上に圧電体薄膜を形成す
る工程と、該圧電体薄膜上に第２の電極を形成する工程
と、上記基板の上記第１の電極に隣接する領域の一部を
覆うようにレジストを形成する工程と、上記半導体基板
表面の上記第１の電極に隣接する領域の上記レジストに
対向する領域から、上記第１の電極下部の上記基板をエ
ッチングする工程と、上記レジストを除去して、上記エ
ッチングが該レジストが設けられていた上記第１の電極
に隣接する領域に達していることを検出する工程とを備
えるようにしたものである。
【００３１】また、上記薄膜圧電素子の製造方法におい
て、上記第１の電極を形成する工程の前に、上記半導体
基板上に絶縁膜を形成する工程と、上記レジストを形成
する前に、上記絶縁膜の上記第１の電極に隣接する領域
に互いに対向する第１，第２の開口部を形成する工程と
を含み、上記レジストは上記第１の開口部を覆うよう設
けられており、上記エッチングは、上記基板表面の上記
第２の開口部内に露出している領域より行われ、上記検
出工程は、上記エッチングが、上記第２の開口部内の領
域に達していることを検出して行うようにしたものであ
る。
【００３２】
【発明の実施の形態】
実施の形態１．この発明の実施の形態１に係る薄膜圧電
素子の製造方法（図２）は、半導体基板（１）上にエッ
チングストッパ層（８）を形成する工程と、該エッチン
グストッパ層（８）上に、該エッチングストッパ層
（８）よりもエッチングレートの高い第１の半導体層
（９）を形成する工程と、該第１の半導体層（９）上の
所定の領域に第１の電極（２）を形成する工程と、該第
１の電極（２）上に圧電体薄膜（３）を形成する工程
と、上記圧電体薄膜（３）上に第２の電極（４）を形成
する工程と、上記第１の電極（２）と，圧電体薄膜
（３）と，第２の電極（４）とが重なる領域の下方の上
記第１の半導体層（９）を、上記第１の電極（２）に隣
接する領域（５ａ）の上記第１の半導体層（９）の表面
側から上記エッチングストッパ層（８）に対して選択的
にエッチング（２０）して空洞部（６）を形成する工程
とを備える構成としたものであり、これにより、化合物
半導体基板を用いた場合においても、空洞部（６）を形
成する際のエッチングを第１の半導体層（９）の深さ方
向においてエッチングストッパ層（８）で止めることが
でき、均一な深さを有する空洞部（６）を制御性よく形
成できる薄膜圧電素子の製造方法を提供できる作用効果
がある。
【００３３】実施の形態２．また、この発明の実施の形
態２に係る薄膜圧電素子の製造方法（図４）は、半導体
基板（１）の表面の一部の領域にイオン注入（２１）を
行い、イオン注入領域（１０）を形成する工程と、該イ
オン注入領域（１０）上の一部の領域上と、該一部の領
域に隣接する上記半導体基板（１）の領域上とに第１の
電極（２）を形成する工程と、該第１の電極（２）上に
圧電体薄膜（３）を形成する工程と、上記圧電体薄膜
（３）上に第２の電極（４）を形成する工程と、上記イ
オン注入領域（１０）を、その上記第１の電極（２）が
形成されていない領域（５ａ）の表面から上記基板
（１）のイオン注入領域（１０）以外の領域に対して選
択的にエッチングして空洞部（６）を形成する工程とを
含む構成としたものであり、これにより、化合物半導体
基板を用いた場合においても、イオン注入領域（１０）
を基板（１）に対して選択的にエッチングして空洞部
（６）を形成することができ、均一な深さを有する所望
の形状を備えた空洞部（６）を制御性よく形成できる薄
膜圧電素子の製造方法を提供できる作用効果がある。
【００３４】実施の形態３．また、この発明の実施の形
態３に係る薄膜圧電素子の製造方法（図５）は、半導体
基板（１）の表面の一部の領域に不純物の拡散（２２）
を行い、拡散領域（１１）を形成する工程と、該拡散領
域（１１）上の一部の領域上と、該一部の領域に隣接す
る上記半導体基板（１）の領域上とに第１の電極（２）
を形成する工程と、該第１の電極（２）上に圧電体薄膜
（３）を形成する工程と、上記圧電体薄膜（３）上に第
２の電極（４）を形成する工程と、上記拡散領域（１
１）を、その上記第１の電極（２）が形成されていない
領域（５ａ）の表面から上記基板（１）の拡散領域（１
１）以外の領域に対して選択的にエッチングして空洞部
（６）を形成する工程とを含む構成としたものであり、
これにより、化合物半導体基板を用いた場合において
も、拡散領域（１１）を基板（１）に対して選択的にエ
ッチングして空洞部（６）を形成することができ、均一
な深さを有する所望の形状を備えた空洞部（６）を制御
性よく形成できる薄膜圧電素子の製造方法を提供できる
作用効果がある。
【００３５】実施の形態４．また、この発明の実施の形
態４に係る薄膜圧電素子の製造方法（図６）は、半導体
基板（１）の表面の一部の領域をエッチングにより除去
して凹部（２５）を形成する工程と、該凹部（２５）を
埋込むように、上記半導体基板（１）に対してエッチン
グレートの高い半導体材料からなる埋込み層（１２）を
結晶成長させる工程と、該埋込み層（１２）上の一部の
領域上と、該一部の領域に隣接する上記半導体基板
（１）の領域上とに第１の電極（２）を形成する工程
と、該第１の電極（２）上に圧電体薄膜（３）を形成す
る工程と、上記圧電体薄膜（３）上に第２の電極（４）
を形成する工程と、上記埋込み層（１２）を、その上記
第１の電極（２）が形成されていない領域（５ａ）の表
面から上記基板（１）に対して選択的にエッチングして
空洞部（６）を形成する工程とを含む構成としたもので
あり、これにより、化合物半導体基板を用いた場合にお
いても、埋込み層（１２）を基板（１）に対して選択的
にエッチングして空洞部（６）を形成することができ、
均一な深さを有する所望の形状を備えた空洞部（６）を
制御性よく形成できる薄膜圧電素子の製造方法を提供で
きる作用効果がある。
【００３６】実施の形態５．また、この発明の実施の形
態５に係る薄膜圧電素子の製造方法（図７）は、半導体
基板（１）の表面の一部の領域をエッチングにより除去
して凹部（２５）を形成する工程と、該凹部（２５）を
埋込むように、金属または金属酸化物からなる埋込み層
（１４）を形成する工程と、該埋込み層（１４）上の一
部の領域上と、該一部の領域に隣接する上記半導体基板
（１）の領域上とに第１の電極（２）を形成する工程
と、該第１の電極（２）上に圧電体薄膜（３）を形成す
る工程と、上記圧電体薄膜（３）上に第２の電極（４）
を形成する工程と、上記埋込み層（１４）を、その上記
第１の電極（１）が形成されていない領域（５ａ）の表
面から上記基板に対して選択的にエッチングして空洞部
（６）を形成する工程とを含む構成としたものであり、
これにより、化合物半導体基板を用いた場合において
も、埋込み層（１４）を基板（１）に対して選択的にエ
ッチングして空洞部（６）を形成することができ、均一
な深さを有する所望の形状を備えた空洞部（６）を制御
性よく形成できる薄膜圧電素子の製造方法を提供できる
作用効果がある。
【００３７】実施の形態６．また、この発明の実施の形
態６に係る薄膜圧電素子の製造方法（図９）は、半導体
基板（１）の表面の一部の領域に第１の電極（２）を形
成する工程と、該第１の電極（２）上に圧電体薄膜
（３）を形成する工程と、該圧電体薄膜（３）上に第２
の電極（４）を形成する工程と、該第２の電極（４）の
表面の所定の領域に、該第２の電極（４）と、上記圧電
体薄膜（３）と、上記第１の電極（２）とを貫通して上
記半導体基板（１）の表面に達する深さを備えた複数の
貫通孔（１５）を形成する工程と、上記貫通孔（１５）
を通じて上記基板（１）の表面をエッチング（２３）し
て、上記第１の電極（２）の下部に空洞部（６）を形成
する工程とを備える構成としたものであり、これによ
り、複数の貫通孔１５を通じて第１の電極（２）の下部
の基板（１）をエッチングすることができ、短時間で空
洞部（６）を形成することができ、深さが均一である空
洞部（６）を得ることができるとともに、基板（１）の
表面と平行な方向における大きさ（サイドエッチング
量）の小さい空洞部（６）を備えた薄膜圧電素子を得る
ことが可能な薄膜圧電素子の製造方法を提供できる作用
効果がある。
【００３８】実施の形態７．また、この発明の実施の形
態７に係る薄膜圧電素子の製造方法（図１０）は、半導
体基板（１）の表面の一部の領域に第１の電極（２）を
形成する工程と、該第１の電極（２）上に圧電体薄膜
（３）を形成する工程と、該圧電体薄膜（３）上に第２
の電極（４）を形成する工程と、上記基板（１）の上記
第１の電極（２）に隣接する領域の一部（５ｃ）を覆う
ようにレジスト（２４）を形成する工程と、上記半導体
基板（１）表面の上記第１の電極（２）に隣接する領域
の上記レジストに対向する領域（５ｂ）から、上記第１
の電極（２）下部の上記基板（１）をエッチングする工
程と、上記レジスト（２４）を除去して、上記エッチン
グが該レジスト（２４）が設けられていた上記第１の電
極（２）に隣接する領域（５ｃ）に達していることを検
出する工程とを備える構成としたものであり、これによ
り、エッチングが第１の電極（２）に隣接する領域（５
ｃ）に達していることを確認することで、空洞部（６）
の形成を容易に確認することができる作用効果がある。
【００３９】
【実施例】
実施例１．図１は本発明の実施例１による薄膜圧電素子
の製造方法により製造された薄膜圧電素子の構造を示す
平面図（図１(a))，Ｉｂ−Ｉｂ線による断面図（図１
(b)), 及びＩｃ−Ｉｃ線による断面図（図１(c))であ
る。図において、１は厚さが約６００μｍである半導体
基板、８は厚さが数十〜数百オングストロームであるエ
ッチングストッパ層、９は厚さが１０００オングストロ
ーム〜数μｍで、所定のエッチング方法に対しては該エ
ッチングストッパ層８よりもエッチングレートが高い第
１の半導体層である。本実施例１においては、特に半導
体基板１，及び第１の半導体層９の材料としてはＧａＡ
ｓを用い、エッチングストッパ層８の材料としてはＩｎ
ＧａＡｓ，またはＡｌＧａＡｓを用いている。２はその
平面形状が一辺が７０〜１２０μｍである正方形で、厚
さが１０００オングストローム程度である第１の電極
で、例えばＴｉ膜とＰｔ膜との積層膜（Ｔｉ／Ｐｔ膜）
により構成されている。３は厚さが約１μｍであるチタ
ン酸鉛（ＰｂＴｉＯ3)からなる圧電体薄膜で、その他の
材料としてはＡｌＮ，ＺｎＯ，ＣｄＳ，ＬｉＮｂＯ3 ,
及びＬｉＴａＯ3 等を用いてもよい。４は、厚さが約１
０００オングストロームで、その平面形状は一辺が５０
〜１００μｍである正方形であるＴｉ／Ｐｔ膜等からな
る第２の電極、５は厚さが数百〜数千オングストローム
であるＳｉＯ2 やＳｉＮ等からなる絶縁膜、５ａはこの
絶縁膜５の第１の電極１に隣接する領域に形成された開
口部である。なお、この絶縁膜５は基板１表面の劣化等
を防止するために設けられているもので、この絶縁膜５
を設けない構造の薄膜圧電素子としてもよい。６は上記
第２の電極と圧電体薄膜３と第１の電極２とが重なる領
域の下方の第１の半導体層９に設けられた空洞部であ
る。
【００４０】また、図２は実施例１による薄膜圧電素子
の製造方法を示す断面図であり、図において、図１と同
一符号は同一または相当する部分を示しており、２０は
エッチングを示している。
【００４１】次に製造方法について説明する。まず、半
導体基板１上にエッチングストッパ層８，第１の半導体
層９をＭＯＣＶＤ法等を用いて結晶成長させ、続いて、
第１の半導体層９上に、ＣＶＤやスパッタ法により絶縁
膜５を形成する。次に、該絶縁膜５上の所定の領域に蒸
着，あるいはスパッタ法により第１の電極２を形成し、
さらに、同様に蒸着あるいはスパッタ法により圧電体薄
膜３，第２の電極４を第１の電極２上に順次成膜する
（図２(a))。
【００４２】その後、絶縁膜５，第１の電極２，圧電体
薄膜３，及び第２の電極４の上部をレジスト（図示せ
ず）で覆い、写真製版技術を用いて第１の電極２に隣接
する領域の該レジストを除去し、該レジストをマスクと
して絶縁膜５をＲＩＥ（Reactive Ion Etching：反応性
イオンエッチング )等により除去して開口部５ａを設け
る（図２(b))。本実施例１においては、この開口部５ａ
を、第１の電極２を介した対向する２つの領域に設けて
いる。なお、この開口部５ａは絶縁膜５を形成した直後
に予め形成しておくようにしてもよい。
【００４３】続いて、上記レジストを除去した後，ある
いは除去せず残したまま、ＳｉＮ等の絶縁膜５を選択マ
スクとして第１の半導体層９をエッチングして空洞部６
を形成して薄膜圧電素子を得る（図２(c))。このエッチ
ングとしては酒石酸と過酸化水素水とを適当な混合比で
混合してなる混合液を用いたウエットエッチングや、エ
ッチング条件を等方性エッチングになるように調整した
ＥＣＲ（Electron Cyclotron Resonance）エッチングや
ＲＩＥ等のドライエッチングのうちの第１の半導体層９
とエッチングストッパ層８との間で十分に選択性を有す
るエッチング方法が用いられる。このエッチングにおい
ては、深さ方向にエッチングレートの遅いエッチングス
トッパ層８が設けられているため、深さ方向に対しては
このエッチングストッパ層８の位置でエッチングは停止
する。なお、このとき、絶縁膜５を有さない構造の薄膜
圧電素子を得る場合には、上記第１の半導体層９のエッ
チングの際には、エッチングしない部分をレジスト等の
マスクにより覆っておくようにする。
【００４４】次に、薄膜圧電素子の動作について説明す
る。まず、第１の電極２と第２の電極４とにバイアス電
流をかけておき、これに交流変調をかけると、圧電体薄
膜３が電極間の電位差に応じて歪み、交流変調に応じた
弾性波を生じる。この弾性波が第１の電極２と第２の電
極４との間で反射され共振し、所定の共振周波数の定在
波が生じ、所定の周波数の電流のみを取り出すことがで
きる。
【００４５】本実施例１の薄膜圧電素子の製造方法にお
いては、半導体基板１上にエッチングストッパ層８と第
１の半導体層９を設けており、上記第１の半導体層９を
絶縁膜５の開口部５ａからエッチングして空洞部６を設
けるようにしているので、本来、第１の半導体層９の深
さ方向にも、第１の半導体層９の表面と平行な方向にも
同じエッチングレートで進行するエッチングが、深さ方
向においては、エッチングストッパ層８で止まるため、
エッチングがエッチングストッパ層８に達すると、その
後は、ほとんど基板１の表面と平行な横方向にのみ進行
し、その結果、第１の電極２の下方の第１の半導体層９
に対して、深さ方向の制御性のよいエッチングを行うこ
とができる。これにより、第１の半導体層９の厚さを調
整しておくことにより、深さが均一であるとともに、所
望の深さを備えた空洞部６を形成することができる。な
お、このエッチングは、基板１の表面と平行な方向にお
いては第１の電極２の下部の領域方向以外の方向にも進
行するので、上記開口部５ａの大きさや形成する位置
は、できるだけ第１の電極２の下部の領域近傍の第１の
半導体層９のみに開口部５ａが形成されるよう調整して
おくことが望ましい。
【００４６】また、本実施例１においては、第１の半導
体層９が薄膜圧電素子の基板の一部として機能するが、
第１の半導体層９とエッチングレートが異なるエッチン
グストッパ層８を用いることにより、空洞部６を形成す
る第１の半導体層９が、ＧａＡｓ等の化合物半導体であ
ってもシリコンであっても深さ方向に制御性良く空洞部
６を形成することができる。
【００４７】このように本実施例１によれば、半導体基
板１上にエッチングストッパ層８と該エッチングストッ
パ層８に対してエッチングレートの高い第１の半導体層
９を形成し、第１の半導体層９上に絶縁膜５を形成し、
絶縁膜５の所定の領域上に第１の電極２，圧電体薄膜
３、第２の電極４を形成し、第１の電極２の近傍の絶縁
膜５に開口部５ａを設けた後、上記第１の半導体層９を
絶縁膜５の開口部５ａからエッチングして空洞部６を設
けるようにしたから、薄膜圧電素子の基板の一部として
機能する第１の半導体層９が化合物半導体からなる場合
においても、均一な所望の深さを備えた空洞部６を備え
た薄膜圧電素子を得ることができる。
【００４８】実施例２．図３は本発明の実施例２による
薄膜圧電素子の製造方法を用いて製造された薄膜圧電素
子の構造を示す平面図（図３(a))，III ｂ−III ｂ線に
よる断面図（図３(b)), 及びIII ｃ−III ｃ線による断
面図（図３(c))である。図において、図１と同一符号は
同一または相当する部分を示している。
【００４９】また、図４は本発明の実施例２による薄膜
圧電素子の製造方法を示す断面図であり、図において、
図２と同一符号は同一または相当する部分を示してお
り、１０はイオン注入領域、１３はレジスト、２１はイ
オン注入である。
【００５０】この発明の実施例３に係る薄膜圧電素子の
製造方法は、上記実施例１において図２に示した薄膜圧
電素子の製造方法において、エッチングストッパ層８，
第１の半導体層９を設けて空洞部６の形状を制御する代
わりに、予め、基板１の空洞部６を形成する領域に、あ
らかじめイオン注入をして、被注入領域と注入されてい
ない領域のエッチングレートの差を発生させておき、こ
のイオン注入した領域に選択エッチングを行い空洞部６
を形成するようにしたものである。
【００５１】次に製造方法について説明する。まず、図
４(a) に示すように、基板１の表面に写真製版技術を用
いて、空洞部６を形成する領域上に開口部を有するレジ
スト１３を形成し、このレジスト１３をマスクとして、
基板１の上方よりアルゴン（Ａｒ）や，ホウ素（Ｂ）
や，水素（Ｈ）や，酸素（Ｏ）等のイオン注入２１を行
い、イオン注入領域１０を形成する。この注入は、数十
ｋｅＶから数百ｋｅＶのエネルギーで数回にわけて、お
よそ１０15ｃｍ-2以上の高ドーズ量となるように行われ
る。このイオン注入の深さは作製しようとする空洞部６
の深さと同じ深さ、例えば０．５μｍ程度とする。
【００５２】続いて、レジスト１３を除去した後、基板
１の表面に絶縁膜５を形成し、上記イオン注入領域１０
上の領域を含む領域上に、スパッタ法等により第１の電
極２を形成し、さらに、第１の電極２上のイオン注入領
域１０上の領域にスパッタ法等により、圧電体薄膜３，
及び第２の電極４を順次形成する（図４(b))。この時、
イオン注入領域１０上の一部の領域上には第１の電極２
を形成しないようにする。本実施例２においては、一例
として、第１の電極２をイオン注入領域１０を所定の方
向においてまたぐように形成するとともに、上記所定の
方向と垂直な両側部においてはイオン注入領域１０を完
全に覆わないように形成している。
【００５３】その後、写真製版技術によりパターニング
したレジスト（図示せず）を用いて、ＲＩＥ等により、
イオン注入領域１０上の上記第１の電極２により覆われ
ていない領域の絶縁膜５を除去して、開口部５ａを形成
する（図４(c))。なお、この開口部５ａは絶縁膜５を形
成した直後に形成しておくようにしてもよい。
【００５４】さらに、上記レジストを除去した後、ある
いは除去せず残したまま、上記絶縁膜５をマスクとして
酒石酸と過酸化水素水との混合液を用いて基板１のウエ
ットエッチングを行い、第２の電極４と圧電体薄膜３と
第１の電極２とが重なる領域の下部の基板１の表面近傍
をエッチングして、空洞部６を形成する（図４(d))。
【００５５】ここで、本実施例２においては、基板１の
イオン注入領域１０には、イオン注入されることによ
り、結晶欠陥が導入され、イオン注入領域１０とイオン
注入されていない領域とのエッチングレートが異なるも
のとなっている。そのため、適当な選択性を有するエッ
チング液を用いたウエットエッチングを行うと、イオン
注入領域１０を基板１のイオン注入されていない領域に
対して、選択的にエッチングできる。例えば、基板１と
してＧａＡｓ基板を用いる場合は、上記のように酒石酸
と過酸化水素水の混合液等を用い、その混合比等のエッ
チング条件を調整することにより、イオン注入領域１０
を選択的に制御性良くエッチングすることができる。従
って、上記実施例１においては、エッチングを深さ方向
においてのみ制御できたが、本実施例２においては、エ
ッチングを基板１の表面と平行な横方向にも制御するこ
とが可能となる。なお、イオン注入領域１０をエッチン
グする際に用いられるエッチャントとしては、イオン注
入領域１０とイオン注入されていない領域の基板１とに
対して十分に選択性を有するエッチャントであればどの
ようなものを用いてもよい。また、イオン注入領域１０
を基板１のその他の領域に対して選択的にエッチングで
きるエッチング方法であれば、例えばドライエッチング
等のその他のエッチング方法を用いるようにしてもよ
い。
【００５６】また、本実施例２においては、基板１の表
面の一部にイオン注入領域１０を形成してイオン注入領
域とイオン注入されていない領域との間でエッチングレ
ート差を設けるようにし、これを利用して選択的なエッ
チングを行うようにしているため、空洞部６を形成する
半導体基板１が、ＧａＡｓ等の化合物半導体であっても
シリコンであっても形状の制御性良く空洞部６を形成す
ることができる。
【００５７】このように本実施例２においては、基板１
の空洞部６を形成する領域にイオン注入を行いイオン注
入領域１０を形成しておき、第１の電極２，圧電体薄膜
３，第２の電極４を形成した後、上記イオン注入領域１
０を選択的にエッチングして除去するようにしたから、
エッチングの進行を基板１の深さ方向，及び基板１の表
面と平行な横方向に対して制御することができ、制御性
よく基板１をエッチングすることができ、化合物半導体
基板を用いた場合においても、均一な深さを備えた所望
の形状の空洞部を備えた薄膜圧電素子を得ることができ
る効果がある。
【００５８】実施例３．図５は本発明の実施例３による
薄膜圧電素子の製造方法を示す断面工程図であり、図に
おいて、図４と同一符号は同一または相当する部分を示
しており、２２は不純物の拡散、１１は該拡散２２によ
り形成された拡散領域を示している。
【００５９】本実施例３の薄膜圧電素子の製造方法は、
上記実施例２において説明した薄膜圧電素子の製造方法
において、基板１の空洞部６を形成する領域に予めイオ
ン注入領域１０を形成しておく代わりに、不純物の拡散
２２により拡散領域１１を形成しておき、この拡散領域
１１を選択的にエッチングして空洞部６を形成するよう
にしたものである。
【００６０】次に製造方法について説明する。まず、図
５(a) に示すように、基板１の表面に、空洞部６を形成
する領域上に開口部を有するＳｉＮ等の絶縁膜からなる
拡散マスク１６を形成し、この拡散マスク１６をマスク
として、基板１の上方よりＺｎ等の不純物を含むガスを
用いて不純物の拡散２２を行い、拡散領域１１を形成す
る。この拡散深さは約０．５μｍ〜数μｍとする。な
お、この拡散２２としては、不純物を含むガスを用いた
気相拡散の代わりに、固相拡散させるようにしてもよ
い。固相拡散させる場合には、まず、不純物，例えばＺ
ｎを拡散させたい領域にＺｎＯ膜とＳｉＯ2 膜を順次ス
パッタ法により形成し、基板１を６００℃前後で１〜１
０数時間程度保持することにより拡散させることができ
る。
【００６１】続いて、拡散マスク１６を除去した後、上
記実施例２と同様に、図５(b) に示すようにスパッタ法
や、蒸着等により第１の電極２、圧電体薄膜３，及び第
２の電極４を順次形成し、次に、図５(c) に示すよう
に、ＲＩＥ等により、拡散領域１１上の第１の電極２に
より覆われていない領域の絶縁膜５を除去して開口部５
ａを形成し、さらに、開口部５ａ内に露出した拡散領域
１１の表面からエッチングを行い、拡散領域１１を選択
的に除去して空洞部６を形成する（図５(d))。このエッ
チャントとしては、上記実施例２と同様のものが用いら
れ、例えば、基板１がＧａＡｓからなる時は酒石酸と過
酸化水素水との混合液等が用いられる。
【００６２】ここで、本実施例３においても、拡散領域
１１には、拡散により結晶欠陥が導入されるため、拡散
領域１１と拡散されていない領域とのエッチングレート
が異なるものとなっている。そのため、適当な選択性を
有するエッチング液を用いたウエットエッチングを行う
と、上記実施例２と同様に、拡散領域１１を基板１の拡
散されていない領域に対して、選択的にエッチングが可
能とすることができる。また、拡散領域１１を基板１の
その他の領域に対して選択的にエッチングできるエッチ
ング方法であれば、例えばドライエッチング等のその他
のエッチング方法を用いるようにしてもよい。
【００６３】また、本実施例３においては、基板１の表
面の一部に不純物の拡散領域１１を形成して拡散領域と
拡散されていない領域との間でエッチングレート差を設
けるようにし、これを利用して選択的なエッチングを行
うようにしているため、空洞部６を形成する半導体基板
１が、ＧａＡｓ等の化合物半導体であってもシリコンで
あっても制御性良く空洞部６を形成することができる。
【００６４】このように本実施例３においては、基板１
の空洞部６を形成する領域に拡散を行い拡散領域１１を
形成しておき、第１の電極２，圧電体薄膜３，及び第２
の電極４を形成した後、上記拡散領域１１を選択的にエ
ッチングして除去するようにしたから、エッチングの進
行を基板１の深さ方向，及び基板１の表面と平行な横方
向に対して制御することができ、化合物半導体基板を用
いた場合においても、制御性よく基板１をエッチングし
て、均一な深さを備えた所望の形状の空洞部６を備えた
薄膜圧電素子を得ることができる効果がある。
【００６５】実施例４．図６は本発明の実施例４による
薄膜圧電素子の製造方法を示す断面工程図であり、図に
おいて、図４と同一符号は同一または相当する部分を示
しており、１７はＳｉＮ等からなる選択成長マスク、１
２は基板１に対して所定のエッチングにより選択的なエ
ッチング除去が可能な半導体材料からなる埋込み層、２
５は凹部である。
【００６６】本実施例４の薄膜圧電素子の製造方法は、
上記実施例２において説明した薄膜圧電素子の製造方法
において、基板１の空洞部６を形成する領域に予めイオ
ン注入領域１０を形成しておく代わりに、基板１の空洞
部６を形成する領域を予めエッチングにより除去し、こ
れを埋め込むように半導体材料からなる埋込み層１７を
形成しておき、この埋込み層１７を第１の電極２，圧電
体薄膜３，及び第２の電極４を形成した後に、基板１に
対して選択的にエッチングして空洞部６を形成するよう
にしたものである。
【００６７】次に製造方法について説明する。まず、図
６(a) に示すように、基板１の表面に、空洞部６を形成
する領域上に開口部を有する選択成長マスク１７を形成
し、この選択成長マスク１７をマスクとしてエッチング
を行い、空洞部６を形成する領域の基板１を除去して深
さが約０．５μｍ〜数μｍである凹部２５を形成する
（図６(b))。なお、凹部２５の底面の形状はできるだけ
モフォロジーが良好となるようにエッチングを行うよう
にする。次に、この基板１の凹部２５を埋め込むよう
に、ＭＯＣＶＤ法等を用い、上記選択成長マスク１７を
マスクとして埋込み層１２を結晶成長させる（図６
(c))。この時、選択成長マスク１７上には結晶成長は起
こらない。
【００６８】続いて、選択成長マスク１７を除去した
後、上記実施例２と同様に、図６(d)に示すようにスパ
ッタ法や、蒸着等により第１の電極２、圧電体薄膜３，
及び第２の電極４を順次形成し、次に、図６(e) に示す
ように、ＲＩＥ等により、埋込み層１２上の第１の電極
２により覆われていない領域の絶縁膜５を除去して、開
口部５ａを形成し、さらに、開口部５ａ内に露出した埋
込み層１２の表面からエッチングを行い、埋込み層１２
を選択的に除去して、空洞部６を形成する。
【００６９】ここで、本実施例４においては、埋込み層
１２として、半導体基板１に対して、エッチングレート
が異なる材料からなる層が空洞部６となる領域に予め埋
め込まれているため、適当な選択性を有するエッチング
液を用いたウエットエッチングを行うと、埋込み層１２
を基板１に対して選択的にエッチングが可能とすること
ができる。例えば、基板１としてＧａＡｓを用いている
場合、埋込み層１２としてＡｌＧａＡｓやＩｎＧａＡｓ
を用いると、ＨＣｌ系のエッチャントにより選択的にエ
ッチングが可能である。但し、この時、圧電体薄膜３と
してチタン酸鉛（ＰｂＴｉＯ3 ）を用いるとこの圧電体
薄膜３もエッチングされてしまうので、圧電体薄膜３の
外部に露出している部分はレジスト等で覆っておく必要
がある。また、基板１としてＧａＡｓを用いている場
合、埋込み層１２としてＡｌＧａＩｎＰを用いると、硫
酸（Ｈ2 ＳＯ4)系のエッチャントにより埋込み層１２の
みを選択的にエッチングすることが可能となる。なお、
埋込み層１２と、半導体基板１とに対して選択性を有し
ているものであればドライエッチングをウエットエッチ
ングの代わりに用いるようにしてもよい。
【００７０】また、本実施例４においては、基板１の表
面の一部に基板１とエッチングレートが異なる埋込み層
１２を形成して、これに対して選択的なエッチングを行
うようにしているため、空洞部６を形成する半導体基板
１が、ＧａＡｓ等の化合物半導体であってもシリコンで
あっても制御性良く空洞部６を形成することができる。
【００７１】このように本実施例４においては、基板１
の空洞部６を形成する領域をエッチングにより除去し、
この領域内に埋込み層を形成しておき、第１の電極２，
圧電体薄膜３，及び第２の電極４を形成した後、上記埋
込み層１２を選択的にエッチングして除去するようにし
たから、化合物半導体基板を用いた場合においても、制
御性よく基板１をエッチングして、均一な深さを有する
所望の形状の空洞部を備えた薄膜圧電素子を得ることが
できる効果がある。
【００７２】実施例５．図７は本発明の実施例５による
薄膜圧電素子の製造方法を示す断面工程図であり、図に
おいて、図６と同一符号は同一または相当する部分を示
しており、１３はレジスト、１４は半導体基板１に対し
て、適当なエッチング液を用いたウエットエッチングに
より選択的に除去可能な金属，あるいは金属酸化物から
なる金属埋込み層で、例えばＡｌやＺｎ等の両性金属、
あるいはこれらの酸化物であるＺｎＯ等が用いられる。
【００７３】本実施例５の薄膜圧電素子の製造方法は、
上記実施例４において説明した薄膜圧電素子の製造方法
において、基板１の空洞部６を形成する領域に半導体材
料からなる埋込み層を形成しておく代わりに、金属から
なる金属埋込み層１４を形成しておき、この金属埋込み
層１４を第１の電極２，圧電体薄膜３，及び第２の電極
４を形成した後に選択的にエッチングして空洞部６を形
成するようにしたものである。
【００７４】次に製造方法について説明する。まず、図
７(a) に示すように、基板１の表面に空洞部６を形成す
る領域上に開口部を有する厚さ約１μｍのレジスト１３
を写真製版技術を用いて形成し、このレジスト１３をマ
スクとしてエッチングを行い、空洞部６を形成する領域
の基板１を除去して凹部２５を形成する。なお、凹部の
深さは約０．５μｍとし、凹部２５の底面の形状はでき
るだけモフォロジーが良好となるようにエッチングを行
うようにする。さらに、この基板１の凹部２５を埋め込
むように、蒸着により金属，あるいは金属酸化物からな
る埋込み層１４を形成する（図７(b))。この時、レジス
ト１３上にも埋込み層１４が形成されるが、この埋込み
層１４はレジスト１３を除去することによりリフトオフ
される（図７c)) 。なお、本実施例５においてはリフト
オフにより埋込み層１４を形成しているが、レジスト１
３の代わりに上記実施例４のように選択成長マスクを形
成し、これをマスクとして用いて選択ＣＶＤ(Chemical
Vapor Deposition) により凹部２５内のみに埋込み層１
４を選択的に形成させるようにしてもよい。
【００７５】続いて、上記実施例４と同様に、図７(d)
に示すようにスパッタ法や、蒸着等により第１の電極
２、圧電体薄膜３，及び第２の電極４を順次形成し、次
に、図７(e) に示すように、ＲＩＥ等により、埋込み層
１４上の第１の電極２により覆われていない領域の絶縁
膜５を除去して、開口部５ａを形成し、さらに、開口部
５ａ内に露出した埋込み層１４の表面からエッチングを
行い、埋込み層１４を選択的に除去して、空洞部６を形
成する。
【００７６】ここで、本実施例５においては、埋込み層
１４として、半導体基板１に対して、適当なエッチング
液を用いたウエットエッチングにより選択的に除去可能
な金属，あるいは金属酸化物を用いているため、埋込み
層１４を基板１に対して選択的にエッチングが可能とす
ることができる。例えば、このような選択エッチングが
可能な材料の組み合わせの一例としては、基板１として
ＧａＡｓを用いている場合、金属埋込み層１４としてＡ
ｌ，Ｚｎ等の両性金属や、その酸化物であるＺｎＯ等を
用いるとＮＨ4 ＯＨ等の塩基性水溶液で選択的なエッチ
ングが可能となる。
【００７７】このように本実施例５においては、基板１
の空洞部６を形成する領域をエッチングにより除去し、
この領域内に金属埋込み層１４を形成しておき、第１の
電極２，圧電体薄膜３，及び第２の電極４を形成した
後、上記金属埋込み層１４を選択的にエッチングして除
去するようにしたから、上記実施例４と同様の効果を奏
する。
【００７８】実施例６．図８は本発明の実施例６による
薄膜圧電素子の製造方法により製造された薄膜圧電素子
の構造を示す平面図（図８(a))，VIIIｂ−VIIIｂ線によ
る断面図（図８(b)), 及びVIIIｃ−VIIIｃ線による断面
図（図８(c))である。図において、図１と同一符号は同
一または相当する部分を示しており、１５は第２の電極
４の表面から，圧電体薄膜３，第１の電極２，絶縁膜５
を貫通するように設けられた貫通孔で、例えば、直径が
約１μｍのものが１０μｍ間隔で設けられている。
【００７９】また、図９は実施例６による薄膜圧電素子
の製造方法を示す断面図であり、図において、図８と同
一符号は同一または相当する部分を示しており、２３は
エッチングを示している。
【００８０】次に製造方法について説明する。まず、半
導体基板１上に、ＣＶＤやスパッタ法等により絶縁膜５
を形成した後、該絶縁膜５上の所定の領域に蒸着，ある
いはスパッタ法により第１の電極２を形成し、さらに、
同様に蒸着あるいはスパッタ法により圧電体薄膜３，第
２の電極４を第１の電極２上に順次成膜する（図８
(a))。
【００８１】続いて、基板１の上部の全面にレジスト
（図示せず）を形成し、写真製版技術を用いて第２の電
極４上の所定の領域に直径１μｍ程度の複数の開口部を
形成する。つぎに、このレジストをマスクとして、第２
の電極４をドライエッチングし、続いて圧電体薄膜３を
塩酸系のエッチャントを用いてエッチングし、第１の電
極２をドライエッチングし、ＲＩＥ等により絶縁膜５を
除去して貫通孔１５を形成する。さらに、上記レジスト
を除去した後、再びレジスト（図示せず）を形成し、こ
れをマスクとして用いて、ＲＩＥ等により第１の電極２
の近傍の絶縁膜５を除去して開口部５ａを形成する。な
お、この開口部５ａは第１の電極２を形成する工程の前
に予め形成しておくようにしてもよい。
【００８２】続いて、絶縁膜５の開口部５ａ、及び貫通
孔１５を通じて第１の電極２の下部の領域の基板１の表
面をエッチング２３して空洞部６を形成して薄膜圧電素
子を得る（図９(c))。なお、このエッチングとしては基
板１がＧａＡｓからなる場合においては例えば酒石酸と
過酸化水素との混合液を用いたウエットエッチングが用
いられる。
【００８３】本実施例６の薄膜圧電素子の製造方法にお
いては、第２の電極４の下部領域の近傍に空洞部６を形
成する際のエッチングを、上記図１３に示した従来の薄
膜圧電素子の製造方法と同様に、第１の電極２の近傍の
絶縁膜５に設けられた開口部５ａを通じて行うととも
に、第２の電極４が形成されている領域内に設けられた
貫通孔１５を通じて行っているため、従来のように第１
の電極２の近傍の開口部５ａのみから基板１に対してエ
ッチングを行い、基板１を、該基板１の表面と平行な横
方向へのサイドエッチングすることにより空洞部６を形
成する方法よりも、より短時間で空洞部６を形成するこ
とができる。
【００８４】また、基板１の表面を複数の貫通孔１５を
通じてエッチングするため、エッチング深さの第１の電
極２の下部領域内における位置によるばらつきが少な
く、均一な深さの空洞部６を得ることができる。
【００８５】さらに、従来の製造方法においては、空洞
部６を形成する際のエッチングの際に、第１の電極２の
存在する領域の下部方向以外の方向にもサイドエッチン
グが進行するため、空洞部６の基板１の表面と平行な方
向，即ち横方向の大きさの制御が困難であり、この大き
さが大きくなってしまい、薄膜圧電素子の近傍に薄膜圧
電素子以外の他の素子を形成することに困難を生じる事
があったが、本実施例６においては、エッチング時間が
短くてすみ、開口部５ａからのサイドエッチング量を減
らして空洞部の基板１と平行な横方向における大きさの
制御性を向上させ、空洞部６の基板１の横方向における
大きさを小さくすることができる。
【００８６】なお、薄膜圧電素子の共振周波数は圧電体
薄膜厚に依存しており、第２の電極４と圧電体薄膜３と
第１の電極２とが重なっている領域の面積にはあまり依
存しないので、圧電体薄膜に貫通孔１５を設けても所望
の特性を備えた薄膜圧電素子を得ることができる。
【００８７】このように本実施例６によれば、半導体基
板１上に絶縁膜５を形成し、該絶縁膜５上の所定の領域
に第１の電極２，圧電体薄膜３，第２の電極４を形成
し、これらの第２の電極４と圧電体薄膜３と第１の電極
２と絶縁膜５とを貫通する複数の貫通孔１５を設け、こ
の貫通孔１５を通じて基板１をエッチングするようにし
たから、短時間で深さが均一である空洞部を得ることが
できるとともに、基板の表面と平行な方向における大き
さの小さい空洞部を備えた薄膜圧電素子を得ることがで
きる。
【００８８】なお、本実施例６においては、絶縁膜５に
開口部５ａを設けた場合について説明しているが、この
開口部５ａを設けずに、貫通孔１５を通じてのエッチン
グのみにより空洞部を形成するようにしてもよく、この
ような場合においても上記実施例６と同様の効果を得る
ことができる。
【００８９】また、本実施例６においては、貫通孔１５
として直径が約１μｍの穴を約１０μｍ間隔で設けるよ
うにしたが、本発明においては、この貫通孔の直径や、
配置する位置や、配置数については、十分なエッチング
の速さが得られるとともに、できるだけ均一な深さの空
洞部６の形状が得られるようなものであればどのような
ものであってもよい。
【００９０】実施例７．図１０は本実施例７の薄膜圧電
素子の製造方法を示す図であり、図において図２と同一
符号は同一または相当する部分を示しており、５ｂ，５
ｃは絶縁膜５に設けられた開口部、２４はレジストであ
る。
【００９１】また、図１１は本実施例７の薄膜圧電素子
の製造方法における主要工程を示す平面図であり、図に
おいて、図１０と同一符号は同一又は相当する部分を示
している。
【００９２】次に、製造方法について説明する。まず、
半導体基板１上にＣＶＤやスパッタ法により絶縁膜５を
形成する。次に、該絶縁膜５上の所定の領域に蒸着，あ
るいはスパッタ法により第１の電極２を形成し、さら
に、同様に蒸着あるいはスパッタ法により圧電体薄膜
３，第２の電極４を第１の電極２上に順次成膜する（図
１０(a))。
【００９３】その後、絶縁膜５，第１の電極２，圧電体
薄膜３，及び第２の電極４の上部をレジスト（図示せ
ず）で覆い、写真製版技術を用いて、第１の電極２に隣
接する互いに対向する２か所の領域に開口部を設け、該
レジストをマスクとして絶縁膜５をＲＩＥ等により除去
して第１の電極２を介して対向する２つの開口部５ｂ，
５ｃを設ける（図１０(b),図１１(a))。
【００９４】続いて、上記レジストを除去した後、再
度、上記２つの開口部５ｂ，５ｃのうちの一方、例えば
開口部５ｃをふさぐようにレジスト２４を形成し（図１
０(c),図１１(b))、上記開口部５ｂから半導体基板１を
エッチングして空洞部６を形成する（図１０(d))。この
とき、レジスト２４を除去して、開口部５ｃ内の基板１
にエッチングが到達しているか否かを検出して、空洞部
６の完成を確認する（図１０(e))。即ち、空洞部６が完
成していれば、空洞部６が開口部５ｃ内に検出でき、未
完成であれば、開口部５ｃ内には検出されない。
【００９５】図１３に示すような従来の薄膜圧電素子の
製造方法においては、絶縁膜５の開口部５ａから一斉に
基板１をエッチングしていたため、エッチングの終端が
第１の電極２の下部に位置するため、空洞部６が完全に
形成されたか否かを確認することが困難であるという問
題があった。しかしながら、本実施例７によれば、第１
の電極２を介して対向する２つの開口部５ｂ，５ｃを設
けるとともに、その一方の開口部５ｃをレジスト２４で
ふさぎ、残る他方の開口部５ｂからのみエッチングを行
うため、エッチングの終端がレジスト２４でふさいだ開
口部５ｃに達することを検出することにより、第１の電
極２の下部に空洞部６が完全に形成されたことを確認で
きる。
【００９６】このように、本実施例７によれば、半導体
基板１上に絶縁膜５を形成し、該絶縁膜５上の所定の領
域に第１の電極２，圧電体薄膜３，第２の電極４を形成
したあと、絶縁膜５に第１の電極２を介して対向する２
つの開口部５ｂ，５ｃを設けるとともに、その一方の開
口部５ｃをレジスト２４でふさぎ、残る他方の開口部５
ｂからのみ基板１のエッチングを行い、エッチング終了
後に上記レジスト２４を除去して該レジスト２４でふさ
がれていた開口部５ｃ内においてエッチングの終端を検
出するようにしたから、空洞部６の形成を容易に確認す
ることができる効果がある。
【００９７】なお、本実施例７においては、選択性のな
いエッチングを行い空洞部６を形成する場合について説
明したが、本発明は、上記実施例２ないし５のように、
選択性を有するエッチングにより空洞部６を形成する場
合においても適用できるものであり、このような場合に
おいても上記実施例７と同様の効果を奏する。
【００９８】また、本実施例７において、絶縁膜５に２
つの開口部５ｂ，５ｃを設けた場合について説明した
が、本発明は、上記実施例６のように、複数の貫通孔１
５を設けた場合においても適用できるものであり、この
ような場合においては、貫通孔あるいは絶縁膜の開口部
うち、隣接する貫通孔あるいは絶縁膜の開口部との間の
距離が最も離れている貫通孔，あるいは開口部をレジス
トでふさいで、空洞部を形成するためのエッチングを行
い、エッチング後、上記レジストでふさいだ貫通孔ある
いは開口部内においてエッチングの終端を検出すること
により、上記実施例７と同様の効果を奏する。
【００９９】なお、上記実施例２〜７においては、半導
体基板上に絶縁膜を備えた構造の薄膜圧電素子の製造方
法について説明したが、本発明はこの絶縁膜を有さない
構造の薄膜圧電素子にも適用できるものであり、このよ
うな場合においては、空洞部を形成する際のエッチング
の際に、必要に応じてレジストや絶縁膜等のエッチング
マスクを半導体基板上に設けてやるようにすることによ
り、上記実施例２〜７と同様の効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施例１による薄膜圧電素子の構
造を示す図である。
【図２】 この発明の実施例１による薄膜圧電素子の製
造方法を示す断面工程図である。
【図３】 この発明の実施例２による薄膜圧電素子の構
造を示す図である。
【図４】 この発明の実施例２による薄膜圧電素子の製
造方法を示す断面工程図である。
【図５】 この発明の実施例３による薄膜圧電素子の製
造方法を示す断面工程図である。
【図６】 この発明の実施例４による薄膜圧電素子の製
造方法を示す断面工程図である。
【図７】 この発明の実施例５による薄膜圧電素子の製
造方法を示す断面工程図である。
【図８】 この発明の実施例６による薄膜圧電素子の構
造を示す図である。
【図９】 この発明の実施例６による薄膜圧電素子の製
造方法を示す断面工程図である。
【図１０】 この発明の実施例７による薄膜圧電素子の
製造方法を示す断面工程図である。
【図１１】 この発明の実施例７による薄膜圧電素子の
製造方法の主要な工程を示す平面図である。
【図１２】 従来の薄膜圧電素子の構造を示す断面図で
ある。
【図１３】 従来の他の薄膜圧電素子の構造を示す図で
ある。
【図１４】 従来の他の薄膜圧電素子の製造方法を示す
断面工程図である。
【符号の説明】
１ 半導体基板、２，１０５ 第１の電極、３ 圧電体
薄膜、４，１０７ 第２の電極、５ 絶縁膜、５ａ，５
ｂ，５ｃ 開口部、６，１０８ 空洞部、７バイアホー
ル、８ エッチングストッパ層、９ 第１の半導体層、
１０ イオン注入領域、１１ 拡散領域、１２ 埋込み
層、１３，２４ レジスト、１４ 埋込み層、１５ 貫
通孔、１６ 拡散マスク、１７ 選択成長マスク、２
０，２３エッチング、２１ イオン注入、２２ 拡散、
２５ 凹部、１０１ シリコン基板、１０２，１０４
シリコン窒化膜、１０３ 多孔質シリコン層、１０３ａ
二酸化シリコン、１０４ａ 開口部、１０６ 圧電体薄
膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 41/22 Ｈ０１Ｌ 41/18 １０１Ｃ Ｈ０３Ｈ 9/17 41/22 Ｚ (72)発明者 佐藤 和彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 工藤 昭吉 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にエッチングストッパ層を
    形成する工程と、 該エッチングストッパ層上に、該エッチングストッパ層
    よりもエッチングレートの高い第１の半導体層を形成す
    る工程と、 該第１の半導体層上の所定の領域に第１の電極を形成す
    る工程と、 該第１の電極上に圧電体薄膜を形成する工程と、 上記圧電体薄膜上に第２の電極を形成する工程と、 上記第１の電極と，圧電体薄膜と，第２の電極とが重な
    る領域の下方の上記第１の半導体層を、上記第１の電極
    に隣接する領域の上記第１の半導体層の表面側から上記
    エッチングストッパ層に対して選択的にエッチングして
    空洞部を形成する工程とを備えたことを特徴とする薄膜
    圧電素子の製造方法。
  2. 【請求項２】 請求項１に記載の薄膜圧電素子の製造方
    法において、 上記第１の半導体層を形成した後、該第１の半導体層上
    に絶縁膜を形成する工程と、 該絶縁膜の上記第１の電極に隣接する領域に開口部を形
    成する工程とを含み、 上記エッチングは該絶縁膜の開口部内に露出した上記第
    １の半導体層の表面から行われるものであることを特徴
    とする薄膜圧電素子の製造方法。
  3. 【請求項３】 半導体基板の表面の一部の領域にイオン
    注入を行い、イオン注入領域を形成する工程と、 該イオン注入領域上の一部の領域上と、該一部の領域に
    隣接する上記半導体基板の領域上とに第１の電極を形成
    する工程と、 該第１の電極上に圧電体薄膜を形成する工程と、 上記圧電体薄膜上に第２の電極を形成する工程と、 上記イオン注入領域を、その上記第１の電極が形成され
    ていない領域の表面から上記基板のイオン注入領域以外
    の領域に対して選択的にエッチングして空洞部を形成す
    る工程とを含むことを特徴とする薄膜圧電素子の製造方
    法。
  4. 【請求項４】 請求項３に記載の薄膜圧電素子の製造方
    法において、 上記イオン注入領域を形成した後、上記半導体基板上に
    絶縁膜を形成する工程と、 該絶縁膜の上記イオン注入領域上の上記第１の電極が形
    成されていない領域に開口部を形成する工程とを含み、 上記エッチングは、上記絶縁膜の開口部内に露出した上
    記イオン注入領域の表面から行われるものであることを
    特徴とする薄膜圧電素子の製造方法。
  5. 【請求項５】 半導体基板の表面の一部の領域に不純物
    の拡散を行い、拡散領域を形成する工程と、 該拡散領域上の一部の領域上と、該一部の領域に隣接す
    る上記半導体基板の領域上とに第１の電極を形成する工
    程と、 該第１の電極上に圧電体薄膜を形成する工程と、 上記圧電体薄膜上に第２の電極を形成する工程と、 上記拡散領域を、その上記第１の電極が形成されていな
    い領域の表面から上記基板の拡散領域以外の領域に対し
    て選択的にエッチングして空洞部を形成する工程とを含
    むことを特徴とする薄膜圧電素子の製造方法。
  6. 【請求項６】 請求項５に記載の薄膜圧電素子の製造方
    法において、 上記拡散領域を形成した後、上記半導体基板上に絶縁膜
    を形成する工程と、 該絶縁膜の上記拡散領域上の上記第１の電極が形成され
    ていない領域に開口部を形成する工程とを含み、 上記エッチングは該絶縁膜の開口部内に露出した上記拡
    散領域の表面から行われるものであることを特徴とする
    薄膜圧電素子の製造方法。
  7. 【請求項７】 半導体基板の表面の一部の領域をエッチ
    ングにより除去して凹部を形成する工程と、 該凹部を埋込むように、上記半導体基板に対してエッチ
    ングレートの高い半導体材料からなる埋込み層を結晶成
    長させる工程と、 該埋込み層上の一部の領域上と、該一部の領域に隣接す
    る上記半導体基板の領域上とに第１の電極を形成する工
    程と、 該第１の電極上に圧電体薄膜を形成する工程と、 上記圧電体薄膜上に第２の電極を形成する工程と、 上記埋込み層を、その上記第１の電極が形成されていな
    い領域の表面から上記基板に対して選択的にエッチング
    して空洞部を形成する工程とを含むことを特徴とする薄
    膜圧電素子の製造方法。
  8. 【請求項８】 請求項７に記載の薄膜圧電素子の製造方
    法において、 上記埋込み層を形成した後、上記半導体基板上に絶縁膜
    を形成する工程と、 該絶縁膜の上記埋込み層上の上記第１の電極が形成され
    ていない領域に開口部を形成する工程とを含み、 上記エッチングは該絶縁膜の開口部内に露出した上記埋
    込み層の表面から行われるものであることを特徴とする
    薄膜圧電素子の製造方法。
  9. 【請求項９】 半導体基板の表面の一部の領域をエッチ
    ングにより除去して凹部を形成する工程と、 該凹部を埋込むように、金属または金属酸化物からなる
    埋込み層を形成する工程と、 該埋込み層上の一部の領域上と、該一部の領域に隣接す
    る上記半導体基板の領域上とに第１の電極を形成する工
    程と、 該第１の電極上に圧電体薄膜を形成する工程と、 上記圧電体薄膜上に第２の電極を形成する工程と、 上記埋込み層を、その上記第１の電極が形成されていな
    い領域の表面から上記基板に対して選択的にエッチング
    して空洞部を形成する工程とを含むことを特徴とする薄
    膜圧電素子の製造方法。
  10. 【請求項１０】 請求項９に記載の薄膜圧電素子の製造
    方法において、 上記埋込み層を形成した後、上記半導体基板上に絶縁膜
    を形成する工程と、 該絶縁膜の上記埋込み層上の上記第１の電極が形成され
    ていない領域に開口部を形成する工程とを含み、 上記エッチングは該絶縁膜の開口部内に露出した上記埋
    込み層の表面から行われるものであることを特徴とする
    薄膜圧電素子の製造方法。
  11. 【請求項１１】 請求項９に記載の薄膜圧電素子の製造
    方法において、 上記埋込み層は両性金属または両性金属の酸化物のうち
    のいずれか一つであり、 上記エッチングは塩基性水溶液からなるエッチャントを
    用いて行われることを特徴とする薄膜圧電素子の製造方
    法。
  12. 【請求項１２】 半導体基板の表面の一部の領域に第１
    の電極を形成する工程と、 該第１の電極上に圧電体薄膜を形成する工程と、 該圧電体薄膜上に第２の電極を形成する工程と、 該第２の電極の表面の所定の領域に、該第２の電極と、
    上記圧電体薄膜と、上記第１の電極とを貫通して上記半
    導体基板の表面に達する深さを備えた複数の貫通孔を形
    成する工程と、 上記貫通孔を通じて上記基板の表面をエッチングして、
    上記第１の電極の下部に空洞部を形成する工程とを備え
    たことを特徴とする薄膜圧電素子の製造方法。
  13. 【請求項１３】 請求項１２に記載の薄膜圧電素子の製
    造方法において、 上記第１の電極を形成する工程の前工程として、上記半
    導体基板上に絶縁膜を形成する工程を含み、 上記貫通孔は、該絶縁膜を貫通して上記半導体基板の表
    面に達するよう形成されていることを特徴とする薄膜圧
    電素子の製造方法。
  14. 【請求項１４】 半導体基板の表面の一部の領域に第１
    の電極を形成する工程と、 該第１の電極上に圧電体薄膜を形成する工程と、 該圧電体薄膜上に第２の電極を形成する工程と、 上記基板の上記第１の電極に隣接する領域の一部を覆う
    ようにレジストを形成する工程と、 上記半導体基板表面の上記第１の電極に隣接する領域の
    上記レジストに対向する領域から、上記第１の電極下部
    の上記基板をエッチングする工程と、 上記レジストを除去して、上記エッチングが該レジスト
    が設けられていた上記第１の電極に隣接する領域に達し
    ていることを検出する工程とを備えたことを特徴とする
    薄膜圧電素子の製造方法。
  15. 【請求項１５】 請求項１４に記載の薄膜圧電素子の製
    造方法において、 上記第１の電極を形成する工程の前に、上記半導体基板
    上に絶縁膜を形成する工程と、 上記レジストを形成する前に、上記絶縁膜の上記第１の
    電極に隣接する領域に互いに対向する第１，第２の開口
    部を形成する工程とを含み、 上記レジストは上記第１の開口部を覆うよう設けられて
    おり、 上記エッチングは、上記基板表面の上記第２の開口部内
    に露出している領域より行われ、 上記検出工程は、上記エッチングが、上記第２の開口部
    内の領域に達していることを検出して行われるものであ
    ることを特徴とする薄膜圧電素子の製造方法。
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