JPH0919165A - コンバータ回路装置 - Google Patents
コンバータ回路装置Info
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- JPH0919165A JPH0919165A JP8149466A JP14946696A JPH0919165A JP H0919165 A JPH0919165 A JP H0919165A JP 8149466 A JP8149466 A JP 8149466A JP 14946696 A JP14946696 A JP 14946696A JP H0919165 A JPH0919165 A JP H0919165A
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- 101100449818 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ECM4 gene Proteins 0.000 claims abstract description 17
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
- H02M1/34—Snubber circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/505—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
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- Ac-Ac Conversion (AREA)
- Thyristor Switches And Gates (AREA)
- Rectifiers (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】できる限り少ないスナッバー素子で動作し、ス
ペースを取らず、費用のかからない、ＧＴＯを含む新規
なコンバータ回路装置を得ること。 【解決手段】第１のゲート・ターンオフ・サイリスタＧ
ＴＯ１と第２のＧＴＯ２を有し、それぞれ、並列に逆接
続されたダイオードＤ１とＤ２を有するブランチを示
す。このブランチは、中間回路のキャパシタＣzkによっ
て表されるＤＣ電源の正および負の端子に接続されてい
る。電圧の立ち上がり制限手段は、一つのブランチ毎
に、単にキャパシタＣ１あるいはＣ２を有するだけであ
る。このＣ１あるいはＣ２は、対応するＧＴＯに並列に
逆接続された、逆接続並列ダイオードＤ１およびＤ２の
一つと並列に接続される。このキャパシタＣ１あるいは
Ｃ２は、ＧＴＯ１あるいはＧＴＯ２の何れか一方に割り
当てられる。
ペースを取らず、費用のかからない、ＧＴＯを含む新規
なコンバータ回路装置を得ること。 【解決手段】第１のゲート・ターンオフ・サイリスタＧ
ＴＯ１と第２のＧＴＯ２を有し、それぞれ、並列に逆接
続されたダイオードＤ１とＤ２を有するブランチを示
す。このブランチは、中間回路のキャパシタＣzkによっ
て表されるＤＣ電源の正および負の端子に接続されてい
る。電圧の立ち上がり制限手段は、一つのブランチ毎
に、単にキャパシタＣ１あるいはＣ２を有するだけであ
る。このＣ１あるいはＣ２は、対応するＧＴＯに並列に
逆接続された、逆接続並列ダイオードＤ１およびＤ２の
一つと並列に接続される。このキャパシタＣ１あるいは
Ｃ２は、ＧＴＯ１あるいはＧＴＯ２の何れか一方に割り
当てられる。
Description
【０００１】
【発明の属する技術分野】本願発明は、パワー・エレク
トロニクス、特に、請求項１のプリアンブルによるコン
バータ回路装置に関する。
トロニクス、特に、請求項１のプリアンブルによるコン
バータ回路装置に関する。
【０００２】
【従来技術】W. McMurray によるIEEE Transactions on
Power Electronics, Vol. PE-2, No. 3, July 1987 の
"Efficient Snubbers for Voltage-Source GTO Inverte
rs"(電源ＧＴＯインバーター用の効率的なスナッバー）
の論文には、コンバータ回路が記載されている。この論
文は、ＤＣ電源に接続され、直列回路の共通ノードを有
する負荷端子を形成する、少なくとも２つの直列接続の
ＧＴＯｓを有するコンバータ回路を記載している。更
に、電流を整流する、所謂逆接続の並列ダイオードがＧ
ＴＯｓに並列に設けられている。スイッチング中の過大
な高電流および電圧の傾斜に対してＧＴＯｓを保護する
ために、スナッバーを設けることが必要である。前記の
論文において説明されている先行技術によると、このス
ナッバーは、インダクタ、キャパシタ、抵抗およびダイ
オードからなる比較的複雑なネットワークを有してい
る。更に、スナッバーの変形が、A. FerraroによるIEEE
1982,pages 466-467に "An Overview of Low-Loss Snu
bber Technology for Transistor Converters"(トラン
ジスタ・コンバータのための低損失スナッバー技術の概
説）の論文に示されている。
Power Electronics, Vol. PE-2, No. 3, July 1987 の
"Efficient Snubbers for Voltage-Source GTO Inverte
rs"(電源ＧＴＯインバーター用の効率的なスナッバー）
の論文には、コンバータ回路が記載されている。この論
文は、ＤＣ電源に接続され、直列回路の共通ノードを有
する負荷端子を形成する、少なくとも２つの直列接続の
ＧＴＯｓを有するコンバータ回路を記載している。更
に、電流を整流する、所謂逆接続の並列ダイオードがＧ
ＴＯｓに並列に設けられている。スイッチング中の過大
な高電流および電圧の傾斜に対してＧＴＯｓを保護する
ために、スナッバーを設けることが必要である。前記の
論文において説明されている先行技術によると、このス
ナッバーは、インダクタ、キャパシタ、抵抗およびダイ
オードからなる比較的複雑なネットワークを有してい
る。更に、スナッバーの変形が、A. FerraroによるIEEE
1982,pages 466-467に "An Overview of Low-Loss Snu
bber Technology for Transistor Converters"(トラン
ジスタ・コンバータのための低損失スナッバー技術の概
説）の論文に示されている。
【０００３】同じ発明者による欧州特許出願 EP-A1-0 4
89 945 および W0-93/09600は、ＧＴＯの所謂“ハード
・ドライビング(hard driving)" および対応するドライ
ブ装置用の回路装置を詳細に示している。これら２つの
欧州特許出願について、用語“ハード・ドライビング"
は、ターンオフ・ゲインIA/IGpeak が３より明らかに小
さく、少なくとも１ KV/μs のアノード電圧の上昇を生
じるような方法で構成されるゲート電流を有するＧＴＯ
の駆動を意味すると理解される。この“ハード・ドライ
ビング”は本発明の文脈内で重要であり、従って、上述
の欧州特許出願の内容はこの点に関して明らかに含まれ
るべきである。
89 945 および W0-93/09600は、ＧＴＯの所謂“ハード
・ドライビング(hard driving)" および対応するドライ
ブ装置用の回路装置を詳細に示している。これら２つの
欧州特許出願について、用語“ハード・ドライビング"
は、ターンオフ・ゲインIA/IGpeak が３より明らかに小
さく、少なくとも１ KV/μs のアノード電圧の上昇を生
じるような方法で構成されるゲート電流を有するＧＴＯ
の駆動を意味すると理解される。この“ハード・ドライ
ビング”は本発明の文脈内で重要であり、従って、上述
の欧州特許出願の内容はこの点に関して明らかに含まれ
るべきである。
【０００４】
【発明の解決しようとする課題】従って、本発明の目的
は、できる限り少ないスナッバー素子で動作し、従っ
て、できる限りスペースを取らず、作るのに費用のかか
らない、ＧＴＯを含む新規なコンバータ回路装置を提供
することである。
は、できる限り少ないスナッバー素子で動作し、従っ
て、できる限りスペースを取らず、作るのに費用のかか
らない、ＧＴＯを含む新規なコンバータ回路装置を提供
することである。
【０００５】
【課題を解決するための手段】この目的は、前述の形式
の回路装置の場合、請求項１に記載の特徴によって達成
される。従って、発明の核心は、ＧＴＯｓがハード・ド
ライブされることであり、電圧上昇の制限手段が逆接続
された並列ダイオードの一つに並列接続される単なるキ
ャパシタを有することである。キャパシタが、何方の逆
接続の並列ダイオードに並列に接続されるか、あるいは
キャパシタがそれぞれの逆接続された並列ダイオードに
与えられるかどうかはここでは重要ではない。本発明に
よる電圧上昇制限手段と一緒に駆動するこの形式は、例
えば、公知のMcMurrayおよびUndelandのスナッバーに対
して、電流上昇制限手段の平易化を可能にする。特に、
多くの抵抗およびダイオードを不要にすることが可能で
あり、残りのキャパシタおよびインダクタの値を極端に
減少することができる。追加の実施の形態は対応する従
属クレームから得られる。
の回路装置の場合、請求項１に記載の特徴によって達成
される。従って、発明の核心は、ＧＴＯｓがハード・ド
ライブされることであり、電圧上昇の制限手段が逆接続
された並列ダイオードの一つに並列接続される単なるキ
ャパシタを有することである。キャパシタが、何方の逆
接続の並列ダイオードに並列に接続されるか、あるいは
キャパシタがそれぞれの逆接続された並列ダイオードに
与えられるかどうかはここでは重要ではない。本発明に
よる電圧上昇制限手段と一緒に駆動するこの形式は、例
えば、公知のMcMurrayおよびUndelandのスナッバーに対
して、電流上昇制限手段の平易化を可能にする。特に、
多くの抵抗およびダイオードを不要にすることが可能で
あり、残りのキャパシタおよびインダクタの値を極端に
減少することができる。追加の実施の形態は対応する従
属クレームから得られる。
【０００６】
【実施の形態】図面を参照すると、全図をとおして、同
じあるいは対応する部分には同じ参照番号を付してい
る。図１は、本発明による第１の実施の形態の回路を示
す。本発明によると、回路装置のＧＴＯｓは、“ハー
ド”ドライブされる。ターンオフ動作中に生じるダイナ
ミックなアバランシェ（なだれ）効果は、新しい負荷限
界として生じる。半導体チップの利用できるシリコン領
域は同質的に利用され得る。ハード・ドライビングによ
って、ターンオン動作は、ＧＴＯの破壊限界が現時点の
５００Ａ／μｓから３０００Ａ／μｓ以上に増加される
方法で加速することができる。図１は、第１のゲート・
ターンオフ・サイリスタＧＴＯ１と第２のＧＴＯ２を有
し、それぞれ、並列に逆接続されたダイオードＤ１とＤ
２を有するブランチを示す。このブランチは、中間回路
のキャパシタＣzkによって表されるＤＣ電源の正および
負の端子に接続されている。ＧＴＯｓは、ＡＣ電源が負
荷端子に形成されるようなドライブ装置（図示せず）に
よって、よく知られた方法で（前述の引用文献を参照さ
れたい）交互に駆動される。勿論、多相ＡＣ電圧装置が
構成される、複数の、同じように構成されたブランチを
備えることは可能である。しかしながら、明瞭化のため
に、１つのブランチのみが各々の図において示される。
じあるいは対応する部分には同じ参照番号を付してい
る。図１は、本発明による第１の実施の形態の回路を示
す。本発明によると、回路装置のＧＴＯｓは、“ハー
ド”ドライブされる。ターンオフ動作中に生じるダイナ
ミックなアバランシェ（なだれ）効果は、新しい負荷限
界として生じる。半導体チップの利用できるシリコン領
域は同質的に利用され得る。ハード・ドライビングによ
って、ターンオン動作は、ＧＴＯの破壊限界が現時点の
５００Ａ／μｓから３０００Ａ／μｓ以上に増加される
方法で加速することができる。図１は、第１のゲート・
ターンオフ・サイリスタＧＴＯ１と第２のＧＴＯ２を有
し、それぞれ、並列に逆接続されたダイオードＤ１とＤ
２を有するブランチを示す。このブランチは、中間回路
のキャパシタＣzkによって表されるＤＣ電源の正および
負の端子に接続されている。ＧＴＯｓは、ＡＣ電源が負
荷端子に形成されるようなドライブ装置（図示せず）に
よって、よく知られた方法で（前述の引用文献を参照さ
れたい）交互に駆動される。勿論、多相ＡＣ電圧装置が
構成される、複数の、同じように構成されたブランチを
備えることは可能である。しかしながら、明瞭化のため
に、１つのブランチのみが各々の図において示される。
【０００７】図１に図示された実施の形態によると、電
圧の上昇制限手段は、一つのブランチ毎に、単にキャパ
シタＣ１あるいはＣ２を有するだけである。このＣ１あ
るいはＣ２は、対応するＧＴＯに並列に逆接続された、
逆接続並列ダイオードＤ１およびＤ２の一つと並列に接
続される。このキャパシタＣ１あるいはＣ２は、第１の
（ＧＴＯ１）あるいは第２の（ＧＴＯ２）サイリスタの
何れか一方に割り当てられる。しかし、各々のサイリス
タ用のキャパシタを、すなわち各々の逆接続並列ダイオ
ードに並列に備えることも可能である。従って、公知の
McMurrayのスナッバーと比較すると、逆接続並列ダイオ
ードとキャパシター間に接続された、所謂スナッバー・
ダイオード、およびフリホイーリング抵抗(freewheelin
g diode)は省略される。結果として、電流上昇制限手段
は、ブランチの２つのＧＴＯｓ間にインダクタＬとそれ
に並列に接続されたダイオードＤ３を単に有するだけで
ある。このブランチの負荷端子は、インダクタＬのコイ
ルの中央タップか、あるいは直列に接続された２つの個
々のコイルの共通ノードの何れかによって形成すること
ができる。本発明の範囲内に、各ブランチ毎に、各サイ
リスタ用の只一つのキャパシタか、あるいは他のキャパ
シタの何れかを備えることが含まれる。只一つのキャパ
シタの場合、その容量はそれぞれのキャパシタの合計に
相当する。
圧の上昇制限手段は、一つのブランチ毎に、単にキャパ
シタＣ１あるいはＣ２を有するだけである。このＣ１あ
るいはＣ２は、対応するＧＴＯに並列に逆接続された、
逆接続並列ダイオードＤ１およびＤ２の一つと並列に接
続される。このキャパシタＣ１あるいはＣ２は、第１の
（ＧＴＯ１）あるいは第２の（ＧＴＯ２）サイリスタの
何れか一方に割り当てられる。しかし、各々のサイリス
タ用のキャパシタを、すなわち各々の逆接続並列ダイオ
ードに並列に備えることも可能である。従って、公知の
McMurrayのスナッバーと比較すると、逆接続並列ダイオ
ードとキャパシター間に接続された、所謂スナッバー・
ダイオード、およびフリホイーリング抵抗(freewheelin
g diode)は省略される。結果として、電流上昇制限手段
は、ブランチの２つのＧＴＯｓ間にインダクタＬとそれ
に並列に接続されたダイオードＤ３を単に有するだけで
ある。このブランチの負荷端子は、インダクタＬのコイ
ルの中央タップか、あるいは直列に接続された２つの個
々のコイルの共通ノードの何れかによって形成すること
ができる。本発明の範囲内に、各ブランチ毎に、各サイ
リスタ用の只一つのキャパシタか、あるいは他のキャパ
シタの何れかを備えることが含まれる。只一つのキャパ
シタの場合、その容量はそれぞれのキャパシタの合計に
相当する。
【０００８】ただ７から８のヒートシンクが、回路毎に
１０のヒートシンクに代えて必要とされるのみであるか
ら、本発明によって、機械的構造も単純化される。残り
おスナッバー素子の値さえも減少される。３kvの中間回
路電圧に対して、３μF のキャパシタに代えて、それぞ
れのキャパシタＣ１およびＣ２に対しては0.5 μF の値
が、あるいはただ一つのキャパシタに対しては１μF の
値が必要とされ、また１０μＨのインダクタに代えて、
２μＨのインダクタが必要とされるだけである。以下の
ディメンションの規定がなされる。本回路が設計された
場合、最大ゲート・ターンオフ電流Ｉmax とキャパシタ
の容量の合計の比は、２ KV/μs に等しいか、それより
大きくなるべきである。インダクタンスの計算に対し
て、以下のルールが適用される。中間回路の電圧とイン
ダクタンスの合計の比は、１ KA/μs に等しいか、それ
以上であるように選択されるべきである。図２は、本発
明による第２の実施の形態の回路を示す。この場合、電
流上昇制限手段のインダクタＬ１およびＬ２は、それぞ
れ逆接続並列ダイオードＤ１とＤ２、および対応するＧ
ＴＯｓの間に配置されている。ダイオードＤ３は、２つ
のＧＴＯｓ間に接続され、負荷端子は２つの逆接続並列
ダイオードＤ１とＤ２の接続点によって形成される。こ
の回路装置において、逆負荷の場合に、ＧＴＯｓのアノ
ード／カソード電圧がほぼ２０から１００Ｖに制限され
るＧＴＯｓを用いることができる。これは、給電回路へ
の消散の結果としてターンオフＧＴＯ素子の両端の過電
圧を制限する。従って、この型の回路に対してアノード
短絡をした従来のＧＴＯｓを使用することが可能であ
る。
１０のヒートシンクに代えて必要とされるのみであるか
ら、本発明によって、機械的構造も単純化される。残り
おスナッバー素子の値さえも減少される。３kvの中間回
路電圧に対して、３μF のキャパシタに代えて、それぞ
れのキャパシタＣ１およびＣ２に対しては0.5 μF の値
が、あるいはただ一つのキャパシタに対しては１μF の
値が必要とされ、また１０μＨのインダクタに代えて、
２μＨのインダクタが必要とされるだけである。以下の
ディメンションの規定がなされる。本回路が設計された
場合、最大ゲート・ターンオフ電流Ｉmax とキャパシタ
の容量の合計の比は、２ KV/μs に等しいか、それより
大きくなるべきである。インダクタンスの計算に対し
て、以下のルールが適用される。中間回路の電圧とイン
ダクタンスの合計の比は、１ KA/μs に等しいか、それ
以上であるように選択されるべきである。図２は、本発
明による第２の実施の形態の回路を示す。この場合、電
流上昇制限手段のインダクタＬ１およびＬ２は、それぞ
れ逆接続並列ダイオードＤ１とＤ２、および対応するＧ
ＴＯｓの間に配置されている。ダイオードＤ３は、２つ
のＧＴＯｓ間に接続され、負荷端子は２つの逆接続並列
ダイオードＤ１とＤ２の接続点によって形成される。こ
の回路装置において、逆負荷の場合に、ＧＴＯｓのアノ
ード／カソード電圧がほぼ２０から１００Ｖに制限され
るＧＴＯｓを用いることができる。これは、給電回路へ
の消散の結果としてターンオフＧＴＯ素子の両端の過電
圧を制限する。従って、この型の回路に対してアノード
短絡をした従来のＧＴＯｓを使用することが可能であ
る。
【０００９】図３は、所謂Undelandスナッバーから導か
れた、本発明による第３の実施の形態を示す。再び、各
々の逆接続並列ダイオードＤ１とＤ２がブランチの半導
体スイッチＧＴＯ１とＧＴＯ２に並列に接続されてい
る。電圧上昇制限手段は、ブランチ毎に、それぞれの逆
接続並列ダイオードに並列に直接接続された少なくとも
１つのキャパシタＣ１あるいはＣ２を有している。ここ
で、ただ一つのキャパシタを備えるか、あるいは各サイ
リスタに対してキャパシタを備えるという選択もある。
図１と図２による実施の形態と対比すると、電流上昇制
限手段はＧＴＯｓ間に配列されず、むしろそれらはＤＣ
電源の正極あるいは負極に接続される。図３による例に
おいて、この手段は正極に面しており、インダクタＬと
それに並列に接続されたダイオードＤ３を有している。
図４は、最小の回路構成で動作する第４の実施の形態を
示す。逆アバランシェの振る舞いをするＧＴＯｓ（例え
ば、アノード短絡あるいは集積アバランシェ領域によ
る）を用いると、ブランチ毎に、半導体スイッチＧＴＯ
１とＧＴＯ２、および割り当てられた逆接続並列ダイオ
ードＤ１とＤ２の双方がＤＣ電源の正極と負極間に直列
に接続されている回路を構成することができる。電流上
昇制限はＧＴＯｓとダイオード間のブランチに位置して
いるインダクタＬによってもたらされる。電圧上昇制限
手段は、逆接続並列ダイオードＤ１とＤ２の一つと並列
に、選択的に接続された少なくとも１つのキャパシタを
有している。ＧＴＯｓの一つに並列な追加のキャパシタ
Ｃ３を有する配列は特に好ましい。ここで、ただ一つの
キャパシタを備えるか、あるいは各サイリスタに対して
キャパシタを備えるという選択もある。
れた、本発明による第３の実施の形態を示す。再び、各
々の逆接続並列ダイオードＤ１とＤ２がブランチの半導
体スイッチＧＴＯ１とＧＴＯ２に並列に接続されてい
る。電圧上昇制限手段は、ブランチ毎に、それぞれの逆
接続並列ダイオードに並列に直接接続された少なくとも
１つのキャパシタＣ１あるいはＣ２を有している。ここ
で、ただ一つのキャパシタを備えるか、あるいは各サイ
リスタに対してキャパシタを備えるという選択もある。
図１と図２による実施の形態と対比すると、電流上昇制
限手段はＧＴＯｓ間に配列されず、むしろそれらはＤＣ
電源の正極あるいは負極に接続される。図３による例に
おいて、この手段は正極に面しており、インダクタＬと
それに並列に接続されたダイオードＤ３を有している。
図４は、最小の回路構成で動作する第４の実施の形態を
示す。逆アバランシェの振る舞いをするＧＴＯｓ（例え
ば、アノード短絡あるいは集積アバランシェ領域によ
る）を用いると、ブランチ毎に、半導体スイッチＧＴＯ
１とＧＴＯ２、および割り当てられた逆接続並列ダイオ
ードＤ１とＤ２の双方がＤＣ電源の正極と負極間に直列
に接続されている回路を構成することができる。電流上
昇制限はＧＴＯｓとダイオード間のブランチに位置して
いるインダクタＬによってもたらされる。電圧上昇制限
手段は、逆接続並列ダイオードＤ１とＤ２の一つと並列
に、選択的に接続された少なくとも１つのキャパシタを
有している。ＧＴＯｓの一つに並列な追加のキャパシタ
Ｃ３を有する配列は特に好ましい。ここで、ただ一つの
キャパシタを備えるか、あるいは各サイリスタに対して
キャパシタを備えるという選択もある。
【００１０】全ての特定された回路形式において、逆接
続並列ダイオードは、半分の性能を有するダイオードの
直列回路で置き換えることができる。３KVの中間回路電
圧は半導体スイッチ毎の4.5 KVの逆接続並列ダイオード
か、あるいは２つの2.5 KVのダイオードを必要とする。
ダイオードＤ３は、高い順方向電圧を有しているのが好
ましい。これはフリーホイーリング時間の減少を達成
し、逆方向回復の影響を減少する。結果として、完全な
回路は逆方向回復によって生じる失敗をしないようにな
る。このようなダイオードは、例えば従来のダイオード
の場合より高い電子ドーズを照射することによって得ら
れる。
続並列ダイオードは、半分の性能を有するダイオードの
直列回路で置き換えることができる。３KVの中間回路電
圧は半導体スイッチ毎の4.5 KVの逆接続並列ダイオード
か、あるいは２つの2.5 KVのダイオードを必要とする。
ダイオードＤ３は、高い順方向電圧を有しているのが好
ましい。これはフリーホイーリング時間の減少を達成
し、逆方向回復の影響を減少する。結果として、完全な
回路は逆方向回復によって生じる失敗をしないようにな
る。このようなダイオードは、例えば従来のダイオード
の場合より高い電子ドーズを照射することによって得ら
れる。
【００１１】全体的に、本発明は、本発明の回路が少な
いスナッバー回路構成で可能となる必須要件を与えるも
のである。同時に、所望されたブランチの数が選択可能
である。同様に、電圧強度を増大する目的のために半導
体スイッチの直列回路を備えることができる。上述の教
示により、本発明のいろいろな変更および変形が可能で
あることは明らかである。従って、本発明は、ここで特
別に述べられた以外にも特許請求の範囲内で実施され得
ることを理解すべきである。
いスナッバー回路構成で可能となる必須要件を与えるも
のである。同時に、所望されたブランチの数が選択可能
である。同様に、電圧強度を増大する目的のために半導
体スイッチの直列回路を備えることができる。上述の教
示により、本発明のいろいろな変更および変形が可能で
あることは明らかである。従って、本発明は、ここで特
別に述べられた以外にも特許請求の範囲内で実施され得
ることを理解すべきである。
【図１】本発明による第１の実施の形態の回路図であ
る。
る。
【図２】本発明による第２の実施の形態の回路図であ
る。
る。
【図３】本発明による第３の実施の形態の回路図であ
る。
る。
【図４】最も少ないスナッバー回路構成で動作する、本
発明による第４の実施の形態の回路図である。
発明による第４の実施の形態の回路図である。
ＧＴＯ１，ＧＴＯ２ 半導体スイッチ、ゲート・ターン
オフ・サイリスタ Ｃ１，Ｃ２，Ｃ３ キャパシタ Ｃzk 中間回路のキャパシタ（バンク） Ｄ１，Ｄ２，Ｄ３ ダイオード Ｌ１，Ｌ２，Ｌ３ インダクタ ＋，− ＤＣ電源の端子
オフ・サイリスタ Ｃ１，Ｃ２，Ｃ３ キャパシタ Ｃzk 中間回路のキャパシタ（バンク） Ｄ１，Ｄ２，Ｄ３ ダイオード Ｌ１，Ｌ２，Ｌ３ インダクタ ＋，− ＤＣ電源の端子
Claims (9)
- 【請求項１】偶数のゲート・ターンオフ・サイリスタ
（ＧＴＯ１，ＧＴＯ２）および前記サイリスタに並列に
逆接続された、逆接続並列ダイオード（Ｄ１，Ｄ２）を
含む少なくとも１つのブランチを有し、前記ブランチは
ＤＣ電源に接続され、前記ブランチの中央の、共通ノー
ドは負荷端子を形成し、且つ更に、過大な電流および電
圧上昇の傾斜に対して前記ゲート・ターンオフ・サイリ
スタを保護する電圧および電流上昇制限手段（Ｌ，Ｄ３
およびＣ１，Ｃ２）を有するコンバータ回路において、 前記ゲート・ターンオフ・サイリスタ（ＧＴＯ１，ＧＴ
Ｏ２）はハード・ドライブされ、且つ前記電圧上昇制限
手段は、ブランチ毎に、前記サイリスタ（ＧＴＯ１また
はＧＴＯ２）の逆接続並列ダイオード（Ｄ１あるいはＤ
２）の一つに並列に設けられた少なくとも一つのキャパ
シタ（Ｃ１あるいはＣ２）を有することを特徴とするコ
ンバータ回路装置。 - 【請求項２】前記電流上昇制限手段（Ｌ，Ｄ３）は、た
だ一つのインダクタ（Ｌ）とただ一つの電流制限ダイオ
ード（Ｄ３）を含む並列回路を有し、前記並列回路は、
一つのブランチあるいは各ブランチのサイリスタ（ＧＴ
Ｏ１，ＧＴＯ２）間に相互接続され、且つ前記インダク
タ（Ｌ）中央タップは負荷端子を形成する請求項１に記
載のコンバータ回路装置。 - 【請求項３】前記インダクタ（Ｌ）は、２つの分離した
直列接続されたコイル（Ｌ１，Ｌ２）を有し、且つ前記
負荷端子は、２つのコイルの中央に配置されている請求
項２に記載のコンバータ回路装置。 - 【請求項４】前記電流上昇制限手段（Ｌ，Ｄ３）は、Ｄ
Ｃ電源の正極あるいは負極および前記ブランチ間に配置
され、且つただ一つのインダクタ（Ｌ）とただ一つの電
流制限ダイオード（Ｄ３）を有する請求項１に記載のコ
ンバータ回路装置。 - 【請求項５】前記電流上昇制限手段は、サイリスタ（Ｇ
ＴＯ１とＧＴＯ２）およびブランチの関連する逆接続並
列ダイオード（Ｄ１，Ｄ２）間にそれぞれ配列された２
つのインダクタ（Ｌ１，Ｌ２）を有し、またブランチの
サイリスタ（ＧＴＯ１，ＧＴＯ２）間に配列されたダイ
オード（Ｄ３）を有し、且つ前記負荷端子は、前記逆接
続並列ダイオード（Ｄ１，Ｄ２）、および前記逆接続並
列ダイオード（Ｄ１，Ｄ２）と前記サイリスタ（ＧＴＯ
１とＧＴＯ２）間に位置するインダクタ（Ｌ１，Ｌ２）
の接続点によって形成される請求項１に記載のコンバー
タ回路装置。 - 【請求項６】前記サイリスタ（ＧＴＯ１とＧＴＯ２）
は、好ましくは２０から１００Ｖのアバランシェ電圧で
逆導通し、且つ前記電流上昇制限手段は前記サイリスタ
（ＧＴＯ１とＧＴＯ２）とブランチの前記逆接続並列ダ
イオード（Ｄ１，Ｄ２）間に配列されている請求項１に
記載のコンバータ回路装置。 - 【請求項７】キャパシタ（Ｃ１，Ｃ２）は、一つのサイ
リスタ（ＧＴＯ１あるいはＧＴＯ２）に対してだけより
多くのに対して設けられており、前記キャパシタ（Ｃ
１，Ｃ２）は、対応する逆接続並列ダイオードに並列に
設けられている請求項１乃至６に記載のコンバータ回路
装置。 - 【請求項８】追加のキャパシタ（Ｃ３）が前記サイリス
タの半分のサイリスタ（ＧＴＯ１あるいはＧＴＯ２）と
並行に設けられている請求項６に記載のコンバータ回路
装置。 - 【請求項９】前記キャパシタ（Ｃ１あるいはＣ２）の容
量、あるいは電圧上昇制限手段のキャパシタ（（Ｃ１お
よびＣ２）の容量の合計は、回路が設計されるための最
大ゲート・ターンオフ電流と前記容量あるいは容量の合
計との比が２KV/μs に等しいか、それより大きいよう
に選択され、且つ前記電流上昇制限手段のインダクタン
スは、中間回路電圧とインダクタンスの比が１ KA/μs
に等しいか、それより大きいように選択される請求項１
乃至８に記載のコンバータ回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19523095A DE19523095A1 (de) | 1995-06-26 | 1995-06-26 | Stromrichterschaltungsanordnung |
| DE19523095:7 | 1995-06-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0919165A true JPH0919165A (ja) | 1997-01-17 |
Family
ID=7765232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8149466A Pending JPH0919165A (ja) | 1995-06-26 | 1996-06-11 | コンバータ回路装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5731967A (ja) |
| EP (1) | EP0751612A3 (ja) |
| JP (1) | JPH0919165A (ja) |
| KR (1) | KR970004259A (ja) |
| CN (1) | CN1065373C (ja) |
| CA (1) | CA2174818A1 (ja) |
| CZ (1) | CZ290776B6 (ja) |
| DE (1) | DE19523095A1 (ja) |
| IN (1) | IN193010B (ja) |
| SK (1) | SK79696A3 (ja) |
| TW (1) | TW307940B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010259278A (ja) * | 2009-04-28 | 2010-11-11 | Fuji Electric Systems Co Ltd | 電力変換回路 |
Families Citing this family (10)
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|---|---|---|---|---|
| JPH10164843A (ja) * | 1996-12-02 | 1998-06-19 | Toshiba Corp | 電力変換装置 |
| KR100433954B1 (ko) * | 1999-08-04 | 2004-06-04 | 주식회사 포스코 | 쓰리 레벨 지티오 인버터/컨버터용 스너버 회로 |
| EP1195886A1 (de) * | 2000-09-29 | 2002-04-10 | ABB Schweiz AG | Rückwärtsleitender Gate Commutated Thyristor sowie dessen Anwendung |
| RU2396665C2 (ru) * | 2006-01-20 | 2010-08-10 | Абб Текнолоджи Лтд. | Преобразователь |
| JP2009004499A (ja) * | 2007-06-20 | 2009-01-08 | Kansai Electric Power Co Inc:The | ｐｎダイオード、電気回路装置、および電力変換装置 |
| WO2010129850A2 (en) * | 2009-05-07 | 2010-11-11 | The Curators Of The University Of Missouri | Circuit and method to suppress the parasitic resonance from a dc/dc converter |
| CN103019143B (zh) * | 2011-09-26 | 2016-04-20 | 西门子瑞士有限公司 | 通知设备电路及通知系统 |
| CN102830740B (zh) * | 2012-08-23 | 2014-04-30 | 矽力杰半导体技术(杭州)有限公司 | 一种高效率的偏置电压产生电路 |
| DE202013104510U1 (de) | 2013-10-04 | 2013-11-14 | Abb Technology Ag | Halbleiterstapel für Umrichter mit Snubber-Kondensatoren |
| EP4119957A1 (de) * | 2021-07-16 | 2023-01-18 | Siemens Energy Global GmbH & Co. KG | Verfahren zum überwachen einer schutzeinrichtung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2931070C2 (de) * | 1979-07-28 | 1984-07-19 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Selbstgeführter Wechselrichter mit ein- und ausschaltbaren Leistungshalbleitern |
| DE3215589A1 (de) * | 1982-04-27 | 1983-10-27 | Rainer Dipl Ing Marquardt | Beschaltung ohne prinzipbedingte verluste fuer elektronische zweigpaare in antiparallelschaltung |
| DE3544232A1 (de) * | 1985-12-12 | 1987-06-19 | Licentia Gmbh | Schaltungsanordnung zur ueberstrombegrenzung in einem wechselrichter mit abschaltbaren leistungshalbleitern z.b. gto-thyristoren |
| DE3743436C1 (de) * | 1987-12-21 | 1989-05-11 | Siemens Ag | Schaltentlasteter,verlustarmer Dreipunktwechselrichter |
| DE3801327A1 (de) * | 1988-01-19 | 1989-07-27 | Asea Brown Boveri | Entlastungsnetzwerk fuer sperrspannungsfreie zweigpaare eines mehrphasigen stromrichters |
| DE3823399A1 (de) * | 1988-01-28 | 1989-08-10 | Asea Brown Boveri | Entlastungsnetzwerk fuer elektronische zweigpaare in antiparallelschaltung |
| DE3822493A1 (de) * | 1988-07-02 | 1990-01-04 | Asea Brown Boveri | Rueckspeisendes entlastungsnetzwerk fuer elektronische zweigpaare in antiparallelschaltung |
| DD278452A1 (de) * | 1988-12-21 | 1990-05-02 | Elektroprojekt Anlagenbau Veb | Beschaltungsnetzwerk fuer halbleiterschalter in mehrphasiger anordnung |
| DE4121177A1 (de) * | 1990-06-23 | 1992-01-16 | Licentia Gmbh | Schaltungsanordnung zur abschaltentlastung eines wechselrichterzweigpaares |
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| DE4136181A1 (de) * | 1991-11-02 | 1993-05-06 | Asea Brown Boveri Ag, Baden, Aargau, Ch | Gto-thyristorschaltung |
| US5448467A (en) * | 1992-04-13 | 1995-09-05 | Ferreira; Jan A. | Electrical power converter circuit |
-
1995
- 1995-06-26 DE DE19523095A patent/DE19523095A1/de not_active Withdrawn
-
1996
- 1996-04-18 IN IN649MA1996 patent/IN193010B/en unknown
- 1996-04-20 TW TW085104736A patent/TW307940B/zh active
- 1996-04-23 CA CA002174818A patent/CA2174818A1/en not_active Abandoned
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- 1996-06-18 SK SK796-96A patent/SK79696A3/sk unknown
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- 1996-06-26 US US08/670,646 patent/US5731967A/en not_active Expired - Fee Related
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