JPH088696B2

JPH088696B2 - Ｓｃｈ検出装置

Info

Publication number: JPH088696B2
Application number: JP2032053A
Authority: JP
Inventors: 健森本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-02-13
Filing date: 1990-02-13
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPH03235598A

Description

【発明の詳細な説明】産業上の利用分野本発明は、複合映像信号を扱う機器で、H.SYNCとサブ
キャリア信号との位相関係（SCH）を求め、SCH情報を使
用する機器に適している。

従来の技術現在、放送用VTRでは、カラーフミングの管理を目的
として入力の映像信号のSCHを計測することが行われて
いる。このSCH測定方法は、アナログ回路で行われ、例
えば、チャージポンプ回路を用いて入力映像信号と入力
映像信号のバースト信号に位相同期した色副搬送波の位
相関係をアナログ電圧としてSCH情報を得るようにして
いる。更に、このSCH情報を表示管に表示したり、有益
な情報として記憶したり、加工したりする都合上、A/D
変換器を用いてディジタルのSCH情報とすることが行わ
れている。

発明が解決しようとする課題ところで、機器に対する要望として、機器の小型化，
無調整化，高信頼性があり、このためには、上記のSCH
検出回路をディジタル化する必要がある。また、ディジ
タル化に適した回路構成を実現し、ディジタル集積回路
にも適した回路構成とする必要がある。

特に、CMOSプロセスのディジタル集積回路のゲートア
レイ，スタンダードセルでは、電源電圧，環境温度，電
気的負荷によりゲート遅延特性が大きく左右される。

課題を解決するための手段本発明は、複合映像信号より水平同期信号を抽出する
同期分離手段と、複合映像信号中の色副搬送波に位相同
期した同期クロックを作成するクロック再生手段と、基
準時間Ｔの幅を有するパルス信号を発生するパルス発生
手段と、２つの入力信号の一方を選択的に出力する第1,
第２の選択手段と、最小単位遅延時間を有するディレイ
ユニットをＮ段従属接続して第１の選択手段の出力を遅
延する遅延手段と、各々のディレイユニットの出力をそ
れぞれクロック入力とし、第２の選択手段の出力をそれ
ぞれデータ入力とする複数ラッチ手段と、複数のラッチ
手段の出力をエンコードするエンコード手段と、第1,第
２の選択手段が共にパルス発生手段の出力を選択したと
きのエンコード手段の出力を記憶する第１の記憶手段
と、第1,第２の選択手段がそれぞれ、同期分離手段の出
力とクロック再生手段の出力を選択したときのエンコー
ド手段の出力を記憶する第２の記憶手段と、第２の記憶
手段の出力を第１の記憶手段の出力で割り算してSCH情
報を求める割り算手段とを備えたSCH検出装置であり、また、本発明は、複合映像信号より水平同期信号を抽
出する同期分離手段と、複合映像信号中の色副搬送波に
位相同期した同期クロックを作成するクロック再生手段
と、遅延段数計測手段と位相差抽出手段と割り算手段を
具備し、遅延段数計測手段は、基準時間Ｔの幅を有するパルス
信号を発生するパルス発生手段と、最小単位遅延時間を
有する第１のディレイユニットをＮ段従属接続してパル
ス信号を遅延する第１の遅延手段と、第１の各々のディ
レイユニットの出力をそれぞれクロック入力とし、パル
ス信号をそれぞれデータ入力とする第１の複数ラッチ手
段と、第１の複数のラッチ手段の出力をエンコードする
第１のエンコード手段で構成し、第１の遅延手段が基準
時間Ｔの遅延時間を得るに必要とする第１のディレイユ
ニットの段数を計測するものであり、位相差抽出手段は、最小単位遅延時間を有する第２の
ディレイユニットをＮ段従属接続して同期分離手段の出
力を遅延する第２の遅延手段と、第２の各々のディレイ
ユニットの出力をそれぞれクロック入力とし、クロック
再生手段の出力をそれぞれデータ入力とする第２の複数
ラッチ手段と、第２の複数のラッチ手段の出力をエンコ
ードする第２のエンコード手段で構成し、水平同期信号
と同期クロックの位相関係を計測するものであり、割り算手段は、位相抽出手段の出力を遅延段数計測手段
の出力で割り算してSCH情報を求めることを特徴としたS
CH検出装置である。

作用本発明は、最小単位遅延時間を有するディレイユニッ
トをＮ段従属接続して構成された遅延手段と、各々のデ
ィレイユニット毎に対応付けられた複数ラッチ手段と、
複数ラッチ手段の出力をエンコードするエンコード手段
とを用いて、一例として、入力映像信号中の水平同期信
号を遅延手段のディレイユニットの初段に入力し、入力
映像信号中のバースト信号に同期した色副搬送波を全て
のラッチ手段にデータとして入力し、各々のディレイユ
ニットの逐次遅れた水平同期信号をそれぞれに対応付け
られたラッチ手段にラッチクロックとして入力し、エン
コード手段で、ディレイユニット初段から後段の方向に
ラッチ手段の出力を検査し、ひとつ前のラッチ手段の出
力と初めて差が現れた場所での前記ディレイユニットの
段数値を計測することにより、入力映像信号中の水平同
期信号と色副搬送波の位相関係情報を求め、さらに、遅
延手段の遅延バラツキを補正するため、最小単位遅延時
間を有するディレイユニットをＮ段従属接続して構成さ
れた遅延手段と、各々のディレイユニット毎に対応付け
られた複数ラッチ手段と、複数ラッチ手段の出力をエン
コードするエンコード手段とを用いて、一例として、基
準時間Ｔの幅を有するパルス信号を遅延手段のディレイ
ユニットの初段に入力すると共に、全てのラッチ手段に
データとして入力し、各々のディレイユニットの逐次遅
れたパルス信号をそれぞれに対応付けられたラッチ手段
にラッチクロックとして入力し、エンコード手段で、デ
ィレイユニット初段から後段の方向にラッチ手段の出力
を検査し、ひとつ前のラッチ手段の出力と初めて差が現
れた場所での前記ディレイユニットの段数値を計測する
ことにより、基準時間Ｔの遅延を得るためのディレイユ
ニットの段数（遅延手段の遅延時間の逆数）を求め、割
り算手段により、上記位相関係情報を基準時間Ｔの遅延
を得るためのディレイユニットの段数で割ることによ
り、遅延手段の遅延バラツキを自動的に補正し、常に、
安定なSCH情報を得るディジタル回路構成のSCH検出回路
を実現する。

実施例第１図を用いて本発明の第１の実施例について説明す
る。１は遅延線の遅延時間を測定するために用いるパル
ス発生器で、例えば、水晶発振器からのクロックをもと
に基準時間幅Ｔのパルスを発生する。２は複合映像信号
入力端子、31,32はスイッチ、41,42,43,…,4nはノンイ
バーターゲート（ディレイユニット）、５はディレイユ
ニットで構成された遅延線（遅延手段）、71,72,…,7n
はラッチ回路、８はエンコーダ回路、131,132はレジス
タ、14は割り算器、15はSCH情報出力端子、６はパルス
発生器１と遅延線５とラッチ回路群７とエンコーダ８と
で構成された遅延時間測定器、16は遅延線５とラッチ回
路群７とエンコーダ８とで構成された位相差抽出回路、
17は複合映像信号のバースト信号に位相同期した２倍の
色副搬送波を作成する同期クロック再生器、18は複合映
像信号から水平同期信号を抽出する水平同期検出器であ
る。

エンコーダ回路８はディレイユニット41〜4nの初段か
ら後段の方向にラッチ回路71〜7nの出力を検査し、ひと
つ前のラッチ回路の出力と初めて差が現れた場所でのデ
ィレイユニット41〜4nの段数を測定する回路である。

ここで、遅延時間測定器６の動作を第１図，第２図，
第４図を用いて説明する。スイッチ31,32は、遅延時間
測定時にはａ側に接続し、パルス発生器１からの遅延時
間測定用の基準時間幅Ｔのパルス信号S0を初段のディレ
イユニット41と全てのラッチ回路群７のDATA入力に供給
する。第２図の（Ａ）に示すように、ディレイユニット
４の段数が深くなればなるだけ、ディレイユニット４の
出力のパルス信号S1,S2,S3,S4,…,Snが時間遅延したパ
ルスとなる。

第２図においては、Ｔを４倍のサブキャリア信号（4F
sc）の１クロック周期幅とし、ディレイユニットの１段
当りの遅延量をT/4としている。

各ラッチ回路71〜7nにてディレイユニット41〜4nによ
り得られた時間遅延したパルス信号の立ち上がりで、も
とのパルス信号S0をラッチすると、第２図では、パルス
S1,S2,S3,S4でラッチするとき、ラッチ結果としてＨレ
ベルが得られ、パルスS5,S6,…,Snでラッチするとき、
ラッチ結果はＬレベルとなる。即ち、第１図のラッチ回
路71,72,73,74の結果がＨレベルであり、これにより後
段のラッチ回路75,…,7nの結果はＬレベルとなる。

更に、ラッチ回路群７で得られた結果はエンコーダ回
路８に供給されるが、このエンコーダ回路８は例えば、
第４図に示す汎用TTL−ICにあるパリティエンコーダ（S
N74LS148）を単独か従属接続で構成される。同図におい
て、D1,D2,…,D8は第１図でのエンコーダ回路８の端子D
1,D2,…,D8に対応しており、初段のラッチ回路71の出力
から順に第４図のD1,D2…，に対応付られている。ま
た、第４図のA0（LSB）,A1,A2は第１図のエンコーダ回
路８の出力Ａ（基準時間遅延段数）に対応しており、複
数ビットのデータとして、レジスタ131にストアされ
る。第４図の入力端子D1,D2,D3,D4,…に第２図のラッチ
結果が入力されると、第４図に併記するFUNCTION TABL
Eに基づき、Ａ＝４（A2＝“H",A1＝“L",A0＝“L"）な
る結果がレジスタ131にストアされる。

この結果Ａは、基準時間幅Ｔの遅延を構成するのに、
ディレイユニットを４段従属接続する必要があることを
意味している。

次に、位相差抽出器16の動作を第１図，第２図，第４
図を用いて説明する。スイッチ31,32は、位相差抽出時
には、ｂ側に接続し、水平同期検出器18からの水平同期
信号S0′を初段のディレイユニット41に入力し、同期ク
ロック再生器17からの２倍の色副搬送波（2Fsc）信号を
全てのラッチ回路71〜7nのDATA入力に供給する。第２図
の（Ｂ）に示すように、ディレイユニット41〜4nの段数
が深くなればなるだけ、ディレイユニット４の出力のパ
ルス信号S1,S2,S3,S4,…,Snが時間遅延したパルスとな
る。

ここで、入力される水平同期信号が第２図の（Ｂ）に
示す実線矢印のタイミングのときは、各ラッチ回路71〜
7nにてディレイユニット41〜4nにより得られた時間遅延
したパルス信号の立ち上がりで、2Fsc信号をラッチする
と、パルスS1,S2,S3,S4でラッチするとき、ラッチ結果
としてＨレベルが得られ、パルスS5,S6,…,Snでラッチ
するとき、ラッチ結果はＬレベルとなる。即ち、第１図
のラッチ回路71,72,73,74の結果がＨレベルであり、こ
れより後段のラッチ回路75,…,7nの結果はＬレベルとな
る。

更に、ラッチ回路７群で得られた結果はエンコーダ回
路８に供給され、前記説明と同一の動作により、第４図
に併記するFUNCTION TABLEに基づき、Ａ＝４（A2＝
“H",A1＝“L",A0＝“L"）なる結果が出力され、レジス
タ132にストアされる。

この結果Ａは、水平同期信号S0′と2Fscとの位相差の
大きさ（第２図の（Ｂ）に示す位相差Ｘ）を表してい
る。

この後、割り算器14にて、レジスタ132の内容（位相
差情報）をレジスタ131の内容（基準時間遅延段数）で
割り算され、ここでは割り算結果１＝4/4を得て、SCHの
大きさとして１が出力される。

次に、入力される水平同期信号が第２図の（Ｂ）に示
す破線矢印のタイミングのときは、各ラッチ回路71〜7n
にてディレイユニット41〜4nにより得られた時間遅延し
たパルス信号の立ち上がりで、2Fsc信号をラッチする
と、パルスS1,S2でラッチするとき、ラッチ結果として
Ｈレベルが得られ、パルスS3,S4,…,Snでラッチすると
き、ラッチ結果はＬレベルとなる。即ち、第１図のラッ
チ回路71,72の結果がＨレベルであり、これより後段の
ラッチ回路73,…,7nの結果はＬレベルとなる。

更に、ラッチ回路群７で得られた結果はエンコーダ回
路８に供給され、前記説明と同一の動作により、第４図
に併記するFUNCTION TABLEに基づき、Ａ＝２（Ａ＝２
（A2＝“L",A1＝“H",A0＝“L"）なる結果が出力され、
レジスタ132にストアされる。

この結果Ａは、水平同期信号S0と2Fscとの位相差の大
きさ（第２図の（Ｂ）に示す位相差Ｙ）を表している。

この後、割り算器14にて、レジスタ132の内容（位相
差情報）をレジスタ131の内容（基準時間遅延段数）で
割り算され、ここでは割り算結果0.5＝2/4を得て、SCH
の大きさとして0.5が出力される。

このようにして、水平同期信号S0′と2Fscとの位相差
の大きさに応じたSCH情報が得られる。さてここで、デ
ィレイユニットの１段当りの遅延量がT/2になったとき
の動作を説明する。

遅延時間測定器６の動作を第３図の（Ａ）を用いて説
明する。

各ラッチ回路71〜7nにてディレイユニット41〜4nによ
り得られた時間遅延したパルス信号の立ち上がりで、も
とのパルス信号S0をラッチすると、第３図では、パルス
S1,S2でラッチするとき、ラッチ結果としてＨレベルが
得られ、パルスS3,S4,…,Snでラッチするとき、ラッチ
結果はＬレベルとなる。即ち、第１図のラッチ回路71,7
2の結果がＨレベルであり、これより後段のラッチ回路7
3,…,7nの結果はＬレベルとなる。

更に、ラッチ回路群７で得られた結果はエンコーダ回
路８に供給され、前記説明と同一の動作により、第４図
に併記するFUNCTION TABLEに基づき、Ａ＝２（A2＝
“L",A1＝“H",A0＝“L"）なる結果がレジスタ131にス
トアされる。

この結果Ａは、基準時間幅Ｔの遅延を構成するのに、
ディレイユニットを２段従属接続する必要があることを
意味している。

次に、位相差抽出器16の動作を第４図の（Ｂ）を用い
て説明する。ここで、入力される水平同期信号が第３図
の（Ｂ）に示す実線矢印のタイミングのときは、各ラッ
チ回路71〜7nにてディレイユニット41〜4nにより得られ
た時間遅延したパルス信号の立ち上がりで、2Fsc信号を
ラッチすると、パルスS1,S2でラッチするとき、ラッチ
結果としてＨレベルが得られ、パルスS3,S4でラッチす
るとき、ラッチ結果はＬレベルとなる。即ち、第１図の
ラッチ回路71,72の結果がＨレベルであり、ラッチ回路7
3,74の結果はＬレベルとなる。

更に、ラッチ回路群７で得られた結果はエンコーダ回
路８に供給され、前記説明と同一の動作により、第４図
に併記するFUNCTION TABLEに基づき、Ａ＝２（A2＝
“L",A1＝“H",A0＝“L"）なる結果が出力され、レジス
タ132にストアされる。

この結果Ａは、水平同期信号S0′と2Fscとの位相差の
大きさ（第３図の（Ｂ）に示す位相差Ｘ）を表してい
る。

この後、割り算器14にて、レジスタ132の内容（位相
差情報）をレジスタ131の内容（基準時間遅延段数）で
割り算され、ここでは割り算結果１＝2/2を得て、SCHの
大きさとして１が出力される。

次に、入力される水平同期信号が第３図の（Ｂ）に示
す破線矢印のタイミングのときは、各ラッチ回路71〜7n
にてディレイユニット４により得られた時間遅延したパ
ルス信号の立ち上がりで、2Fsc信号をラッチすると、パ
ルスS1でラッチするとき、ラッチ結果としてＨレベルが
得られ、パルスS2,S3でラッチするとき、ラッチ結果は
Ｌレベルとなる。即ち、第１図のラッチ回路71の結果が
Ｈレベルであり、これより後段のラッチ回路72,73の結
果はＬレベルとなる。

更に、ラッチ回路群７で得られた結果はエンコーダ回
路８に供給され、前記説明と同一の動作により、第４図
に併記するFUNCTION TABLEに基づき、Ａ＝１（A2＝
“L",A1＝“L",A0＝“H"）なる結果が出力され、レジス
タ132にストアされる。

この後、割り算器14にて、レジスタ132の内容（位相
差情報）をレジスタ131の内容（基準時間遅延段数）で
割り算され、ここでは割り算結果0.5＝1/2を得て、SCH
の大きさとして0.5が出力される。

このようにして、ディレイユニットの１段当りの遅延
量が変化しても、第２図で得られると同様の値で、水平
同期信号S0′と2Fscとの位相差の大きさに応じたSCH情
報が得られる。

次に、本発明の第２の実施例について、第５図，第６
図を用いて説明する。第１の実施例（第１図）と同一機
能を有するものには、同一符号もしくはアポストロフィ
イ（′）付きの同一符号を付けた。

第２の実施例は、遅延時間測定器６と位相差抽出回路
16を別のハードウェアで構成した。また、遅延時間測定
器６と位相差抽出回路16で用いられるラッチ回路群７及
び７′のデータとラッチクロックの信号が、第１図とは
逆の関係になるように構成している。即ち、ラッチ回路
71〜7nおよび71′〜7n′のデータ入力として各ディレィ
ユニット41から4n及び41′〜4n′の出力を、ラッチ回路
71から7n及び71′〜7n′のラッチクロック入力としてパ
ルス発生器１及び同期クロック再生器17からの2Fsc信号
を入力している。また、ラッチ回路群７′の反転出力を
エンコーダ回路８′に供給している。

さて、遅延時間測定器６の動作を第６図（Ａ）を用い
て説明する。

各ラッチ回路71〜7nにてディレイユニット41〜4nによ
り得られた時間遅延したパルス信号を、もとのパルス信
号S0のたち下がりでラッチすると、第６図では、パルス
S1,S2,S3をラッチするとき、ラッチ結果としてＨレベル
が得られ、パルスS4,…,SNをラッチするとき、ラッチ結
果はＬレベルとなる。即ち、第５図のラッチ回路71,72,
73の結果がＨレベルであり、これより後段のラッチ回路
74,…7nの結果はＬレベルとなる。

更に、ラッチ回路群７で得られた結果はエンコーダ回
路８に供給され、前記説明と同一の動作により、第４図
に併記するFUNCTION TABLEに基づき、Ａ＝３（A2＝
“L",A1＝“H",A0＝“H"）なる結果を得て割り算器14に
供給される。

この結果Ａは、基準時間幅Ｔの遅延を構成するのに、
ディレイユニットを３段従属接続する必要があることを
意味している。

次に、位相差抽出器16の動作を第６図の（Ｂ）を用い
て説明する。ここで、入力される水平同期信号（H.SYN
C）が第６図に示す実線矢印のタイミングのときは、各
ラッチ回路71′〜7n′にてディレイユニット41′〜4n′
により得られた各種時間遅延した2Fsc信号を水平同期信
号（H.SYNC）の立ち上がりでラッチすると、パルスS1,S
2,S3をラッチするとき、ラッチ結果の反転としてＨレベ
ルが得られ、パルスS4,S5をラッチするとき、ラッチ結
果の反転はＬレベルとなる。即ち、第１図のラッチ回路
71′,72′,73′の結果がＨレベルであり、ラッチ回路7
4′,75′の結果はＬレベルとなる。

更に、ラッチ回路群７′で得られた結果はエンコーダ
回路８′に供給され、前記説明と同一の動作により、第
４図に併記するFUNCTION TABLEに基づき、Ａ＝３（A2
＝“L",A1＝“H",A0＝“H"）なる結果が割り算器14に出
力される。

この結果Ａは、水平同期信号S0′と2Fscとの位相差の
大きさ（第６図の（Ｂ）に示す位相差Ｘ）を表してい
る。

この後、割り算器14にて、エンコーダ８′の出力（位
相差情報）をエンコーダ８の出力（基準時間遅延段数）
で割り算され、ここでは割り算結果１＝3/3を得て、SCH
の大きさとして１が出力される。これは、第３図におい
て、水平同期信号S0′が実線矢印のタイミングであると
きの結果と同じである。

次に、入力される水平同期信号（H.SYNC）が第６図の
（Ｂ）に示す破線矢印のタイミングのときは、各ラッチ
回路71′〜7n′にてディレイユニット41′〜4n′により
得られた時間遅延した2Fsc信号を水平同期信号（H.SYN
C）の立ち上がりでラッチすると、パルスS1をラッチす
るとき、ラッチ結果の反転としてＨレベルが得られ、パ
ルスS4,…,S5をラッチするとき、ラッチ結果の反転はＬ
レベルとなる。即ち、第１図のラッチ回路71′の結果が
Ｈレベルであり、ラッチ回路74′，…,75′の結果はＬ
レベルとなる。

更に、ラッチ回路群７′で得られた結果はエンコーダ
回路８′に供給され、前記説明と同一の動作により、第
４図に併記するFUNCTION TABLEに基づき、Ａ＝１（A2
＝“L",A1＝“L",A0＝“H"）なる結果が割り算器14に出
力される。

この結果Ａは、水平同期信号S0′と2Fscとの位相差の
大きさ（第６図の（Ｂ）に示す位相差Ｙ）を表してい
る。

この後、割り算器14にて、エンコーダ８′の出力（位
相差情報）をエンコーダ８の出力（基準時間遅延段数）
で割り算され、ここでは割り算結果0.3＝1/3を得て、SC
Hの大きさとして0.3が出力される。これは、第３図にお
いて、水平同期信号S0′が実線矢印のタイミングである
ときの結果0.5と若干異なるが、実際のデバイスのよう
にディレユニットの遅延量が少ないときには、差が無視
できるぐらいに近付くことが予想され、十分精度の高い
SCH検出ができる。

更に、本発明の第３の実施例として次のような構成も
考えられる（図面省略）。

本発明に使用する遅延線５及び５′を構成するディレ
イユニット41〜4n及び41′〜4n′の遅延量が電源電圧や
環境温度等の変化においても常に安定であるならば、第
５図における遅延時間測定器６の必要性はなく、省略す
ることができる。これに伴って割り算器14が不要にな
り、エンコーダ８′の出力がそのままSCH情報出力端子
に15に出力される構成になる。割り算器14及び遅延時間
測定器６の必要性は、ディレイユニットの遅延時間バラ
ツキを補正するためのものだからである。

発明の効果本発明により、従来アナログ回路であったSCH検出回
路をディジタル化に適した回路構成を実現したと同時
に、ディジタル集積回路で構成するにも適した回路構成
にすることができ、SCH回路の小型化，無調整化，高信
頼性が実現できた。

また、本発明では最小単位遅延時間を持ったディレイ
ユニットの従属接続にて構成された遅延線を用いてSCH
検出回路を構成したが、自ら遅延線の遅延時間を測定す
る回路を設け、時々刻々、ディレイユニットの遅延時間
を測定し、測定した遅延時間を基に、SCH検出値を補正
することにより、電源・環境温度変動等により、ディレ
イユニットの遅延時間が変化しても、常に安定なSCH検
出が可能な構成を実現した。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるSCH検出装置の
ブロック図、第２図，第３図はSCH検出装置のタイミン
グチャート、第４図は本発明の実施例で用いるエンコー
ダ回路の詳細図、第５図は本発明の第２の実施例におけ
るSCH検出装置のブロック図、第６図はSCH検出装置のタ
イミングチャートである。１……パルス発生器（パルス発生手段）、２……複合映
像信号入力端子、５……遅延線（遅延手段）、６……遅
延時間測定器（遅延段数計測手段）、７……ラッチ回路
群（ラッチ手段）、８……エンコーダ回路（エンコード
手段）、14……割り算器（割り算手段）、16……位相差
抽出器（位相差抽出手段）、17……同期クロック再生器
（クロック再生手段）、18……水平同期検出器（同期分
離手段）、31……スイッチ（第２の選択手段）、32……
スイッチ（第１の選択手段）、41〜4n,41′〜4n′……
ディレイユニット、131……レジスタ（第１の記憶手
段）、132……レジスタ（第２の記憶手段）。

Claims

【特許請求の範囲】

【請求項１】複合映像信号より水平同期信号を抽出する
同期分離手段と、前記複合映像信号中の色副搬送波に位相同期した同期ク
ロックを作成するクロック再生手段と、基準時間Ｔの幅を有するパルス信号を発生するパルス発
生手段と、２つの入力信号の一方を選択的に出力する第1,第２の選
択手段と、最小単位遅延時間を有するディレイユニットをＮ段従属
接続して前記第１の選択手段の出力を遅延する遅延手段
と、前記各々のディレイユニットの出力をそれぞれクロック
入力とし、前記第２の選択手段の出力をそれぞれデータ
入力とする複数ラッチ手段と、前記複数のラッチ手段の出力をエンコードするエンコー
ド手段と、前記第1,第２の選択手段が共に前記パルス発生手段の出
力を選択したときの前記エンコード手段の出力を記憶す
る第１の記憶手段と、前記第1,第２の選択手段がそれぞれ、前記同期分離手段
の出力と前記クロック再生手段の出力を選択したときの
前記エンコード手段の出力を記憶する第２の記憶手段
と、前記第２の記憶手段の出力を前記第１の記憶手段の出力
で割り算してSCH情報を求める割り算手段とを備えたSCH
検出装置。
【請求項２】複合映像信号より水平同期信号を抽出する
同期分離手段と、前記複合映像信号中の色副搬送波に位相同期した同期ク
ロックを作成するクロック再生手段と、基準時間Ｔの幅を有するパルス信号を発生するパルス発
生手段と、２つの入力信号の一方を選択的に出力する第1,第２の選
択手段と、最小単位遅延時間を有するディレイユニットをＮ段従属
接続して前記第１の選択手段の出力を遅延する遅延手段
と、前記各々のディレイユニットの出力をそれぞれデータ入
力とし、前記第２の選択手段の出力をそれぞれクロック
入力とする複数ラッチ手段と、前記複数のラッチ手段の出力をエンコードするエンコー
ド手段と、前記第1,第２の選択手段が共に前記パルス発生手段の出
力を選択したときの前記エンコード手段の出力を記憶す
る第１の記憶手段と、前記第1,第２の選択手段がそれぞれ、前記クロック再生
手段の出力と前記同期分離手段の出力を選択したときの
前記エンコード手段の出力を記憶する第２の記憶手段
と、前記第２の記憶手段の出力を前記第１の記憶手段の出力
で割り算してSCH情報を求める割り算手段とを備えたSCH
検出装置。
【請求項３】複合映像信号より水平同期信号を抽出する
同期分離手段と、前記複合映像信号中の色副搬送波に位相同期した同期ク
ロックを作成するクロック再生手段と、遅延段数計測手段と位相差抽出手段と割り算手段を具備
し、前記遅延段数計測手段は、基準時間Ｔの幅を有するパルス信号を発生するパルス発
生手段と、最小単位遅延時間を有する第１のディレイユニットをＮ
段従属接続して前記パルス信号を遅延する第１の遅延手
段と、前記第１の各々のディレイユニットの出力をそれぞれク
ロック入力とし、前記パルス信号をそれぞれデータ入力
とする第１の複数ラッチ手段と、前記第１の複数のラッチ手段の出力をエンコードする第
１のエンコード手段で構成し、前記第１の遅延手段が前記基準時間Ｔの遅延時間を得る
に必要とする第１のディレイユニットの段数を計測する
ものであり、前記位相差抽出手段は、最小単位遅延時間を有する第２のディレイユニットをＮ
段従属接続して前記同期分離手段の出力を遅延する第２
の遅延手段と、前記第２の各々のディレイユニットの出力をそれぞれク
ロック入力とし、前記クロック再生手段の出力をそれぞ
れデータ入力とする第２の複数ラッチ手段と、前記第２の複数のラッチ手段の出力をエンコードする第
２のエンコード手段で構成し、前記水平同期信号と前記同期クロックの位相関係を計測
するものであり、前記割り算手段は、前記位相抽出手段の出力を前記遅延
段数計測手段の出力で割り算してSCH情報を求めること
を特徴としたSCH検出装置。
【請求項４】複合映像信号より水平同期信号を抽出する
同期分離手段と、前記複合映像信号中の色副搬送波に位相同期した同期ク
ロックを作成するクロック再生手段と、遅延段数計測手段と位相差抽出手段と割り算手段を具備
し、前記遅延段数計測手段は、基準時間Ｔの幅を有するパルス信号を発生するパルス発
生手段と、最小単位遅延時間を有する第１のディレイユニットをＮ
段従属接続して前記パルス信号を遅延する第１の遅延手
段と、前記第１の各々のディレイユニットの出力をそれぞれク
ロック入力とし、前記パルス信号をそれぞれデータ入力
とする第１の複数ラッチ手段と、前記第１の複数のラッチ手段の出力をエンコードする第
１のエンコード手段で構成し、前記第１の遅延手段が前記基準時間Ｔの遅延時間を得る
に必要とする第１のディレイユニットの段数を計測する
ものであり、前記位相差抽出手段は、最小単位遅延時間を有する第２のディレイユニットをＮ
段従属接続して前記同期分離手段の出力を遅延する第２
の遅延手段と、前記第２の各々のディレイユニットの出力をそれぞれデ
ータ入力とし、前記クロック再生手段の出力をそれぞれ
クロック入力とする第２の複数ラッチ手段と、前記第２の複数のラッチ手段の出力をエンコードする第
２のエンコード手段で構成し、前記水平同期信号と前記同期クロックの位相関係を計測
するものであり、前記割り算手段は、前記位相抽出手段の出力を前記遅延
段数計測手段の出力で割り算してSCH情報を求めること
を特徴としたSCH検出装置。
【請求項５】複合映像信号より水平同期信号を抽出する
同期分離手段と、前記複合映像信号中の色副搬送波に位相同期した同期ク
ロックを作成するクロック再生手段と、遅延段数計測手段と位相差抽出手段と割り算手段を具備
し、前記遅延段数計測手段は、基準時間Ｔの幅を有するパルス信号を発生するパルス発
生手段と、最小単位遅延時間を有する第１のディレイユニットをＮ
段従属接続して前記パルス信号を遅延する第１の遅延手
段と、前記第１の各々のディレイユニットの出力をそれぞれデ
ータ入力とし、前記パルス信号をそれぞれクロック入力
とする第１の複数ラッチ手段と、前記第１の複数のラッチ手段の出力をエンコードする第
１のエンコード手段で構成し、前記第１の遅延手段が前記基準時間Ｔの遅延時間を得る
に必要とする第１のディレイユニットの段数を計測する
ものであり、前記位相差抽出手段は、最小単位遅延時間を有する第２のディレイユニットをＮ
段従属接続して前記同期分離手段の出力を遅延する第２
の遅延手段と、前記第２の各々のディレイユニットの出力をそれぞれク
ロック入力とし、前記クロック再生手段の出力をそれぞ
れデータ入力とする第２の複数ラッチ手段と、前記第２の複数のラッチ手段の出力をエンコードする第
２のエンコード手段で構成し、前記水平同期信号と前記同期クロックの位相関係を計測
するものであり、前記割り算手段は、前記位相抽出手段の出力を前記遅延
段数計測手段の出力で割り算してSCH情報を求めること
を特徴としたSCH検出装置。
【請求項６】複合映像信号より水平同期信号を抽出する
同期分離手段と、前記複合映像信号中の色副搬送波に位相同期した同期ク
ロックを作成するクロック再生手段と、遅延段数計測手段と位相差抽出手段と割り算手段を具備
し、前記遅延段数計測手段は、基準時間Ｔの幅を有するパルス信号を発生するパルス発
生手段と、最小単位遅延時間を有する第１のディレイユニットをＮ
段従属接続して前記パルス信号を遅延する第１の遅延手
段と、前記第１の各々のディレイユニットの出力をそれぞれデ
ータ入力とし、前記パルス信号をそれぞれクロック入力
とする第１の複数ラッチ手段と、前記第１の複数のラッチ手段の出力をエンコードする第
１のエンコード手段で構成し、前記第１の遅延手段が前記基準時間Ｔの遅延時間を得る
に必要とする第１のディレイユニットの段数を計測する
ものであり、前記位相差抽出手段は、最小単位遅延時間を有する第２のディレイユニットをＮ
段従属接続して前記同期分離手段の出力を遅延する第２
の遅延手段と、前記第２の各々のディレイユニットの出力をそれぞれデ
ータ入力とし、前記クロック再生手段の出力をそれぞれ
クロック入力とする第２の複数ラッチ手段と、前記第２の複数のラッチ手段の出力をエンコードする第
２のエンコード手段で構成し、前記水平同期信号と前記同期クロックの位相関係を計測
するものであり、前記割り算手段は、前記位相抽出手段の出力を前記遅延
段数計測手段の出力で割り算してSCH情報を求めること
を特徴としたSCH検出装置。