JPH0856211A - データレート変換装置 - Google Patents
データレート変換装置Info
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- JPH0856211A JPH0856211A JP5338432A JP33843293A JPH0856211A JP H0856211 A JPH0856211 A JP H0856211A JP 5338432 A JP5338432 A JP 5338432A JP 33843293 A JP33843293 A JP 33843293A JP H0856211 A JPH0856211 A JP H0856211A
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- frame
- clock
- gate
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 ジッタの少ないＣクロックを再生する際に、
ＮＤＦ等でポインタ値が複数回変更されたとき、ＦＩＦ
Ｏアンダーフローによるデータ欠落が生じるという問題
を解消する。 【構成】 ＳＴＭデータからＣデータを再生するＦＩＦ
Ｏ101を用い、ＰＬＬ用基準信号生成のために、ＳＯＨ
バイト（スタッフバイト含む）に相当する分散パルスを
生成し、ＰＯＨパルスと前記分散パルスとを合成して間
欠クロック（ＧＣＫＣ）を生成する間欠クロック発生回
路106を有し、ＮＤＦ等でポインタ値が変化した場合に
は、常に上記分散パルス位置とは異なった位置にＰＯＨ
パルスを挿入する間欠クロックによりＰＬＬ用基準信号
を生成し、ＦＩＦＯ101の読みだしクロックを得る構成
である。
ＮＤＦ等でポインタ値が複数回変更されたとき、ＦＩＦ
Ｏアンダーフローによるデータ欠落が生じるという問題
を解消する。 【構成】 ＳＴＭデータからＣデータを再生するＦＩＦ
Ｏ101を用い、ＰＬＬ用基準信号生成のために、ＳＯＨ
バイト（スタッフバイト含む）に相当する分散パルスを
生成し、ＰＯＨパルスと前記分散パルスとを合成して間
欠クロック（ＧＣＫＣ）を生成する間欠クロック発生回
路106を有し、ＮＤＦ等でポインタ値が変化した場合に
は、常に上記分散パルス位置とは異なった位置にＰＯＨ
パルスを挿入する間欠クロックによりＰＬＬ用基準信号
を生成し、ＦＩＦＯ101の読みだしクロックを得る構成
である。
Description
【０００１】
【産業上の利用分野】本発明は、バッファメモリを用い
て、高次群信号に多重化された低次群信号を再生するデ
ータレート変換装置に関するものである。
て、高次群信号に多重化された低次群信号を再生するデ
ータレート変換装置に関するものである。
【０００２】
【従来の技術】ＣＣＩＴＴにおいて標準化された新同期
網であるSDH（Synchronous DigitalHierarchy）による
データ伝送を実現する際、オーバーヘッドの多重化過程
及び多重分離過程において、複数のレートが存在する。
基本的な多重化単位として、コンテナ（以下Ｃ）、バー
チャルコンテナ（以下ＶＣ）、ＳＴＭがある（ＣＣＩＴ
Ｔ勧告Ｇ．７０７〜７０９参照）。
網であるSDH（Synchronous DigitalHierarchy）による
データ伝送を実現する際、オーバーヘッドの多重化過程
及び多重分離過程において、複数のレートが存在する。
基本的な多重化単位として、コンテナ（以下Ｃ）、バー
チャルコンテナ（以下ＶＣ）、ＳＴＭがある（ＣＣＩＴ
Ｔ勧告Ｇ．７０７〜７０９参照）。
【０００３】図８はＳＴＭ−１フレーム構成である。図
８において、７０１はＣ−４フレーム、７０２はＰＯＨ
（パスオーバーヘッド）、７０３はＶＣ−４フレーム、
７０４はＳＯＨ（セクションオーバーヘッド）、７０５
はＡＵポインタ、７０６はＳＴＭ−１フレームである。
８において、７０１はＣ−４フレーム、７０２はＰＯＨ
（パスオーバーヘッド）、７０３はＶＣ−４フレーム、
７０４はＳＯＨ（セクションオーバーヘッド）、７０５
はＡＵポインタ、７０６はＳＴＭ−１フレームである。
【０００４】図８のようにＣ−４フレーム７０１にＰＯ
Ｈ７０２を多重したものがＶＣ−４フレーム７０３で、
ＶＣ−４フレーム７０３にＳＯＨ７０４およびＡＵポイ
ンタ７０５を多重したものがＳＴＭ−１フレーム７０６
である。また、ＶＣ−４フレーム７０３はＳＴＭ−１フ
レーム７０６に対し非同期であるため、ＡＵポインタ７
０５により、ＶＣ−４フレーム７０３をＳＴＭ−１フレ
ーム７０６に多重化する際のＶＣ−４フレーム７０３の
先頭位相を示している。
Ｈ７０２を多重したものがＶＣ−４フレーム７０３で、
ＶＣ−４フレーム７０３にＳＯＨ７０４およびＡＵポイ
ンタ７０５を多重したものがＳＴＭ−１フレーム７０６
である。また、ＶＣ−４フレーム７０３はＳＴＭ−１フ
レーム７０６に対し非同期であるため、ＡＵポインタ７
０５により、ＶＣ−４フレーム７０３をＳＴＭ−１フレ
ーム７０６に多重化する際のＶＣ−４フレーム７０３の
先頭位相を示している。
【０００５】ここで、信号のレートはそれぞれ異なり、
８ビットパラレルの状態で、Ｃ−４フレームは１８．７
２Ｍｂｐｓ、ＶＣ−４フレームは１８．７９２Ｍｂｐ
ｓ、ＳＴＭ−１フレームは１９．４４Ｍｂｐｓであるた
め、多重化及び多重分離の際には、通常、バッファメモ
リを用いてデータのレート変換を行う手法がとられる。
８ビットパラレルの状態で、Ｃ−４フレームは１８．７
２Ｍｂｐｓ、ＶＣ−４フレームは１８．７９２Ｍｂｐ
ｓ、ＳＴＭ−１フレームは１９．４４Ｍｂｐｓであるた
め、多重化及び多重分離の際には、通常、バッファメモ
リを用いてデータのレート変換を行う手法がとられる。
【０００６】通常、ＳＴＭ−１データのレート変換を行
う際、ＳＴＭ−１データのオーバーヘッド（ＳＯＨ＋Ｐ
ＯＨ＋ＡＵポインタ）を除いた部分をＦＩＦＯに書き込
み、Ｃ−４レートの連続クロックでデータの読みだしを
行う。正／負スタッフがあるときはデスタッフ処理を行
い、ＦＩＦＯの書き込みクロックを制御する。このＣ−
４レートの連続クロックを再生するためには、位相同期
ループを用いる。
う際、ＳＴＭ−１データのオーバーヘッド（ＳＯＨ＋Ｐ
ＯＨ＋ＡＵポインタ）を除いた部分をＦＩＦＯに書き込
み、Ｃ−４レートの連続クロックでデータの読みだしを
行う。正／負スタッフがあるときはデスタッフ処理を行
い、ＦＩＦＯの書き込みクロックを制御する。このＣ−
４レートの連続クロックを再生するためには、位相同期
ループを用いる。
【０００７】以下、従来の例を図面を用いて詳細に説明
する。図５は従来のデータレート変換装置であり、図６
は図５における間欠クロック発生回路の一例を示すもの
であり、図７は図６における間欠クロックの出力タイミ
ングチャートを示すものである。
する。図５は従来のデータレート変換装置であり、図６
は図５における間欠クロック発生回路の一例を示すもの
であり、図７は図６における間欠クロックの出力タイミ
ングチャートを示すものである。
【０００８】図５において、４０１はＦＩＦＯ、４０２
はタイミング発生回路、４０３はＮＯＲゲート、４０４
はＡＮＤゲート、４０５はスタッフ判定回路、４０６は
間欠クロック発生回路、４０７〜４０８は１／Ｎ分周回
路、４０９は位相比較器、４１０はローパスフィルタ、
４１１は電圧制御発振子、４１２はポインタ処理回路、
４１３はＳＴＭ−１データ入力端子、４１４はＳＴＭ−
１クロック入力端子、４１５はＣ−４データ出力端子、
４１６はＣ−４クロック出力端子、４１７はＳＴＭ−１
フレームパルス入力端子、４１８はデータレート変換装
置である。
はタイミング発生回路、４０３はＮＯＲゲート、４０４
はＡＮＤゲート、４０５はスタッフ判定回路、４０６は
間欠クロック発生回路、４０７〜４０８は１／Ｎ分周回
路、４０９は位相比較器、４１０はローパスフィルタ、
４１１は電圧制御発振子、４１２はポインタ処理回路、
４１３はＳＴＭ−１データ入力端子、４１４はＳＴＭ−
１クロック入力端子、４１５はＣ−４データ出力端子、
４１６はＣ−４クロック出力端子、４１７はＳＴＭ−１
フレームパルス入力端子、４１８はデータレート変換装
置である。
【０００９】図６において、５０１は１／３０分周回
路、５０２はＡＮＤゲート、５０３はＤフリップフロッ
プ、５０４はＯＲゲート、５０５は１／２６１分周回
路、５０６はＯＲゲート、５０８〜５１０はイネーブル
付きＤフリップフロップ、５１１はＯＲゲート、５１２
はＮＡＮＤゲート、５１３はＪＫフリップフロップ、５
１４はＡＮＤゲート、５１５はインバータ、５１６〜５
１８はイネーブル付きＤフリップフロップ、５１９はＯ
Ｒゲート、５２０はＡＮＤゲート、５２１はＡＮＤゲー
ト、５２２はＤフリップフロップ、５２３はＡＮＤゲー
ト、５２４はＪＫフリップフロップ、５２５はＳＴＭ−
１クロック入力端子、５２６は正スタッフ信号入力端
子、５２７は負スタッフ信号入力端子、５２８はＳＴＭ
−１フレームパルス入力端子、５２９は間欠クロック出
力端子、５３０は間欠クロック発生回路である。
路、５０２はＡＮＤゲート、５０３はＤフリップフロッ
プ、５０４はＯＲゲート、５０５は１／２６１分周回
路、５０６はＯＲゲート、５０８〜５１０はイネーブル
付きＤフリップフロップ、５１１はＯＲゲート、５１２
はＮＡＮＤゲート、５１３はＪＫフリップフロップ、５
１４はＡＮＤゲート、５１５はインバータ、５１６〜５
１８はイネーブル付きＤフリップフロップ、５１９はＯ
Ｒゲート、５２０はＡＮＤゲート、５２１はＡＮＤゲー
ト、５２２はＤフリップフロップ、５２３はＡＮＤゲー
ト、５２４はＪＫフリップフロップ、５２５はＳＴＭ−
１クロック入力端子、５２６は正スタッフ信号入力端
子、５２７は負スタッフ信号入力端子、５２８はＳＴＭ
−１フレームパルス入力端子、５２９は間欠クロック出
力端子、５３０は間欠クロック発生回路である。
【００１０】以上のように構成されたデータレート変換
装置について、以下図５、図６および図７を用いてその
動作を説明する。
装置について、以下図５、図６および図７を用いてその
動作を説明する。
【００１１】図５に示すように、この装置は、ＳＴＭ−
１データ入力端子４１３より入力されるＳＴＭ−１デー
タのＣ−４データに該当する部分のみをＦＩＦＯ４０１
に書き込み、電圧制御発振子４１１より発生されるＣ−
４クロックによりＣ−４データをＦＩＦＯ４０１から読
みだしてデータレート変換を行う構成である。
１データ入力端子４１３より入力されるＳＴＭ−１デー
タのＣ−４データに該当する部分のみをＦＩＦＯ４０１
に書き込み、電圧制御発振子４１１より発生されるＣ−
４クロックによりＣ−４データをＦＩＦＯ４０１から読
みだしてデータレート変換を行う構成である。
【００１２】タイミング発生回路４０２において、ＳＴ
Ｍ−１フレームパルス入力端子４１７より入力されるＳ
ＴＭ−１フレームパルスをもとに、受信したＳＴＭ−１
データのＳＯＨ、ＡＵポインタのタイミングを検出し、
ポインタ処理回路４１２において生成したＶＣ−４デー
タの先頭位置を示すＶＣ−４フレームパルスをもとにＳ
ＴＭ−１データに含まれるＰＯＨタイミングを検出す
る。さらにスタッフ判定回路４０５において、受信ポイ
ンタ値からスタッフの有無を検出し、これらにより、受
信ＳＴＭ−１データ内のＣ−４データ部分に該当するク
ロックを生成し、これをＦＩＦＯ４０１の書き込みクロ
ック（ＷＣＫ）として用い、ＦＩＦＯ４０１にＣ−４デ
ータに該当するデータのみを書き込む。
Ｍ−１フレームパルス入力端子４１７より入力されるＳ
ＴＭ−１フレームパルスをもとに、受信したＳＴＭ−１
データのＳＯＨ、ＡＵポインタのタイミングを検出し、
ポインタ処理回路４１２において生成したＶＣ−４デー
タの先頭位置を示すＶＣ−４フレームパルスをもとにＳ
ＴＭ−１データに含まれるＰＯＨタイミングを検出す
る。さらにスタッフ判定回路４０５において、受信ポイ
ンタ値からスタッフの有無を検出し、これらにより、受
信ＳＴＭ−１データ内のＣ−４データ部分に該当するク
ロックを生成し、これをＦＩＦＯ４０１の書き込みクロ
ック（ＷＣＫ）として用い、ＦＩＦＯ４０１にＣ−４デ
ータに該当するデータのみを書き込む。
【００１３】また、間欠クロック発生回路４０６におい
て発生したクロック（ＧＣＫＣ）を１／Ｎ分周回路４０
７において１／Ｎ分周し、この信号を位相比較器４０９
のリファレンス入力（Ｒ）に入力する。そして、電圧制
御発振子４１１より発生したＣ−４クロックを１／Ｎ分
周回路４０８において１／Ｎ分周した出力を位相比較器
４０９のバリアブル入力（Ｖ）に入力する。１／Ｎ分周
回路４０７による出力と１／Ｎ分周回路４０８による出
力の位相比較結果をローパスフィルタ４１０を通して電
圧制御発振子４１１のコントロール電圧として入力し位
相同期ループを構成する。
て発生したクロック（ＧＣＫＣ）を１／Ｎ分周回路４０
７において１／Ｎ分周し、この信号を位相比較器４０９
のリファレンス入力（Ｒ）に入力する。そして、電圧制
御発振子４１１より発生したＣ−４クロックを１／Ｎ分
周回路４０８において１／Ｎ分周した出力を位相比較器
４０９のバリアブル入力（Ｖ）に入力する。１／Ｎ分周
回路４０７による出力と１／Ｎ分周回路４０８による出
力の位相比較結果をローパスフィルタ４１０を通して電
圧制御発振子４１１のコントロール電圧として入力し位
相同期ループを構成する。
【００１４】ここで図６の間欠クロック発生回路につい
て、図７を用いて詳細に説明する。まず、非スタッフ状
態での動作を説明する。
て、図７を用いて詳細に説明する。まず、非スタッフ状
態での動作を説明する。
【００１５】ＳＴＭ−１フレームの１行（２７０バイ
ト）あたりＳＯＨは９バイト存在するため、１／３０分
周回路５０１によりＳＯＨの９バイトを均等に分散させ
たパルス（第１のパルス）を生成する（図７(c)参
照）。このパルスをＡＮＤゲート５０２を介しＤフリッ
プフロップ５０３でラッチする。非スタッフ状態ではＡ
ＮＤゲート５０２の他端はＨＩＧＨである。また、非ス
タッフ状態ではＡＮＤゲート５２０はＬＯＷであるから
ＡＮＤゲート５２１、Ｄフリップフロップ５２２の出力
はＬＯＷとなり、ＯＲゲート５０４によりＳＴＭ−１ク
ロック（ＣＫＳＴＭ）と前記１／３０パルスのＯＲをと
る。これがＶＣクロックとなる（図７(d)参照）。
ト）あたりＳＯＨは９バイト存在するため、１／３０分
周回路５０１によりＳＯＨの９バイトを均等に分散させ
たパルス（第１のパルス）を生成する（図７(c)参
照）。このパルスをＡＮＤゲート５０２を介しＤフリッ
プフロップ５０３でラッチする。非スタッフ状態ではＡ
ＮＤゲート５０２の他端はＨＩＧＨである。また、非ス
タッフ状態ではＡＮＤゲート５２０はＬＯＷであるから
ＡＮＤゲート５２１、Ｄフリップフロップ５２２の出力
はＬＯＷとなり、ＯＲゲート５０４によりＳＴＭ−１ク
ロック（ＣＫＳＴＭ）と前記１／３０パルスのＯＲをと
る。これがＶＣクロックとなる（図７(d)参照）。
【００１６】さらに、ＶＣフレームの１行（２６１バイ
ト）あたりＰＯＨは１バイト存在するため、１／２６１
分周回路５０５によって２６１クロックに１回パルスを
生成し、ＯＲゲート５０６によりＶＣクロックとＯＲを
とることによりオーバーヘッドバイトが分散されて間引
かれた間欠クロック（ＧＣＫＣ）を生成することができ
る。
ト）あたりＰＯＨは１バイト存在するため、１／２６１
分周回路５０５によって２６１クロックに１回パルスを
生成し、ＯＲゲート５０６によりＶＣクロックとＯＲを
とることによりオーバーヘッドバイトが分散されて間引
かれた間欠クロック（ＧＣＫＣ）を生成することができ
る。
【００１７】次に、スタッフ状態での動作を説明する。
負スタッフが生じた場合、ＳＴＭ−１フレームの中での
ＶＣフレームのデータ量が３バイト増加するため（スタ
ッフを検出したフレームのみ）、１／３０分周回路５０
１により発生した第１のパルスを３バイト殺す必要があ
る。また、スタッフはＳＴＭ−１フレームで４フレーム
に１回しか起こらないため、前記３バイトを３フレーム
にわたって１バイトづつ殺す構成とする。まず、負スタ
ッフ入力端子５２７より入力された負スタッフ信号をイ
ネーブル付きＤフリップフロップ５０８〜５１０により
フレームパルスＦＰでラッチし、ＯＲゲート５１１によ
り３フレーム幅に延ばす。
負スタッフが生じた場合、ＳＴＭ−１フレームの中での
ＶＣフレームのデータ量が３バイト増加するため（スタ
ッフを検出したフレームのみ）、１／３０分周回路５０
１により発生した第１のパルスを３バイト殺す必要があ
る。また、スタッフはＳＴＭ−１フレームで４フレーム
に１回しか起こらないため、前記３バイトを３フレーム
にわたって１バイトづつ殺す構成とする。まず、負スタ
ッフ入力端子５２７より入力された負スタッフ信号をイ
ネーブル付きＤフリップフロップ５０８〜５１０により
フレームパルスＦＰでラッチし、ＯＲゲート５１１によ
り３フレーム幅に延ばす。
【００１８】ＳＴＭ−１フレームパルス入力端子５２８
よりフレームパルス（ＦＰ）が入力されると、ＪＫフリ
ップフロップ５１３がＨＩＧＨを出力し、ＮＡＮＤゲー
ト５１２がＬＯＷを出力して（図７(e)参照）、１／３
０分周回路５０１による第１のパルスが出力されても通
さないようになる（図７(f)参照）。このとき同時に、
ＡＮＤゲート５１４がＨＩＧＨになりＪＫフリップフロ
ップ５１３のＫ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなっ
てＪＫフリップフロップ５１３の出力はＬＯＷになり、
ＮＡＮＤゲート５１２の出力はＨＩＧＨとなって非スタ
ッフ状態の動作に戻る。そして次のフレーム、次々フレ
ームでも同様の動作をするが、その後、ＯＲゲート５１
１はＬＯＷに戻り非スタッフ状態の動作に戻る。このよ
うに、１フレームに１回、３フレーム連続で負スタッフ
時のＶＣクロック数を調整して上記のように間欠クロッ
クを生成する。
よりフレームパルス（ＦＰ）が入力されると、ＪＫフリ
ップフロップ５１３がＨＩＧＨを出力し、ＮＡＮＤゲー
ト５１２がＬＯＷを出力して（図７(e)参照）、１／３
０分周回路５０１による第１のパルスが出力されても通
さないようになる（図７(f)参照）。このとき同時に、
ＡＮＤゲート５１４がＨＩＧＨになりＪＫフリップフロ
ップ５１３のＫ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなっ
てＪＫフリップフロップ５１３の出力はＬＯＷになり、
ＮＡＮＤゲート５１２の出力はＨＩＧＨとなって非スタ
ッフ状態の動作に戻る。そして次のフレーム、次々フレ
ームでも同様の動作をするが、その後、ＯＲゲート５１
１はＬＯＷに戻り非スタッフ状態の動作に戻る。このよ
うに、１フレームに１回、３フレーム連続で負スタッフ
時のＶＣクロック数を調整して上記のように間欠クロッ
クを生成する。
【００１９】正スタッフが生じた場合、ＳＴＭ−１フレ
ームの中でのＶＣフレームのデータ量が３バイト減少す
るため（スタッフを検出したフレームのみ）、１／３０
分周回路５０１により発生した第１のパルス以外に３バ
イト分パルスを追加する必要がある。また、スタッフは
ＳＴＭ−１フレームで４フレームに１回しか起こらない
ため、前記３バイトを３フレームにわたって１バイトづ
つ分散して追加する構成とする。まず、正スタッフ信号
入力端子５２６より入力された正スタッフ信号をイネー
ブル付きＤフリップフロップ５１６〜５１８により、Ｓ
ＴＭ−１フレームパルス入力端子５２８より入力された
フレームパルスＦＰでラッチし、ＯＲゲート５１９によ
り３フレーム幅に延ばす。
ームの中でのＶＣフレームのデータ量が３バイト減少す
るため（スタッフを検出したフレームのみ）、１／３０
分周回路５０１により発生した第１のパルス以外に３バ
イト分パルスを追加する必要がある。また、スタッフは
ＳＴＭ−１フレームで４フレームに１回しか起こらない
ため、前記３バイトを３フレームにわたって１バイトづ
つ分散して追加する構成とする。まず、正スタッフ信号
入力端子５２６より入力された正スタッフ信号をイネー
ブル付きＤフリップフロップ５１６〜５１８により、Ｓ
ＴＭ−１フレームパルス入力端子５２８より入力された
フレームパルスＦＰでラッチし、ＯＲゲート５１９によ
り３フレーム幅に延ばす。
【００２０】フレームパルスＦＰが入力されるとＪＫフ
リップフロップ５２４がＨＩＧＨを出力し、ＡＮＤゲー
ト５２０がＨＩＧＨを出力して（図７(g)参照）、１／
３０分周回路５０１による第２のパルス（≠第１のパル
ス、図７(h)参照）がＡＮＤゲート５２１を通過するよ
うになる（図７(i)参照）。このとき同時に、ＡＮＤゲ
ート５２３がＨＩＧＨになり、ＪＫフリップフロップ５
２４のＫ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫ
フリップフロップ５２４の出力はＬＯＷになり、ＡＮＤ
ゲート５２０の出力はＬＯＷとなって非スタッフ状態の
動作に戻る。そして次のフレーム、次々フレームでも同
様の動作をするが、その後、ＯＲゲート５１９はＬＯＷ
に戻り非スタッフ状態の動作に戻る。このように、１フ
レームに１回、３フレーム連続で、正スタッフ時のＶＣ
クロック数を調整して上記のように間欠クロックを生成
する。
リップフロップ５２４がＨＩＧＨを出力し、ＡＮＤゲー
ト５２０がＨＩＧＨを出力して（図７(g)参照）、１／
３０分周回路５０１による第２のパルス（≠第１のパル
ス、図７(h)参照）がＡＮＤゲート５２１を通過するよ
うになる（図７(i)参照）。このとき同時に、ＡＮＤゲ
ート５２３がＨＩＧＨになり、ＪＫフリップフロップ５
２４のＫ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫ
フリップフロップ５２４の出力はＬＯＷになり、ＡＮＤ
ゲート５２０の出力はＬＯＷとなって非スタッフ状態の
動作に戻る。そして次のフレーム、次々フレームでも同
様の動作をするが、その後、ＯＲゲート５１９はＬＯＷ
に戻り非スタッフ状態の動作に戻る。このように、１フ
レームに１回、３フレーム連続で、正スタッフ時のＶＣ
クロック数を調整して上記のように間欠クロックを生成
する。
【００２１】
【発明が解決しようとする課題】しかしながら、ＮＤＦ
または３フレーム連続同一ポインタ受信時には２６１バ
イトに１回ＰＯＨバイトが存在するという規則が崩れる
ため、そのような場合、上記の構成では、ＦＩＦＯの動
作点がずれてしまい、上記動作が複数回起こるとＦＩＦ
Ｏがアンダーフロー状態になりデータの欠落が生じる、
あるいは、アンダーフロー直前の状態で動作中に正スタ
ッフが起こったときにＦＩＦＯがアンダーフロー状態に
なりデータの欠落が生じるという問題点を有していた。
または３フレーム連続同一ポインタ受信時には２６１バ
イトに１回ＰＯＨバイトが存在するという規則が崩れる
ため、そのような場合、上記の構成では、ＦＩＦＯの動
作点がずれてしまい、上記動作が複数回起こるとＦＩＦ
Ｏがアンダーフロー状態になりデータの欠落が生じる、
あるいは、アンダーフロー直前の状態で動作中に正スタ
ッフが起こったときにＦＩＦＯがアンダーフロー状態に
なりデータの欠落が生じるという問題点を有していた。
【００２２】本発明は、上記問題点に鑑み、上記状態に
おいても、ＦＩＦＯの動作点をほぼ中心に固定しつつ、
ジッタの少ないＰＬＬ用位相比較器リファレンス信号を
生成し、高精度なＣクロックを生成するデータレート変
換装置を提供するものである。
おいても、ＦＩＦＯの動作点をほぼ中心に固定しつつ、
ジッタの少ないＰＬＬ用位相比較器リファレンス信号を
生成し、高精度なＣクロックを生成するデータレート変
換装置を提供するものである。
【００２３】
【課題を解決するための手段】上記目的を達するため、
本発明のデータレート変換装置は、バッファメモリの読
みだしクロックを位相同期ループで制御する位相同期ル
ープ制御手段と、連続Ｊバイトのオーバーヘッドクロッ
ク数に相当する分散パルスを生成する第１の分散パルス
生成手段と、連続Ｋバイトのスタッフクロック数に相当
する分散パルスを生成する第２の分散パルス生成手段
と、Ｍ次群オーバーヘッドパルスを入力とし、Ｍ次群オ
ーバーヘッドクロック数に相当するＰＯＨパルスを生成
するパルス生成手段と、前記Ｍ次群オーバーヘッドパル
ス位置と、前記第１または前記第２の分散パルス生成手
段により生成された分散パルス位置とが重複したときに
挿入するパルスを生成する第３の分散パルス生成手段
と、前記Ｍ次群オーバーヘッドパルス位置と前記第３の
分散パルス生成手段により生成された分散パルス位置と
が重複したときに挿入するパルスを生成する第４の分散
パルス生成手段と、前記第１、２、３および４の分散パ
ルス生成手段により生成された分散パルスとＰＯＨパル
スを合成してＮ次群クロック数に相当するＬ次群クロッ
クの間欠クロックを生成する間欠クロック生成手段と、
前記間欠クロック生成手段により生成される間欠クロッ
クから前記位相同期ループのリファレンス信号を生成す
るリファレンス信号生成手段とを具備する構成である。
本発明のデータレート変換装置は、バッファメモリの読
みだしクロックを位相同期ループで制御する位相同期ル
ープ制御手段と、連続Ｊバイトのオーバーヘッドクロッ
ク数に相当する分散パルスを生成する第１の分散パルス
生成手段と、連続Ｋバイトのスタッフクロック数に相当
する分散パルスを生成する第２の分散パルス生成手段
と、Ｍ次群オーバーヘッドパルスを入力とし、Ｍ次群オ
ーバーヘッドクロック数に相当するＰＯＨパルスを生成
するパルス生成手段と、前記Ｍ次群オーバーヘッドパル
ス位置と、前記第１または前記第２の分散パルス生成手
段により生成された分散パルス位置とが重複したときに
挿入するパルスを生成する第３の分散パルス生成手段
と、前記Ｍ次群オーバーヘッドパルス位置と前記第３の
分散パルス生成手段により生成された分散パルス位置と
が重複したときに挿入するパルスを生成する第４の分散
パルス生成手段と、前記第１、２、３および４の分散パ
ルス生成手段により生成された分散パルスとＰＯＨパル
スを合成してＮ次群クロック数に相当するＬ次群クロッ
クの間欠クロックを生成する間欠クロック生成手段と、
前記間欠クロック生成手段により生成される間欠クロッ
クから前記位相同期ループのリファレンス信号を生成す
るリファレンス信号生成手段とを具備する構成である。
【００２４】
【作用】本発明は、上記した構成によって、ＰＯＨパル
スをＳＯＨ分散パルスとは異なった位置に挿入すること
により、Ｎ次群クロック数に応じたＬ次群間欠クロック
を生成できるため、ＮＤＦまたは３フレーム連続同一ポ
インタ受信が複数回生じても、常にＦＩＦＯの動作点を
ほぼ中心に固定することが出来、ＦＩＦＯのオーバー／
アンダーフローによるデータの欠落を防止するととも
に、ジッタの少ない位相同期ループリファレンス信号お
よび高精度なＣクロックを生成することができる。
スをＳＯＨ分散パルスとは異なった位置に挿入すること
により、Ｎ次群クロック数に応じたＬ次群間欠クロック
を生成できるため、ＮＤＦまたは３フレーム連続同一ポ
インタ受信が複数回生じても、常にＦＩＦＯの動作点を
ほぼ中心に固定することが出来、ＦＩＦＯのオーバー／
アンダーフローによるデータの欠落を防止するととも
に、ジッタの少ない位相同期ループリファレンス信号お
よび高精度なＣクロックを生成することができる。
【００２５】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例を示すデータレート
変換装置であり、図２は図１における間欠クロック発生
回路の一例を示すものであり、図３及び図４は図２にお
ける間欠クロックの出力タイミングチャートを示すもの
である。
説明する。図１は本発明の一実施例を示すデータレート
変換装置であり、図２は図１における間欠クロック発生
回路の一例を示すものであり、図３及び図４は図２にお
ける間欠クロックの出力タイミングチャートを示すもの
である。
【００２６】図１において、１０１はＦＩＦＯ、１０２
はタイミング発生回路、１０３はＮＯＲゲート、１０４
はＡＮＤゲート、１０５はスタッフ判定回路、１０６は
間欠クロック発生回路、１０７，１０８は１／Ｎ分周回
路、１０９は位相比較器、１１０はローパスフィルタ、
１１１は電圧制御発振子、１１２はポインタ処理回路、
１１３はＳＴＭ−１データ入力端子、１１４はＳＴＭ−
１クロック入力端子、１１５はＣ−４データ出力端子、
１１６はＣ−４クロック出力端子、１１７はＳＴＭ−１
フレームパルス入力端子、１１８はデータレート変換装
置である。
はタイミング発生回路、１０３はＮＯＲゲート、１０４
はＡＮＤゲート、１０５はスタッフ判定回路、１０６は
間欠クロック発生回路、１０７，１０８は１／Ｎ分周回
路、１０９は位相比較器、１１０はローパスフィルタ、
１１１は電圧制御発振子、１１２はポインタ処理回路、
１１３はＳＴＭ−１データ入力端子、１１４はＳＴＭ−
１クロック入力端子、１１５はＣ−４データ出力端子、
１１６はＣ−４クロック出力端子、１１７はＳＴＭ−１
フレームパルス入力端子、１１８はデータレート変換装
置である。
【００２７】図２において、２０１は１／３０分周回
路、２０２はＡＮＤゲート、２０３，２０４はＯＲゲー
ト、２０５はＤフリップフロップ、２０６はＯＲゲー
ト、２０８〜２１０はイネーブル付きＤフリップフロッ
プ、２１１はＯＲゲート、２１２はＮＡＮＤゲート、２
１３はＪＫフリップフロップ、２１４はＡＮＤゲート、
２１５はインバータ、２１６〜２１８はイネーブル付き
Ｄフリップフロップ、２１９はＯＲゲート、２２０はＡ
ＮＤゲート、２２１はＡＮＤゲート、２２２はＡＮＤゲ
ート、２２３はＪＫフリップフロップ、２２４はＡＮＤ
ゲート、２２５はＪＫフリップフロップ、２２６〜２２
８はＡＮＤゲート、２２９はＪＫフリップフロップ、２
３０，２３１はＡＮＤゲート、２３２はＳＴＭ−１クロ
ック入力端子、２３３は間欠クロック出力端子、２３４
はＰＯＨパルス入力端子、２３５は正スタッフ信号入力
端子、２３６は負スタッフ信号入力端子、２３７はＳＴ
Ｍ−１フレームパルス入力端子、２３８は間欠クロック
発生回路である。
路、２０２はＡＮＤゲート、２０３，２０４はＯＲゲー
ト、２０５はＤフリップフロップ、２０６はＯＲゲー
ト、２０８〜２１０はイネーブル付きＤフリップフロッ
プ、２１１はＯＲゲート、２１２はＮＡＮＤゲート、２
１３はＪＫフリップフロップ、２１４はＡＮＤゲート、
２１５はインバータ、２１６〜２１８はイネーブル付き
Ｄフリップフロップ、２１９はＯＲゲート、２２０はＡ
ＮＤゲート、２２１はＡＮＤゲート、２２２はＡＮＤゲ
ート、２２３はＪＫフリップフロップ、２２４はＡＮＤ
ゲート、２２５はＪＫフリップフロップ、２２６〜２２
８はＡＮＤゲート、２２９はＪＫフリップフロップ、２
３０，２３１はＡＮＤゲート、２３２はＳＴＭ−１クロ
ック入力端子、２３３は間欠クロック出力端子、２３４
はＰＯＨパルス入力端子、２３５は正スタッフ信号入力
端子、２３６は負スタッフ信号入力端子、２３７はＳＴ
Ｍ−１フレームパルス入力端子、２３８は間欠クロック
発生回路である。
【００２８】以上のように構成されたデータレート変換
装置について、以下図１、図２、図３及び図４を用いて
その動作を説明する。
装置について、以下図１、図２、図３及び図４を用いて
その動作を説明する。
【００２９】図１に示すように、この装置は、ＳＴＭ−
１データ入力端子１１３より入力されるＳＴＭ−１デー
タのＣ−４データに該当する部分のみをＦＩＦＯ１０１
に書き込み、電圧制御発振子１１１より発生されるＣ−
４クロックによりＣ−４データをＦＩＦＯ１０１から読
みだしてデータレート変換を行う構成である。
１データ入力端子１１３より入力されるＳＴＭ−１デー
タのＣ−４データに該当する部分のみをＦＩＦＯ１０１
に書き込み、電圧制御発振子１１１より発生されるＣ−
４クロックによりＣ−４データをＦＩＦＯ１０１から読
みだしてデータレート変換を行う構成である。
【００３０】タイミング発生回路１０２において、ＳＴ
Ｍ−１フレームパルス入力端子１１７より入力されるＳ
ＴＭ−１フレームパルスをもとに、受信したＳＴＭ−１
データのＳＯＨのタイミングを検出し、さらにスタッフ
判定回路１０５において受信ポインタ値からスタッフの
有無によりＡＵポインタのタイミングを検出してＳＯＨ
Ｐを生成する。また、ポインタ処理回路１１２において
生成したＶＣ−４データの先頭位置を示すＶＣ−４フレ
ームパルス（ＦＰＶＣ）をもとにＳＴＭ−１データに含
まれるＰＯＨタイミングを検出しＰＯＨＰを生成する。
これらＳＯＨＰ、ＰＯＨＰを用いて、ＮＯＲゲート１０
３、ＡＮＤゲート１０４により受信ＳＴＭ−１データ内
のＣ−４データ部分に該当するクロックを生成し、これ
をＦＩＦＯ１０１の書き込みクロック（ＷＣＫ）として
用い、ＦＩＦＯ１０１にＣ−４データに該当するデータ
のみを書き込む。
Ｍ−１フレームパルス入力端子１１７より入力されるＳ
ＴＭ−１フレームパルスをもとに、受信したＳＴＭ−１
データのＳＯＨのタイミングを検出し、さらにスタッフ
判定回路１０５において受信ポインタ値からスタッフの
有無によりＡＵポインタのタイミングを検出してＳＯＨ
Ｐを生成する。また、ポインタ処理回路１１２において
生成したＶＣ−４データの先頭位置を示すＶＣ−４フレ
ームパルス（ＦＰＶＣ）をもとにＳＴＭ−１データに含
まれるＰＯＨタイミングを検出しＰＯＨＰを生成する。
これらＳＯＨＰ、ＰＯＨＰを用いて、ＮＯＲゲート１０
３、ＡＮＤゲート１０４により受信ＳＴＭ−１データ内
のＣ−４データ部分に該当するクロックを生成し、これ
をＦＩＦＯ１０１の書き込みクロック（ＷＣＫ）として
用い、ＦＩＦＯ１０１にＣ−４データに該当するデータ
のみを書き込む。
【００３１】また、間欠クロック発生回路１０６におい
て発生したクロック（ＧＣＫＣ）を１／Ｎ分周回路１０
７において１／Ｎ分周し、この信号を位相比較器１０９
のリファレンス入力（Ｒ）に入力する。そして、電圧制
御発振子１１１より発生したＣ−４クロックを１／Ｎ分
周回路１０８において１／Ｎ分周した出力を位相比較器
１０９のバリアブル入力（Ｖ）に入力する。１／Ｎ分周
回路１０７による出力と１／Ｎ分周回路１０８による出
力の位相比較結果をローパスフィルタ１１０を通して電
圧制御発振子１１１のコントロール電圧として入力し位
相同期ループを構成する。
て発生したクロック（ＧＣＫＣ）を１／Ｎ分周回路１０
７において１／Ｎ分周し、この信号を位相比較器１０９
のリファレンス入力（Ｒ）に入力する。そして、電圧制
御発振子１１１より発生したＣ−４クロックを１／Ｎ分
周回路１０８において１／Ｎ分周した出力を位相比較器
１０９のバリアブル入力（Ｖ）に入力する。１／Ｎ分周
回路１０７による出力と１／Ｎ分周回路１０８による出
力の位相比較結果をローパスフィルタ１１０を通して電
圧制御発振子１１１のコントロール電圧として入力し位
相同期ループを構成する。
【００３２】ここで、図２の間欠クロック発生回路につ
いて、図３、図４を用いて詳細に説明する。まず、非ス
タッフ状態での動作を説明する。基本的に、ＯＲゲート
２０６によりＳＴＭ−１クロック（ＣＫＳＴＭ）をゲー
トして間欠クロック（ＧＣＫＣ）を生成する構成であ
る。
いて、図３、図４を用いて詳細に説明する。まず、非ス
タッフ状態での動作を説明する。基本的に、ＯＲゲート
２０６によりＳＴＭ−１クロック（ＣＫＳＴＭ）をゲー
トして間欠クロック（ＧＣＫＣ）を生成する構成であ
る。
【００３３】ＳＴＭ−１フレームの１行（２７０バイ
ト）あたりＳＯＨは９バイト存在するため、１／３０分
周回路２０１によってＳＯＨの９バイトを均等に分散さ
せたパルス（第１のパルス）を生成する（図３(c)参
照）。このパルスをＡＮＤゲート２０２、ＯＲゲート２
０３を介しＯＲ２０４の入力とし、ＰＯＨパルス入力端
子２３４より入力されるＰＯＨパルス（図３(d)参照）
をＯＲ２０４に入力することにより、ＯＲ２０４の出力
に（ＳＯＨ＋ＰＯＨ）クロック分のゲートパルスが生成
でき、これをＤフリップフロップ２０５においてラッチ
したのち、ＯＲゲート２０６によりＳＴＭ−１クロック
（ＣＫＳＴＭ）とＯＲをとることにより、オーバーヘッ
ドバイトが分散されて間引かれた間欠クロック（ＧＣＫ
Ｃ）が生成される（図３(e)参照）。
ト）あたりＳＯＨは９バイト存在するため、１／３０分
周回路２０１によってＳＯＨの９バイトを均等に分散さ
せたパルス（第１のパルス）を生成する（図３(c)参
照）。このパルスをＡＮＤゲート２０２、ＯＲゲート２
０３を介しＯＲ２０４の入力とし、ＰＯＨパルス入力端
子２３４より入力されるＰＯＨパルス（図３(d)参照）
をＯＲ２０４に入力することにより、ＯＲ２０４の出力
に（ＳＯＨ＋ＰＯＨ）クロック分のゲートパルスが生成
でき、これをＤフリップフロップ２０５においてラッチ
したのち、ＯＲゲート２０６によりＳＴＭ−１クロック
（ＣＫＳＴＭ）とＯＲをとることにより、オーバーヘッ
ドバイトが分散されて間引かれた間欠クロック（ＧＣＫ
Ｃ）が生成される（図３(e)参照）。
【００３４】次に、スタッフ状態での動作を説明する。
負スタッフが生じた場合、ＳＴＭ−１フレームの中での
ＶＣフレームのデータ量が３バイト増加するため（スタ
ッフを検出したフレームのみ）、１／３０分周回路２０
１により発生した第１のパルスを３バイト殺す必要があ
る。また、スタッフはＳＴＭ−１フレームで４フレーム
に１回しか起こらないため、前記３バイトを３フレーム
にわたって１バイトづつ殺す構成とする。
負スタッフが生じた場合、ＳＴＭ−１フレームの中での
ＶＣフレームのデータ量が３バイト増加するため（スタ
ッフを検出したフレームのみ）、１／３０分周回路２０
１により発生した第１のパルスを３バイト殺す必要があ
る。また、スタッフはＳＴＭ−１フレームで４フレーム
に１回しか起こらないため、前記３バイトを３フレーム
にわたって１バイトづつ殺す構成とする。
【００３５】まず、負スタッフ入力端子２３６より入力
された負スタッフ信号をイネーブル付きＤフリップフロ
ップ２０８〜２１０によりＳＴＭ−１フレームパルス入
力端子２３７より入力されるＳＴＭ−１フレームパルス
ＦＰＳＴＭでラッチし、ＯＲゲート２１１により３フレ
ーム幅に延ばす。ＳＴＭ−１フレームパルス（ＦＰＳＴ
Ｍ）が入力されると、ＪＫフリップフロップ２１３がＨ
ＩＧＨを出力し、ＮＡＮＤゲート２１２がＬＯＷを出力
して（図３(f)参照）、１／３０分周回路２０１による
第１のパルスが出力されても通さないようになる（図３
(g)参照）。
された負スタッフ信号をイネーブル付きＤフリップフロ
ップ２０８〜２１０によりＳＴＭ−１フレームパルス入
力端子２３７より入力されるＳＴＭ−１フレームパルス
ＦＰＳＴＭでラッチし、ＯＲゲート２１１により３フレ
ーム幅に延ばす。ＳＴＭ−１フレームパルス（ＦＰＳＴ
Ｍ）が入力されると、ＪＫフリップフロップ２１３がＨ
ＩＧＨを出力し、ＮＡＮＤゲート２１２がＬＯＷを出力
して（図３(f)参照）、１／３０分周回路２０１による
第１のパルスが出力されても通さないようになる（図３
(g)参照）。
【００３６】このとき同時に、ＡＮＤゲート２１４がＨ
ＩＧＨになりＪＫフリップフロップ２１３のＫ端子がＨ
ＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロップ
２１３の出力はＬＯＷになり、ＮＡＮＤゲート２１２の
出力はＨＩＧＨとなって非スタッフ状態の動作に戻る。
そして次のフレーム、次々フレームでも同様の動作を
し、その後、ＯＲゲート２１１はＬＯＷに戻り非スタッ
フ状態の動作に戻る。このように、１フレームに１回、
３フレーム連続で負スタッフ時のＶＣクロック数を調整
して上記のように間欠クロック（ＧＣＫＣ）を生成する
（図３(h)参照）。
ＩＧＨになりＪＫフリップフロップ２１３のＫ端子がＨ
ＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロップ
２１３の出力はＬＯＷになり、ＮＡＮＤゲート２１２の
出力はＨＩＧＨとなって非スタッフ状態の動作に戻る。
そして次のフレーム、次々フレームでも同様の動作を
し、その後、ＯＲゲート２１１はＬＯＷに戻り非スタッ
フ状態の動作に戻る。このように、１フレームに１回、
３フレーム連続で負スタッフ時のＶＣクロック数を調整
して上記のように間欠クロック（ＧＣＫＣ）を生成する
（図３(h)参照）。
【００３７】正スタッフが生じた場合、ＳＴＭ−１フレ
ームの中でのＶＣフレームのデータ量が３バイト減少す
るため（スタッフを検出したフレームのみ）、１／３０
分周回路２０１により発生した第１のパルス以外に３バ
イト分パルスを追加する必要がある。また、スタッフは
ＳＴＭ−１フレームで４フレームに１回しか起こらない
ため、前記３バイトを３フレームにわたって１バイトづ
つ分散して追加する構成とする。
ームの中でのＶＣフレームのデータ量が３バイト減少す
るため（スタッフを検出したフレームのみ）、１／３０
分周回路２０１により発生した第１のパルス以外に３バ
イト分パルスを追加する必要がある。また、スタッフは
ＳＴＭ−１フレームで４フレームに１回しか起こらない
ため、前記３バイトを３フレームにわたって１バイトづ
つ分散して追加する構成とする。
【００３８】まず、正スタッフ信号入力端子２３５より
入力された正スタッフ信号をイネーブル付きＤフリップ
フロップ２１６〜２１８により、ＳＴＭ−１フレームパ
ルス入力端子２３７より入力されたＳＴＭ−１フレーム
パルスＦＰＳＴＭでラッチし、ＯＲゲート２１９により
３フレーム幅に延ばす。ＳＴＭ−１フレームパルスＦＰ
ＳＴＭが入力されるとＪＫフリップフロップ２２３がＨ
ＩＧＨを出力し、ＡＮＤゲート２２０がＨＩＧＨを出力
して（図３(i)参照）、１／３０分周回路２０１による
第２のパルス（≠第１のパルス、図３(j)参照）がＡＮ
Ｄゲート２２１を通過するようになる。
入力された正スタッフ信号をイネーブル付きＤフリップ
フロップ２１６〜２１８により、ＳＴＭ−１フレームパ
ルス入力端子２３７より入力されたＳＴＭ−１フレーム
パルスＦＰＳＴＭでラッチし、ＯＲゲート２１９により
３フレーム幅に延ばす。ＳＴＭ−１フレームパルスＦＰ
ＳＴＭが入力されるとＪＫフリップフロップ２２３がＨ
ＩＧＨを出力し、ＡＮＤゲート２２０がＨＩＧＨを出力
して（図３(i)参照）、１／３０分周回路２０１による
第２のパルス（≠第１のパルス、図３(j)参照）がＡＮ
Ｄゲート２２１を通過するようになる。
【００３９】このとき同時に、ＡＮＤゲート２２２がＨ
ＩＧＨになり、ＪＫフリップフロップ２２３のＫ端子が
ＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロッ
プ２２３の出力はＬＯＷになり、ＡＮＤゲート２２０の
出力はＬＯＷとなって非スタッフ状態の動作に戻る。そ
して次のフレーム、次々フレームでも同様の動作をする
が、その後、ＯＲゲート２１９はＬＯＷに戻り非スタッ
フ状態の動作に戻る。以上のように、１フレームに１
回、３フレーム連続で、正スタッフ時のＶＣクロック数
を調整して上記のように間欠クロック（ＧＣＫＣ）を生
成する（図３(k)参照）。
ＩＧＨになり、ＪＫフリップフロップ２２３のＫ端子が
ＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロッ
プ２２３の出力はＬＯＷになり、ＡＮＤゲート２２０の
出力はＬＯＷとなって非スタッフ状態の動作に戻る。そ
して次のフレーム、次々フレームでも同様の動作をする
が、その後、ＯＲゲート２１９はＬＯＷに戻り非スタッ
フ状態の動作に戻る。以上のように、１フレームに１
回、３フレーム連続で、正スタッフ時のＶＣクロック数
を調整して上記のように間欠クロック（ＧＣＫＣ）を生
成する（図３(k)参照）。
【００４０】次に、特殊条件での動作を説明する。１／
３０分周回路２０１により生成される第１のパルスとＰ
ＯＨパルス入力端子２３４より入力されるＰＯＨパルス
は非同期であり、両パルス位置が重なることが有り得る
（図４(l,m)参照）。このとき、ＡＮＤゲート２２７の
両入力がＨＩＧＨとなり、ＪＫフリップフロップ２２５
の出力がＨＩＧＨ（図４(n)参照）となって、１／３０
分周回路２０１により生成される第３のパルス（≠第
１、２のパルス、図４(o)参照）がＡＮＤゲート２２６
を通過し、ＯＲゲート２０４に入力されて上記のように
間欠クロック（ＧＣＫＣ）が生成される（図４(p)参
照）。第３のパルス発生後ＡＮＤゲート２２４の出力が
ＨＩＧＨとなり、ＪＫフリップフロップ２２５の出力は
ＬＯＷに戻る。
３０分周回路２０１により生成される第１のパルスとＰ
ＯＨパルス入力端子２３４より入力されるＰＯＨパルス
は非同期であり、両パルス位置が重なることが有り得る
（図４(l,m)参照）。このとき、ＡＮＤゲート２２７の
両入力がＨＩＧＨとなり、ＪＫフリップフロップ２２５
の出力がＨＩＧＨ（図４(n)参照）となって、１／３０
分周回路２０１により生成される第３のパルス（≠第
１、２のパルス、図４(o)参照）がＡＮＤゲート２２６
を通過し、ＯＲゲート２０４に入力されて上記のように
間欠クロック（ＧＣＫＣ）が生成される（図４(p)参
照）。第３のパルス発生後ＡＮＤゲート２２４の出力が
ＨＩＧＨとなり、ＪＫフリップフロップ２２５の出力は
ＬＯＷに戻る。
【００４１】また、上記の状態（１／３０分周回路２０
１よって生成される第１のパルスとＰＯＨパルス位置が
重なる）に加えて、ＮＤＦ受信時または３フレーム連続
同一ポインタ値受信時（図４(q)参照）、そのＰＯＨパ
ルス位置が第３のパルス位置と重なることが有り得る
（図４(q,r,s)参照）。このとき、ＡＮＤゲート２３０
の両端がＨＩＧＨとなり、ＪＫフリップフロップ２２９
の出力がＨＩＧＨ（図４(t)参照）となって、１／３０
分周回路２０１により生成される第４のパルス（≠第
１、２、３のパルス、図４(u)参照）がＡＮＤゲート２
３１を通過し、ＯＲゲート２０４に入力されて上記のよ
うに間欠クロック（ＧＣＫＣ）が生成される（図４(v)
参照）。第４のパルス発生後ＡＮＤゲート２２８の出力
がＨＩＧＨとなり、ＪＫフリップフロップ２２９の出力
はＬＯＷに戻る。
１よって生成される第１のパルスとＰＯＨパルス位置が
重なる）に加えて、ＮＤＦ受信時または３フレーム連続
同一ポインタ値受信時（図４(q)参照）、そのＰＯＨパ
ルス位置が第３のパルス位置と重なることが有り得る
（図４(q,r,s)参照）。このとき、ＡＮＤゲート２３０
の両端がＨＩＧＨとなり、ＪＫフリップフロップ２２９
の出力がＨＩＧＨ（図４(t)参照）となって、１／３０
分周回路２０１により生成される第４のパルス（≠第
１、２、３のパルス、図４(u)参照）がＡＮＤゲート２
３１を通過し、ＯＲゲート２０４に入力されて上記のよ
うに間欠クロック（ＧＣＫＣ）が生成される（図４(v)
参照）。第４のパルス発生後ＡＮＤゲート２２８の出力
がＨＩＧＨとなり、ＪＫフリップフロップ２２９の出力
はＬＯＷに戻る。
【００４２】なお、本実施例においては、８ビットパラ
レル処理を基本として、伝送クロックを１／８分周した
ＳＴＭ−１クロックで説明したが、同様の処理で、伝送
クロックそのものを間引いたクロックを生成して、それ
によりリファレンス信号を生成することもできる。ま
た、本発明は上記実施例に限定されるものではなく、本
発明の主旨に基づいて種々の変形が可能であり、これら
を本発明の範囲から排除するものではない。
レル処理を基本として、伝送クロックを１／８分周した
ＳＴＭ−１クロックで説明したが、同様の処理で、伝送
クロックそのものを間引いたクロックを生成して、それ
によりリファレンス信号を生成することもできる。ま
た、本発明は上記実施例に限定されるものではなく、本
発明の主旨に基づいて種々の変形が可能であり、これら
を本発明の範囲から排除するものではない。
【００４３】
【発明の効果】以上のように本発明は、ＳＯＨバイト分
散パルス位置とは常に異なった位置にＰＯＨパルス数に
相当するパルスを挿入して、実際のＣデータ数に等しい
間欠クロック（ＧＣＫＣ）を生成できるため、バッファ
メモリの動作点をほぼ中心に固定することができ、ま
た、そのクロックによりジッタの少ない位相同期ループ
リファレンス信号を生成できるため、高精度なＣクロッ
クを再生することができる。
散パルス位置とは常に異なった位置にＰＯＨパルス数に
相当するパルスを挿入して、実際のＣデータ数に等しい
間欠クロック（ＧＣＫＣ）を生成できるため、バッファ
メモリの動作点をほぼ中心に固定することができ、ま
た、そのクロックによりジッタの少ない位相同期ループ
リファレンス信号を生成できるため、高精度なＣクロッ
クを再生することができる。
【図１】本発明の一実施例のデータレート変換装置の概
略構成図
略構成図
【図２】図１における間欠クロック発生回路の構成図
【図３】図２におけるリファレンス用クロック生成過程
を示すタイミングチャート
を示すタイミングチャート
【図４】図２におけるリファレンス用クロック生成過程
を示すタイミングチャート
を示すタイミングチャート
【図５】従来のデータレート変換装置の概略構成図
【図６】図５における間欠クロック発生回路の構成図
【図７】図６におけるリファレンス用クロック生成過程
を示すタイミングチャート
を示すタイミングチャート
【図８】ＳＴＭ−１フレームの構成図
１０１ ＦＩＦＯ １０２ タイミング発生回路 １０３ ＮＯＲゲート １０４ ＡＮＤゲート １０５ スタッフ判定回路 １０６ 間欠クロック発生回路 １０７ １／Ｎ分周回路 １０８ １／Ｎ分周回路 １０９ 位相比較器 １１０ ローパスフィルタ １１１ 電圧制御発振子 １１２ ポインタ処理回路 １１３ ＳＴＭ−１データ入力端子 １１４ ＳＴＭ−１クロック入力端子 １１５ Ｃ−４データ出力端子 １１６ Ｃ−４クロック出力端子 １１７ ＳＴＭ−１フレームパルス入力端子 １１８ データレート変換装置 ２０１ １／３０分周回路 ２０２ ＡＮＤゲート ２０３，２０４ ＯＲゲート ２０５ Ｄフリップフロップ ２０６ ＯＲゲート ２０８〜２１０ イネーブル付きＤフリップフロップ ２１１ ＯＲゲート ２１２ ＮＡＮＤゲート ２１３ ＪＫフリップフロップ ２１４ ＡＮＤゲート ２１５ インバータ ２１６〜２１８ イネーブル付きＤフリップフロップ ２１９ ＯＲゲート ２２０〜２２２ ＡＮＤゲート ２２３ ＪＫフリップフロップ ２２４ ＡＮＤゲート ２２５ ＪＫフリップフロップ ２２６〜２２８ ＡＮＤゲート ２２９ ＪＫフリップフロプ ２３０，２３１ ＡＮＤゲート ２３２ ＳＴＭ−１クロック入力端子 ２３３ 間欠クロック出力端子 ２３４ ＰＯＨパルス入力端子 ２３５ 正スタッフ信号入力端子 ２３６ 負スタッフ信号入力端子 ２３７ ＳＴＭ−１フレームパルス入力端子 ２３８ 間欠クロック発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/08 Ｚ (72)発明者 岸本 了造 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (3)
- 【請求項１】１フレームがＮｈ×Ｎｖバイトから成るＮ
次群データと、前記Ｎ次群データＮｈバイト毎に挿入さ
れる１バイトのオーバーヘッドとを多重化して構成され
た１フレームが（Ｎｈ＋１）×Ｎｖバイトから成るＭ次
群データと、前記Ｍ次群フレームを１フレームがＬｈ×
Ｎｖバイトから成るＬ次群フレームに多重化する際に生
じる周波数差を吸収する連続Ｋバイトのスタッフバイト
と、Ｌｈバイト毎に挿入される連続Ｊバイトのオーバー
ヘッドとを多重化して構成されたＬ次群データから、デ
ータレート変換を行うための１個のバッファメモリを用
いて前記Ｎ次群データ（Ｎｈ、Ｎｖ、Ｌｈ、Ｎ、Ｍ、Ｌ
は整数、Ｎ＜Ｍ＜Ｌ）を再生するデータレート変換装置
であって、 前記バッファメモリの読みだしクロックを位相同期ルー
プで制御する位相同期ループ制御手段と、 連続Ｊバイトのオーバーヘッドクロック数に相当する分
散パルスを生成する第１の分散パルス生成手段と、 連続Ｋバイトのスタッフクロック数に相当する分散パル
スを生成する第２の分散パルス生成手段と、 Ｍ次群オーバーヘッドパルスを入力とし、Ｍ次群オーバ
ーヘッドクロック数に相当するＰＯＨパルスを生成する
パルス生成手段と、 前記Ｍ次群オーバーヘッドパルス位置と、前記第１また
は前記第２の分散パルス生成手段により生成された分散
パルス位置とが重複したときに挿入するパルスを生成す
る第３の分散パルス生成手段と、 前記Ｍ次群オーバーヘッドパルス位置と前記第３の分散
パルス生成手段により生成された分散パルス位置とが重
複したときに挿入するパルスを生成する第４の分散パル
ス生成手段と、 前記第１、２、３および４の分散パルス生成手段により
生成された分散パルスとＰＯＨパルスを合成してＮ次群
クロック数に相当するＬ次群クロックの間欠クロックを
生成する間欠クロック生成手段と、 前記間欠クロック生成手段により生成される間欠クロッ
クから前記位相同期ループのリファレンス信号を生成す
るリファレンス信号生成手段とを具備することを特徴と
するデータレート変換装置。 - 【請求項２】第１の分散パルス生成手段が、Ｊ／Ｌｈ分
周するＪ／Ｌｈ分周手段を具備することを特徴とする請
求項１記載のデータレート変換装置。 - 【請求項３】第２の分散パルス生成手段が、スタッフ制
御信号入力端子とＬ次群データのフレームパルス入力端
子とを備え、前記スタッフ制御信号入力端子から入力さ
れるスタッフ制御信号をＨフレーム（Ｈは整数、Ｈ＞
０）間保持するスタッフ制御信号保持手段を具備するこ
とを特徴とする請求項１記載のデータレート変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05338432A JP3140285B2 (ja) | 1993-12-28 | 1993-12-28 | データレート変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05338432A JP3140285B2 (ja) | 1993-12-28 | 1993-12-28 | データレート変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0856211A true JPH0856211A (ja) | 1996-02-27 |
| JP3140285B2 JP3140285B2 (ja) | 2001-03-05 |
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ID=18318101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05338432A Expired - Fee Related JP3140285B2 (ja) | 1993-12-28 | 1993-12-28 | データレート変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140285B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827146A3 (en) * | 1996-08-29 | 1998-12-09 | Sharp Kabushiki Kaisha | Digital audio device |
-
1993
- 1993-12-28 JP JP05338432A patent/JP3140285B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827146A3 (en) * | 1996-08-29 | 1998-12-09 | Sharp Kabushiki Kaisha | Digital audio device |
| US5942998A (en) * | 1996-08-29 | 1999-08-24 | Sharp Kabushiki Kaisha | Digital audio device |
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| Publication number | Publication date |
|---|---|
| JP3140285B2 (ja) | 2001-03-05 |
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