JPH0856143A - 周期クロックの可変遅延回路 - Google Patents
周期クロックの可変遅延回路Info
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- JPH0856143A JPH0856143A JP6210506A JP21050694A JPH0856143A JP H0856143 A JPH0856143 A JP H0856143A JP 6210506 A JP6210506 A JP 6210506A JP 21050694 A JP21050694 A JP 21050694A JP H0856143 A JPH0856143 A JP H0856143A
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- 230000010354 integration Effects 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 本発明は、可変遅延回路をデジタル回路のみ
で構成して、集積化に伴うジッタの発生の無い安定した
回路にし、かつ、ＬＳＩ化が容易な、可変遅延回路を実
現することを目的とする。 【構成】 入力である周期クロック信号７０を、初段の
ゲート１２ａの入力端に供給し、一定周期Ｔconstの数
倍を超える伝播遅延を与える複数ゲート１２ａ〜１２ｎ
を直列接続して設け、複数ゲート１２ａ〜１２ｎの各々
の出力端から、セレクタ１６の入力端に接続し、複数ゲ
ート１２ａ〜１２ｎの何れかの出力信号を選択して出力
するセレクタ１６を設ける構成手段。
で構成して、集積化に伴うジッタの発生の無い安定した
回路にし、かつ、ＬＳＩ化が容易な、可変遅延回路を実
現することを目的とする。 【構成】 入力である周期クロック信号７０を、初段の
ゲート１２ａの入力端に供給し、一定周期Ｔconstの数
倍を超える伝播遅延を与える複数ゲート１２ａ〜１２ｎ
を直列接続して設け、複数ゲート１２ａ〜１２ｎの各々
の出力端から、セレクタ１６の入力端に接続し、複数ゲ
ート１２ａ〜１２ｎの何れかの出力信号を選択して出力
するセレクタ１６を設ける構成手段。
Description
【０００１】
【産業上の利用分野】この発明は、周期クロックの出力
タイミングを可変にする遅延回路に関する。
タイミングを可変にする遅延回路に関する。
【０００２】
【従来の技術】従来の例としては、ランプ波の発生とコ
ンパレータを用いて出力タイミングを可変にする遅延回
路がある。これについて、図３と図４を参照して説明す
る。本装置の構成は、図３に示すように、ランプ波発生
部５２ 入力信号である周期クロック信号７０は、一定
周期Ｔconstで発生しているクロック信号である。ラン
プ波発生部５２は、トリガ信号毎に三角波形を発生する
発生器であり、時間に比例した傾きの上昇電圧を発生す
る。即ち、入力である周期クロック信号７０の立ち上が
りをトリガ信号として検出し、図４に示すように、ラン
プ波８０を初期状態にしてから三角波形の上昇電圧信号
を発生開始する。このランプ波８０の出力信号５３をコ
ンパレータ５８の一方の入力端に供給する。ＤＡ変換器
５６は、デジタルデータの設定を受けて、アナログ比較
電圧５７を出力するＤＡ変換器である。外部からの遅延
量設定データ５５を受けて、このデータに対応したアナ
ログ比較電圧５７を、基準の比較電圧としてコンパレー
タ５８の他方の入力端に供給している。コンパレータ５
８は、両者のアナログ電圧を比較するものであり、ラン
プ波８０の上昇電圧が比較電圧５７以上を検出すると出
力信号５９がハイレベルとなる。このように構成するこ
とによって、このＤＡ変換器５６に設定する値を変える
ことにより、入力である周期クロック信号７０に対して
任意の遅延時間を付与して出力することができる。ここ
で、遅延時間の分解能は、ＤＡ変換器５６の分解能と、
ランプ波８０の傾きで決まる為、ＤＡ変換器５６を所望
の分解能のものを使用することで、容易に所望の遅延分
解能を得ることができる。
ンパレータを用いて出力タイミングを可変にする遅延回
路がある。これについて、図３と図４を参照して説明す
る。本装置の構成は、図３に示すように、ランプ波発生
部５２ 入力信号である周期クロック信号７０は、一定
周期Ｔconstで発生しているクロック信号である。ラン
プ波発生部５２は、トリガ信号毎に三角波形を発生する
発生器であり、時間に比例した傾きの上昇電圧を発生す
る。即ち、入力である周期クロック信号７０の立ち上が
りをトリガ信号として検出し、図４に示すように、ラン
プ波８０を初期状態にしてから三角波形の上昇電圧信号
を発生開始する。このランプ波８０の出力信号５３をコ
ンパレータ５８の一方の入力端に供給する。ＤＡ変換器
５６は、デジタルデータの設定を受けて、アナログ比較
電圧５７を出力するＤＡ変換器である。外部からの遅延
量設定データ５５を受けて、このデータに対応したアナ
ログ比較電圧５７を、基準の比較電圧としてコンパレー
タ５８の他方の入力端に供給している。コンパレータ５
８は、両者のアナログ電圧を比較するものであり、ラン
プ波８０の上昇電圧が比較電圧５７以上を検出すると出
力信号５９がハイレベルとなる。このように構成するこ
とによって、このＤＡ変換器５６に設定する値を変える
ことにより、入力である周期クロック信号７０に対して
任意の遅延時間を付与して出力することができる。ここ
で、遅延時間の分解能は、ＤＡ変換器５６の分解能と、
ランプ波８０の傾きで決まる為、ＤＡ変換器５６を所望
の分解能のものを使用することで、容易に所望の遅延分
解能を得ることができる。
【０００３】
【発明が解決しようとする課題】上記説明のように、ラ
ンプ波発生部５２や、ＤＡ変換器５６や、コンパレータ
５８は、アナログ回路で構成している為に、集積化した
ときに隣接信号のノイズの影響を受けて出力信号５９に
ジッタが発生する不具合が生ずる場合がある。また、ア
ナログ混在回路のＬＳＩ化は、コスト高となる場合が多
い。
ンプ波発生部５２や、ＤＡ変換器５６や、コンパレータ
５８は、アナログ回路で構成している為に、集積化した
ときに隣接信号のノイズの影響を受けて出力信号５９に
ジッタが発生する不具合が生ずる場合がある。また、ア
ナログ混在回路のＬＳＩ化は、コスト高となる場合が多
い。
【０００４】そこで、本発明が解決しようとする課題
は、可変遅延回路をデジタル回路のみで構成して、集積
化に伴うジッタの発生の無い安定した回路にして、ＬＳ
Ｉ化が容易な可変遅延回路を実現することを目的とす
る。
は、可変遅延回路をデジタル回路のみで構成して、集積
化に伴うジッタの発生の無い安定した回路にして、ＬＳ
Ｉ化が容易な可変遅延回路を実現することを目的とす
る。
【０００５】
【課題を解決する為の手段】第１図は、本発明による解
決手段を示している。上記課題を解決するために、本発
明の構成では、入力である周期クロック信号７０を、初
段のゲート１２ａの入力端に供給し、一定周期Ｔconst
の数倍を超える伝播遅延を与える複数ゲート１２ａ〜１
２ｎを直列接続して設け、複数ゲート１２ａ〜１２ｎの
各々の出力端から、セレクタ１６の入力端に接続し、複
数ゲート１２ａ〜１２ｎの何れかの出力信号を選択して
出力するセレクタ１６を設ける構成手段にする。これに
より、ゲートの伝播遅延時間Ｔd未満の分解能による、
可変遅延回路の実現手段としている。また、上記複数ゲ
ートとセレクタの構成を、複数段直列に設けて実現する
構成手段もある。
決手段を示している。上記課題を解決するために、本発
明の構成では、入力である周期クロック信号７０を、初
段のゲート１２ａの入力端に供給し、一定周期Ｔconst
の数倍を超える伝播遅延を与える複数ゲート１２ａ〜１
２ｎを直列接続して設け、複数ゲート１２ａ〜１２ｎの
各々の出力端から、セレクタ１６の入力端に接続し、複
数ゲート１２ａ〜１２ｎの何れかの出力信号を選択して
出力するセレクタ１６を設ける構成手段にする。これに
より、ゲートの伝播遅延時間Ｔd未満の分解能による、
可変遅延回路の実現手段としている。また、上記複数ゲ
ートとセレクタの構成を、複数段直列に設けて実現する
構成手段もある。
【０００６】
【作用】ゲート１２ａ〜１２ｎによる全体の伝播遅延Ｔ
totalを、周期Ｔconstの数倍以上設け、これをセレクタ
１６によって選択して出力信号１８とすることで、ゲー
トの伝播遅延時間Ｔd未満の分解能を得る作用がある。
totalを、周期Ｔconstの数倍以上設け、これをセレクタ
１６によって選択して出力信号１８とすることで、ゲー
トの伝播遅延時間Ｔd未満の分解能を得る作用がある。
【０００７】
【実施例】本発明の実施例は、複数のＩＣのゲートによ
る伝播遅延を遅延素子として利用し、これとセレクタを
利用して出力タイミングを可変にする回路である。これ
について、図１を参照して説明する。本装置の構成は、
図１に示すように、複数のゲート１２ａ〜１２ｎ 入力
信号である周期クロック信号７０は、一定周期Ｔconst
の信号とする。複数のゲート１２ａ〜１２ｎは、Ｎ個の
ゲートであり、各々のゲートは、ほぼ同一の伝播遅延Ｔ
dを有する遅延素子として利用する。これらゲートを直
列に接続し、また、各々のゲート１２ｎの出力点からセ
レクタ１６の入力端に供給している。また複数ゲート１
２ａ〜１２ｎのよる全体の伝播遅延Ｔtotalは、周期Ｔc
onstの数倍以上を設けておく。
る伝播遅延を遅延素子として利用し、これとセレクタを
利用して出力タイミングを可変にする回路である。これ
について、図１を参照して説明する。本装置の構成は、
図１に示すように、複数のゲート１２ａ〜１２ｎ 入力
信号である周期クロック信号７０は、一定周期Ｔconst
の信号とする。複数のゲート１２ａ〜１２ｎは、Ｎ個の
ゲートであり、各々のゲートは、ほぼ同一の伝播遅延Ｔ
dを有する遅延素子として利用する。これらゲートを直
列に接続し、また、各々のゲート１２ｎの出力点からセ
レクタ１６の入力端に供給している。また複数ゲート１
２ａ〜１２ｎのよる全体の伝播遅延Ｔtotalは、周期Ｔc
onstの数倍以上を設けておく。
【０００８】セレクタ１６は、Ｎ入力１出力のセレクタ
回路である。Ｎ個のゲートからの遅延された信号の何れ
かを選択信号１７により選択されて出力信号１８とな
る。これにより、出力信号１８の遅延時間は、ゲートの
伝播遅延Ｔd単位の分解能で遅延された信号が出力さで
きることとなる。この結果、得られる分解能は、ゲート
の伝播遅延で決まってしまう。しかし、全体の伝播遅延
Ｔtotalを、周期Ｔconstの数倍以上設ける本発明では、
繰り返し発生している周期クロック信号７０であること
に着目して、１ゲート時間未満の分解能を得ることがで
きる。これについて下記に数値例を示して説明する。
回路である。Ｎ個のゲートからの遅延された信号の何れ
かを選択信号１７により選択されて出力信号１８とな
る。これにより、出力信号１８の遅延時間は、ゲートの
伝播遅延Ｔd単位の分解能で遅延された信号が出力さで
きることとなる。この結果、得られる分解能は、ゲート
の伝播遅延で決まってしまう。しかし、全体の伝播遅延
Ｔtotalを、周期Ｔconstの数倍以上設ける本発明では、
繰り返し発生している周期クロック信号７０であること
に着目して、１ゲート時間未満の分解能を得ることがで
きる。これについて下記に数値例を示して説明する。
【０００９】ゲートの伝播遅延を、例えばＴd＝９０ｐ
ｓとし、使用するゲート個数Ｎ＝９００とし、周期Ｔco
nst＝１０ｎｓと仮定し、セレクタ１６のゲート選択段
数値＝Ｓelとする。ここで、セレクタ１６の伝播遅延
は、説明を容易とする為に０ｎｓと仮定して説明する。
出力点１８での遅延時間は、Ｔx＝Ｔd×Ｓelで表せる。
ここで、Ｔd＝９０ｐｓであるから分解能は、９０ｐｓ
ステップである。次に、Ｔx＞１０ｎｓを超えた位置か
らの遅延時間は、Ｓel＝１１２の位置では、Ｔx＝Ｔd×
Ｓel＝９０×１１２＝１００８０ｐｓである。ここで周
期Ｔconst＝１０ｎｓを引くと、８０ｐｓが直前の入力
周期クロック信号７０との差であり、これが得られた遅
延時間とみなすことができる。即ち、１周期Ｔconst時
間（１０ｎｓ）遅れると８０ｐｓのオフセット時間が加
わった時間が遅延時間になる。同様に、２周期Ｔconst
時間（２０ｎｓ）遅れると７０ｐｓのオフセット時間と
なる。同様に、３周期Ｔconst時間（３０ｎｓ）遅れる
と６０ｐｓのオフセット時間となる。このようにしてＭ
周期Ｔconst時間（Ｍ×１０ｎｓ）遅れると９０−（Ｍ
×１０）ｐｓのオフセット時間となる。上記数値例に示
すように、繰り返し発生している周期クロック信号７０
であることを利用して、ゲートの伝播遅延未満の微少な
遅延時間に対しても、所望の選択信号１７を設定するこ
とで、出力タイミングを細かく可変にできることが判
る。しかも、この実現回路は、デジタル回路のみによっ
て実現でき、ＬＳＩ化に適している。上記において、実
際には、個々のゲートの伝播遅延には、ばらつきが存在
する為に、遅延設定値を決める選択信号１７は、予め校
正しておいた値を用いて設定することで、正常な微少遅
延時間を得ることができる。
ｓとし、使用するゲート個数Ｎ＝９００とし、周期Ｔco
nst＝１０ｎｓと仮定し、セレクタ１６のゲート選択段
数値＝Ｓelとする。ここで、セレクタ１６の伝播遅延
は、説明を容易とする為に０ｎｓと仮定して説明する。
出力点１８での遅延時間は、Ｔx＝Ｔd×Ｓelで表せる。
ここで、Ｔd＝９０ｐｓであるから分解能は、９０ｐｓ
ステップである。次に、Ｔx＞１０ｎｓを超えた位置か
らの遅延時間は、Ｓel＝１１２の位置では、Ｔx＝Ｔd×
Ｓel＝９０×１１２＝１００８０ｐｓである。ここで周
期Ｔconst＝１０ｎｓを引くと、８０ｐｓが直前の入力
周期クロック信号７０との差であり、これが得られた遅
延時間とみなすことができる。即ち、１周期Ｔconst時
間（１０ｎｓ）遅れると８０ｐｓのオフセット時間が加
わった時間が遅延時間になる。同様に、２周期Ｔconst
時間（２０ｎｓ）遅れると７０ｐｓのオフセット時間と
なる。同様に、３周期Ｔconst時間（３０ｎｓ）遅れる
と６０ｐｓのオフセット時間となる。このようにしてＭ
周期Ｔconst時間（Ｍ×１０ｎｓ）遅れると９０−（Ｍ
×１０）ｐｓのオフセット時間となる。上記数値例に示
すように、繰り返し発生している周期クロック信号７０
であることを利用して、ゲートの伝播遅延未満の微少な
遅延時間に対しても、所望の選択信号１７を設定するこ
とで、出力タイミングを細かく可変にできることが判
る。しかも、この実現回路は、デジタル回路のみによっ
て実現でき、ＬＳＩ化に適している。上記において、実
際には、個々のゲートの伝播遅延には、ばらつきが存在
する為に、遅延設定値を決める選択信号１７は、予め校
正しておいた値を用いて設定することで、正常な微少遅
延時間を得ることができる。
【００１０】（応用例）上記実施例の説明では、１つの
セレクタ１６で構成した場合で説明していたが、図２に
示すように、複数ゲートとセレクタの構成を、複数段設
けた構成としても良く、同様にして実施できる。また、
上記実施例の説明では、ゲート１２ａ〜１２ｎに供給す
る電源電圧については、触れていなかったが、他の回路
と独立した電源供給として、この供給電源電圧を変える
ことで、ゲートの伝播遅延の変化が得られる。この変化
を利用して、ゲート１２ａ〜１２ｎ段数Ｎの個数を低減
する手段を併用して実施しても良く同様にして実施でき
る。
セレクタ１６で構成した場合で説明していたが、図２に
示すように、複数ゲートとセレクタの構成を、複数段設
けた構成としても良く、同様にして実施できる。また、
上記実施例の説明では、ゲート１２ａ〜１２ｎに供給す
る電源電圧については、触れていなかったが、他の回路
と独立した電源供給として、この供給電源電圧を変える
ことで、ゲートの伝播遅延の変化が得られる。この変化
を利用して、ゲート１２ａ〜１２ｎ段数Ｎの個数を低減
する手段を併用して実施しても良く同様にして実施でき
る。
【００１１】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。ゲ
ート１２ａ〜１２ｎによる全体の伝播遅延Ｔtotalを、
周期Ｔconstの数倍以上設け、これをセレクタ１６によ
って選択して出力信号１８とすることで、ゲートの伝播
遅延時間Ｔd未満の分解能を得られる効果がある。この
結果、出力タイミングを細かく可変にできる遅延回路を
実現できる。また、この回路は、デジタル回路のみによ
って実現されている為、ＬＳＩ化が容易となる利点があ
る。無論、アナログ回路がない為、集積化に伴うジッタ
の発生の無い安定した可変遅延回路を実現できる。
ているので、下記に記載されるような効果を奏する。ゲ
ート１２ａ〜１２ｎによる全体の伝播遅延Ｔtotalを、
周期Ｔconstの数倍以上設け、これをセレクタ１６によ
って選択して出力信号１８とすることで、ゲートの伝播
遅延時間Ｔd未満の分解能を得られる効果がある。この
結果、出力タイミングを細かく可変にできる遅延回路を
実現できる。また、この回路は、デジタル回路のみによ
って実現されている為、ＬＳＩ化が容易となる利点があ
る。無論、アナログ回路がない為、集積化に伴うジッタ
の発生の無い安定した可変遅延回路を実現できる。
【００１２】
【図１】本発明の、複数ゲートによる伝播遅延を遅延素
子として利用し、これとセレクタを使用して出力タイミ
ングを可変にする遅延回路である。
子として利用し、これとセレクタを使用して出力タイミ
ングを可変にする遅延回路である。
【図２】本発明の、複数ゲートとセレクタの構成を、複
数段設けて構成して、出力タイミングを可変にする遅延
回路である。
数段設けて構成して、出力タイミングを可変にする遅延
回路である。
【図３】従来の、ランプ波の発生とコンパレータを用い
て出力タイミングを可変にする遅延回路例である。
て出力タイミングを可変にする遅延回路例である。
【図４】従来の、ランプ波発生部の三角波形の傾きによ
る出力タイミングの遅延を説明するタイミング図であ
る。
る出力タイミングの遅延を説明するタイミング図であ
る。
１２ａ、１２ｎ ゲート １６ セレクタ １７ 選択信号 １８、５９ 出力信号 ５２ ランプ波発生部 ５５ 遅延量設定データ ５６ ＤＡ変換器 ５７ アナログ比較電圧 ５８ コンパレータ ７０ 周期クロック信号 ８０ ランプ波
Claims (1)
- 【請求項１】 一定周期（Ｔconst）で発生している周
期クロック信号（７０）を受けて、遅延を与えて出力す
る遅延回路において、 一定周期（Ｔconst）の数倍を超える伝播遅延を与え
る、複数ゲート（１２ａ〜１２ｎ）を直列接続して設
け、 当該複数ゲート（１２ａ〜１２ｎ）の各々の出力端か
ら、セレクタ（１６）の入力端に接続し、 当該複数ゲート（１２ａ〜１２ｎ）の何れかの出力信号
を選択して出力するセレクタ（１６）を設け、 以上を具備していることを特徴とした周期クロックの可
変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21050694A JP3378667B2 (ja) | 1994-08-10 | 1994-08-10 | 周期クロックの可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21050694A JP3378667B2 (ja) | 1994-08-10 | 1994-08-10 | 周期クロックの可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0856143A true JPH0856143A (ja) | 1996-02-27 |
| JP3378667B2 JP3378667B2 (ja) | 2003-02-17 |
Family
ID=16590502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21050694A Expired - Fee Related JP3378667B2 (ja) | 1994-08-10 | 1994-08-10 | 周期クロックの可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3378667B2 (ja) |
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-
1994
- 1994-08-10 JP JP21050694A patent/JP3378667B2/ja not_active Expired - Fee Related
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