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JPH08201432A - プローブシート及びその製造方法 - Google Patents

プローブシート及びその製造方法

Info

Publication number
JPH08201432A
JPH08201432A JP7009404A JP940495A JPH08201432A JP H08201432 A JPH08201432 A JP H08201432A JP 7009404 A JP7009404 A JP 7009404A JP 940495 A JP940495 A JP 940495A JP H08201432 A JPH08201432 A JP H08201432A
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor layer
forming
metal wiring
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7009404A
Other languages
English (en)
Inventor
Isao Miyanaga
績 宮永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP7009404A priority Critical patent/JPH08201432A/ja
Priority to KR1019950052202A priority patent/KR0174315B1/ko
Priority to US08/590,572 priority patent/US5843844A/en
Publication of JPH08201432A publication Critical patent/JPH08201432A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
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    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • G—PHYSICS
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    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • G—PHYSICS
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    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support

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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

(57)【要約】 【目的】 バンプと半導体ウェハの電極パッドとの間の
接触抵抗を均一にすると共に、バンプと半導体ウェハの
電極パッドとの間の導通不良を解消する。 【構成】薄膜となる半導体層６の上にバンプ形成部１０
を有する絶縁膜８が形成されている。絶縁膜８の上にバ
ンプ形成部１０に埋めこまれるように金属配線パターン
１１が形成されている。金属配線パターン１１の上に絶
縁膜１２、金属配線パターン１３及び絶縁膜１４が順次
形成されている。金属配線パターン１１のバンプ形成部
１０の下面にはＮｉよりなるバンプ１８が形成されてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体ウェハ上の集積回
路をウェハ状態で検査するためのプローブシート及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年ＬＳＩの高速度化の進展と共に、Ｌ
ＳＩ間の信号伝達速度の向上が図られている。その手法
の１つに、マルチチップモジュール（ＭＣＭ）がある。
マルチチップモジュールは、パッケージングしないＬＳ
Ｉ同士を非常に近距離に配置して端子間を接続すること
によりＬＳＩ間の信号伝達速度を高めている。
【０００３】ところで、このマルチチップモジュールに
は、パッケージングしていないいわゆるベアチップ状態
のＬＳＩが必要である。そのためＬＳＩに対して半導体
ウェハ状態で行なう検査の要望が高まってきている。
【０００４】これを実現するため従来、シリコンウェハ
上に配線及びバンプが形成されたプローブカードが提案
されている[David B, et.al., "A COST-EFFECTIVE WAFE
R-LEVEL BURN-IN TECHNOLOGY", Proc. ICEMM, Denver,
pp.34-40(1994)] 。
【０００５】図１６は従来のプローブカードによる検査
方法を示す断面図である。図１６において、１は電源、
ＧＮＤ及び信号用配線パターン（図示せず）が形成され
たシリコン基板、２はシリコン基板１の配線上に形成さ
れたはんだよりなるバンプ、３はバンプ２及びシリコン
基板１上の配線を電気的に外部に通じさせるためのリボ
ンケーブルであって、シリコン基板１、バンプ２及びリ
ボンケーブル３によってプローブカードが構成されてい
る。また、図１６において、４はプローブカードの上に
配置されたシリコンよりなる半導体ウェハである。
【０００６】検査は、前記プローブカードの上に半導体
ウェハ４をＬＳＩの電極パッド（図示せず）とバンプ２
とが接触するように配置して行なわれる。また、検査に
要する外部との電気的な接続はＬＳＩの電極パッド、バ
ンプ２、シリコン基板１上の配線及びリボンケーブル４
を介して行なわれる。
【０００７】以上のように、半導体ウェハ４上のＬＳＩ
の検査は、半導体ウェハ４上のＬＳＩ全てに電源電圧及
び信号を供給して、全てのＬＳＩに対して同時に行なう
ことができる。また、シリコン基板１及び半導体ウェハ
４の各熱膨張係数が等しいため、温度を変化させてもＬ
ＳＩの電極パッドとバンプ２との位置ずれが起こらない
ので、半導体ウェハ状態でのＬＳＩのバーンイン検査が
実現できる。
【０００８】
【発明が解決しようとする課題】しかしながら、前記の
ような従来のプローブカードにおいては、加圧してシリ
コン基板１と半導体ウェハ４とを接触させても両者が硬
質なため、プローブカードのシリコン基板１又は半導体
ウェハ４に生じる反りや、バンプ２の高さのバラツキに
より、バンプ２と半導体ウェハ４の電極パッドとの間の
接触抵抗がウェハ面内で均一にならないことや、一部が
導通しなくなるという問題点があった。
【０００９】前記の点に鑑み、本発明は、バンプと半導
体ウェハの電極パッドとの間の接触抵抗を均一にすると
共に、バンプと半導体ウェハの電極パッドとの間の導通
不良をなくすことを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体よりなる薄膜にバンプと金属配線
パターンとを形成し、検査時に薄膜を変形させることに
より、バンプと電極パッドとを確実に接触させるもので
ある。
【００１１】具体的に請求項１の発明が講じた解決手段
は、プローブシートを、所定の領域が開口した半導体よ
りなる薄膜と、該薄膜の一面側に形成され前記所定の領
域内に開口部を有する第１の絶縁膜と、該第１の絶縁膜
の一面側に前記開口部を埋めるように形成された金属配
線パターンと、該金属配線パターンの一面側の全面に形
成された第２の絶縁膜と、前記金属配線パターンにおけ
る前記開口部に位置する部位の他面側に該金属配線パタ
ーンと電気的に接続するように形成されたバンプとを備
えている構成とするものである。
【００１２】請求項２の発明が講じた解決手段は、プロ
ーブシートを、半導体よりなる薄膜と、該薄膜の一面側
の全面に形成された第１の絶縁膜と、該第１の絶縁膜の
一面側に形成された金属配線パターンと、該金属配線パ
ターンの一面側に形成され開口部を有する第２の絶縁膜
と、前記開口部内に前記金属配線パターンと電気的に接
続し且つ前記第２の絶縁膜よりも突出するように形成さ
れたバンプとを備えている構成とするものである。
【００１３】請求項３の発明が講じた解決手段は、プロ
ーブシートを、所定の領域が開口した半導体よりなる薄
膜と、該薄膜の一面側の全面に形成され前記所定の領域
内に第１の開口部を有する第１の絶縁膜と、該第１の絶
縁膜の一面側に前記第１の開口部を埋めるように形成さ
れた金属配線パターンと、該金属配線パターンにおける
前記第１の開口部に位置する部位の他面側に該金属配線
パターンと電気的に接続するように形成された第１のバ
ンプと、前記金属配線パターンの一面側の全面に形成さ
れ第２の開口部を有する第２の絶縁膜と、該第２の絶縁
膜の前記第２の開口部内に前記金属配線パターンと電気
的に接続し且つ前記第２の絶縁膜よりも突出するように
形成された第２のバンプとを備えている構成とするもの
である。
【００１４】請求項４の発明が講じた解決手段は、プロ
ーブシートの製造方法を、半導体基板の一面に、所定の
領域が開口し前記半導体基板とは不純物濃度または導電
型が異なる半導体層を形成する第１の工程と、前記半導
体層の一面側に全面に亘って第１の絶縁膜を形成する第
２の工程と、前記所定の領域内の前記第１の絶縁膜にに
前記半導体層が露出しないように開口部を形成する第３
の工程と、前記第１の絶縁膜の一面側に全面に亘って金
属膜を堆積する第４の工程と、前記金属膜を前記開口部
内の部分が残存するように選択的にエッチングすること
により金属配線パターンを形成する第５の工程と、前記
金属配線パターンの一面側に全面に亘って第２の絶縁膜
を堆積する第６の工程と、前記半導体層をエッチングス
トッパーとしてエッチングすることにより前記半導体基
板を除去して、前記金属配線パターンを他面側に露出さ
せる第７の工程と、前記金属配線パターンにおける他面
側の露出した領域にメッキ法によりバンプを形成する第
８の工程とを備えた構成とするものである。
【００１５】請求項５の発明が講じた解決手段は、請求
項４の構成に、前記第１の工程は、前記半導体基板の一
面にエピタキシャル成長法により半導体層を形成する半
導体層形成工程と、前記半導体層に対して選択的にエッ
チングを行なって前記所定の領域を開口させる開口部形
成工程とを有しているという構成を付加するものであ
る。
【００１６】請求項６の発明が講じた解決手段は、請求
項５の構成に、前記開口部形成工程は、前記不純物濃度
または導電型の違いを利用し前記半導体基板をエッチン
グストッパーとしてエッチングする工程を含むという構
成を付加するものである。
【００１７】請求項７の発明が講じた解決手段は、請求
項４の構成に、前記第１の工程は、半導体層をイオン注
入法により形成する半導体層形成工程と、前記半導体層
の一面側に全面に亘って他の半導体層を形成する他の半
導体層形成工程と、前記半導体層および前記他の半導体
層に対して選択的にエッチングを行なって前記所定の領
域を開口させる開口部形成工程とを有しているという構
成を付加するものである。
【００１８】請求項８の発明が講じた解決手段は、請求
項７の構成に、前記他の半導体層形成工程はエピタキシ
ャル成長法により前記半導体層を形成するという構成を
付加するものである。
【００１９】請求項９の発明が講じた解決手段は、請求
項７の構成に、前記開口部形成工程は、前記不純物濃度
または導電型の違いを利用し前記半導体基板をエッチン
グストッパーとしてエッチングする工程を含むという構
成を付加するものである。
【００２０】請求項１０の発明が講じた解決手段は、プ
ローブシートの製造方法を、半導体基板の一面側に全面
に亘って前記半導体基板とは不純物濃度または導電型が
異なる半導体層を形成する第１の工程と、前記半導体層
の一面側に全面に亘って第１の絶縁膜を形成する第２の
工程と、前記第１の絶縁膜の一面側に全面に亘って金属
膜を堆積する第３の工程と、前記金属膜を選択的にエッ
チングすることにより金属配線パターンを形成する第４
の工程と、前記金属配線パターンの一面側に全面に亘っ
て第２の絶縁膜を形成する第５の工程と、前記第２の絶
縁膜に開口部を形成して、前記金属配線パターンを前記
開口部に露出させる第６の工程と、前記金属配線パター
ンにおける前記開口部に露出した部位にメッキ法により
バンプを形成する第７の工程と、前記半導体基板を除去
する第８の工程とを備えた構成とするものである。
【００２１】請求項１１の発明が講じた解決手段は、請
求項１０の構成に、前記第１の工程は、前記半導体層を
エピタキシャル成長法により形成するという構成を付加
するものである。
【００２２】請求項１２の発明が講じた解決手段は、請
求項１０の構成に、前記第１の工程は、前記半導体層を
イオン注入法により形成する半導体層形成工程と、前記
半導体層の一面側に全面に亘って他の半導体層を形成す
る他の半導体層形成工程とを有するという構成を付加す
るものである。
【００２３】請求項１３の発明が講じた解決手段は、請
求項１２の構成に、前記他の半導体層形成工程は前記他
の半導体層をエピタキシャル成長法により形成するとい
う構成を付加するものである。
【００２４】請求項１４の発明が講じた解決手段は、プ
ローブシートの製造方法を、半導体基板の一面側に全面
に亘って第１の絶縁膜を形成する第１の工程と、前記第
１の絶縁膜に開口部を形成して前記半導体基板を前記開
口部に露出させる第２の工程と、前記第１の絶縁膜の一
面側に全面に亘って金属膜を堆積する第３の工程と、前
記金属膜を選択的にエッチングすることにより金属配線
パターンを形成する第４の工程と、前記金属配線パター
ンの一面側に全面に亘って第２の絶縁膜を形成する第５
の工程と、前記第２の絶縁膜の一面側に全面に亘って半
導体層を形成する第６の工程と、前記半導体層の一面側
に全面に亘って第３の絶縁膜を形成する第７の工程と、
前記半導体基板を除去する第８の工程と、前記金属配線
パターンにおける他面側の露出した領域にメッキ法によ
りバンプを形成する第９の工程とを備えた構成とするも
のである。
【００２５】
【作用】請求項１及び２の構成により、バンプと電極パ
ッドとが対応するようにプローブシートと半導体ウェハ
とを対向させて互いに接近するように加圧すると、半導
体ウェハの反り又はバンプの高さのバラツキに応じてプ
ローブシートが柔軟に変形するので、バンプと電極パッ
ドとの間の接触が均一且つ確実になる。
【００２６】請求項３の構成により、請求項１及び２の
作用が得られると共に、プローブシートの両側にバンプ
が形成されているので、プローブシートの両側にＬＳＩ
が形成された半導体ウェハを配置するとプローブシート
をはさんでＬＳＩ間を接続することや両側のＬＳＩを同
時に検査する。
【００２７】請求項４の構成により、半導体層をエッチ
ングストッパーとしてエッチングすると、半導体基板が
除去されて金属配線パターンが他面側に露出するので、
金属配線パターンにおける他面側に露出した領域にメッ
キ法によりバンプを形成することができる。
【００２８】請求項５の構成により、半導体基板の一面
にエピタキシャル成長法により半導体層が形成した後、
該半導体層に対して選択的にエッチングを行なうと、所
定の領域が開口した半導体層が形成される。
【００２９】請求項６の構成により、半導体基板と半導
体層との間の不純物濃度又は導電型の違いを利用して半
導体基板に対してエッチングを行なうので半導体基板を
エッチングストッパーとするエッチングが確実に行なわ
れる。
【００３０】請求項７の構成により、イオン注入法によ
り半導体層を形成して半導体層の一面側に全面に亘って
他の半導体層を形成した後、半導体層及び他の半導体層
に対して選択的にエッチングを行なうと、半導体基板と
不純物濃度又は導電型の違う半導体層が容易にできる。
【００３１】請求項８の構成により、エピタキシャル成
長法により他の半導体層が形成される。
【００３２】請求項９の構成により、半導体基板と半導
体層との間の不純物濃度または導電型の違いを利用して
半導体層に対して半導体基板をエッチングストッパーと
してエッチングを行なうことで開口部が形成される。
【００３３】請求項１０の構成により、半導体層上に形
成した金属配線パターンの一面側に開口部を有する絶縁
膜を形成して、該絶縁膜の開口部をマスクとしてエッチ
ングを行なうと、開口部に金属配線パターンが露出し
て、メッキ法によりバンプを形成することができる。
【００３４】請求項１１の構成により、エピタキシャル
成長法により半導体層が形成される。
【００３５】請求項１２の構成により、イオン注入法に
より半導体層を形成して半導体層の一面側に全面に亘っ
て他の半導体層を形成すると、半導体基板の一面側に半
導体基板とは不純物濃度または導電型が異なる半導体層
が形成される。
【００３６】請求項１３の構成により、エピタキシャル
成長法により他の半導体層が形成される。
【００３７】請求項１４の構成により、絶縁膜をエッチ
ングストッパーとしてエッチングすると、半導体基板が
除去されて金属配線パターンが他面側に露出するので、
金属配線パターンにおける他面側に露出した領域にメッ
キ法によりバンプを形成することができる。
【００３８】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の第１実施例のプローブ
シートの断面図である。図１において、６は薄膜として
のＰ形のシリコン層、８は第１の絶縁膜としての第１の
シリコン酸化膜、１２は第２のシリコン酸化膜、１４は
第２の絶縁膜としての最上層のシリコン酸化膜、１７は
マスク用のシリコン酸化膜、１０は開口部としてのバン
プ形成部、１１は銅よりなる第１層の金属配線パター
ン、１３は銅よりなる第２層の金属配線パターン、１５
は外部電極、１８はＮｉよりなるバンプ、１９は固定用
支持リングである。図１に示すように、薄く形成したシ
リコン層６の下側にバンプ１８が設けられた構造をして
いる。ＬＳＩが形成された半導体ウェハの検査を行なう
場合には、プローブシートの下側に、ＬＳＩの電極パッ
ドとバンプ１８とが接触するように半導体ウェハを配置
する。
【００３９】このプローブシートは柔軟になるよう薄く
形成したシリコン層６にメッキ法により安価にプローブ
端子となるバンプ１８が形成された構造なので、ＬＳＩ
が形成されたシリコンの半導体ウェハを、バンプ１８と
電極パッドとが対応するようにプローブシートと半導体
ウェハとを対向させて互いに接近するように加圧する
と、半導体ウェハの反り又はバンプ１８の高さのバラツ
キに応じてプローブシートが柔軟に変形するので、バン
プ１８と電極パッドとの間の接触が均一且つ確実にな
る。従って、半導体ウェハ面内の接触抵抗のバラツキの
低減とバンプ１８と半導体ウェハ上の電極パッドとの間
の接触不良の解消が図られる。
【００４０】次に前記プローブシートの製造方法につい
て説明する。図２及び図３は本発明の第１実施例に係る
プローブシートの第１の製造方法を示す工程断面図であ
る。まず、図２（ａ）に示すように、例えば低濃度（例
えば１０18／ｃｍ3 以下）のＮ型で裏面が（１００）面
のシリコン基板５上にＰ型不純物（例えばボロン）を１
０20／ｃｍ3 以上の高濃度に含んだシリコン層６を５０
μｍ程度にエピタキシャル成長させ、さらに２μｍ程度
のシリコン酸化膜７を形成する。
【００４１】次に、図２（ｂ）に示すように、レジスト
パターンをマスクとしてエッチングを行なうことによ
り、バンプ形成領域のシリコン酸化膜７を除去し、さら
にシリコン酸化膜７をマスクとしてシリコン層６をエッ
チングする。このとき例えばＨＦ−ＨＮＯ3 −ＣＨ3 Ｃ
ＯＯＨ系のエッチング液を用いてエッチングを行う。Ｈ
Ｆ−ＨＮＯ3 −ＣＨ3 ＣＯＯＨ系のエッチング液は不純
物が１０19／ｃｍ3 以上の高濃度層のみを選択的に除去
するので、このエッチングによりシリコン層６のバンプ
形成領域を選択的に除去してシリコン基板５を露出させ
ることができる。
【００４２】次に、図２（ｃ）に示すように、シリコン
酸化膜７を除去した後、全面に亘って２μｍ程度の第１
のシリコン酸化膜８を形成し、レジストパターン９をマ
スクとしてエッチングを行なうことにより、バンプ形成
部１０上の第１のシリコン酸化膜８を除去する。
【００４３】次に、図３（ａ）に示すように、例えば銅
よりなる金属膜を全面に亘って４μｍ程度に堆積した
後、レジストパターンをマスクとしてエッチングを行な
うことにより、この金属膜よりなる金属配線パターン１
１を形成する。このときバンプ形成部１０上の金属膜は
除去せずに残しておく。その後、全面に亘って第２のシ
リコン酸化膜１２を２μｍ程度に形成し、さらに必要に
応じて図３（ａ）に示すような多層配線構造を形成す
る。尚、上層の金属配線パターン１３及び最上層のシリ
コン酸化膜１４の膜厚は金属配線パターン１１及び第２
のシリコン酸化膜１２と同程度とする。最上層のシリコ
ン酸化膜１４をレジストパターンをマスクとしてエッチ
ングを行なうことにより選択的に除去して、上層の金属
配線パターン１３の一部を露出させて外部電極１５を形
成した後、厚さ５μｍ程度のポリイミド膜１６を全面に
堆積する。
【００４４】次に、図３（ｂ）に示すように、シリコン
基板５の裏面の全面に亘ってシリコン酸化膜を２μｍ程
度に形成し、レジストパターンをマスクとしてエッチン
グを行なうことにより、周辺部分のみにマスク用のシリ
コン酸化膜１７を残す。その後、シリコン酸化膜１７を
マスクにしてシリコン基板５をエッチングし、シリコン
層６の固定用支持リング１９を形成する。このとき、例
えばエチレンジアミン（モル比４３．８％）、ピロカテ
コール（モル比４．２％）及び純水（モル比５２％）か
らなるエッチング液（以後ＥＰＷ液とする）を用いてエ
ッチングを行う。ＥＰＷ液は（１００）面のシリコン面
をエッチングすると共に７×１０19／ｃｍ3 以上のボロ
ンなどのＰ型不純物がドープされたシリコン層をエッチ
ングしないという性質があり、このＥＰＷ液を用いるこ
とにより選択的にシリコン基板５をエッチングしてシリ
コン層６および金属配線パターン１１を露出させる。
【００４５】次に、図３（ｃ）に示すように、ポリイミ
ド膜１６を除去した後、バンプ形成部１０上にメッキ法
によりプローブ端子となるＮｉよりなるバンプ１８を形
成する。
【００４６】以上の工程により形成されたプローブシー
トに、ＬＳＩが形成されたシリコンの半導体ウェハを、
バンプ１８と電極パッドとが対応するようにプローブシ
ートと半導体ウェハとを対向させて互いに接近するよう
に加圧すると、半導体ウェハの反り又はバンプ１８の高
さのバラツキに応じてプロ−ブシ−トが柔軟に変形する
ので、バンプ１８と電極パッドとの間の接触が均一且つ
確実になる。従って、バンプ１８と電極パッドとの間の
接触不良が解消され、半導体ウェハ面内の接触抵抗のバ
ラツキが低減し、半導体ウェハ上の各ＬＳＩへの電源の
供給、信号の入力および読み出しが確実に実現できる。
【００４７】また、この状態で温度を変化させてもプロ
ーブシートの熱膨張係数は、シリコン層６に支配される
ので、半導体ウェハとプローブシートとの熱膨張係数は
等しくなり、位置ずれが生じない。また、バンプ１８側
のシリコン層６の表面は加圧する前に平坦にできるの
で、半導体ウェハとプローブシートとのアライメントが
容易になる。また、メッキ法によりプローブ端子となる
バンプ１８を形成しており、非常に安価で頑丈なプロー
ブ端子を実現している。さらに、シリコン層６をエピタ
キシャル成長させて形成しているため、断裂しにくくプ
ローブシートの耐久性が向上している。
【００４８】尚、前記実施例ではシリコン基板５には低
濃度のＮ型、シリコン層６には高濃度のＰ型を用いた
が、これに限らず互いに不純物濃度差または導電型の違
いを利用して、半導体層をエッチングストッパーとする
エッチングができる不純物濃度または導電型の組み合せ
であればよい。例えば、シリコン基板５を不純物濃度１
０20／ｃｍ3 以上のＰ型、シリコン層６を不純物濃度１
０18／ｃｍ3 以下のＮ型とし、シリコン層６の表面が
（１００）面になるようエピタキシャル成長させる場合
には、図２（ｂ）のシリコン層６のエッチングにはＥＰ
Ｗ液を用い、図３（ｂ）のシリコン基板５のエッチング
にはＨＦ−ＨＮＯ3 −ＣＨ3 ＣＯＯＨ系のエッチング液
を用いればよい。また、金属配線パターン１１には銅を
用いたが、これに限らず、シリコン基板５のエッチング
を行なう際にエッチングに耐え、且つ表面にバンプが形
成できる金属ならば他のものでもよい。例えば金属配線
パターン１１にＡｕを用い、バンプ１８を金メッキによ
り形成してもよい。
【００４９】図４及び図５は本発明の第１実施例に係る
プローブシートの第２の製造方法を示す工程断面図であ
る。図４（ａ）に示すように、例えば低濃度（例えば１
０18／ｃｍ3 以下）のＮ型で表面及び裏面が（１００）
面のシリコン基板５上にＰ型不純物（例えばボロン）を
イオン注入し１０20／ｃｍ3 以上の高不純物濃度の第１
の半導体層としてのＰ型のシリコン層２０を１μｍ程度
に形成する。
【００５０】次に、図４（ｂ）に示すように、Ｐ型のシ
リコン層２０の上に例えば低濃度（例えば１０18／ｃｍ
3 以下）のＮ型のシリコン層２１を表面が（１００）面
になるように厚さ５０μｍ程度にエピタキシャル成長さ
せる。
【００５１】次に、図４（ｃ）に示すように、全面に亘
ってシリコン酸化膜７を２μｍ程度に形成した後、レジ
ストパターンをマスクとしてエッチングを行なうことに
より、バンプ形成領域のシリコン酸化膜７を除去し、さ
らにシリコン酸化膜７をマスクとしてＮ型のシリコン層
２１をエッチングする。このときＥＰＷ液を用いること
により選択的にＮ型のシリコン層２１をエッチングして
Ｐ型のシリコン層２０を露出させる。さらにシリコン酸
化膜７及びＮ型のシリコン層２１をマスクとしてＰ型の
シリコン層２０をＨＦ−ＨＮＯ3 −ＣＨ3 ＣＯＯＨ系の
エッチング液を用いて選択的にエッチングし、シリコン
基板５を露出させる。この後、図４（ｄ）の工程は図２
（ｃ）の工程と同じであり、また、図５（ａ）〜（ｃ）
の各工程は図３（ａ）〜（ｃ）の各工程と同じであるの
で、同一の部材に対しては同一の符号を付して説明を省
略する。
【００５２】この第２の製造方法では、Ｐ型のシリコン
層２０の形成にイオン注入法を用いている。シリコン層
を高不純物濃度にエピタキシャル成長させることは難し
いが、イオン注入法を用いれば、エッチングストッパー
として用いる高濃度の不純物をＰ型のシリコン層２０へ
ドープすることが容易に実現できる。
【００５３】図６は本発明の第２実施例のプローブシー
トの断面図である。図６において、６は薄膜としてのＰ
形のシリコン層、２２は第１の絶縁膜としての第１のシ
リコン酸化膜、２４は第２のシリコン酸化膜、２７は第
２の絶縁膜としての最上層のシリコン酸化膜、３２はマ
スク用のシリコン酸化膜、２８は開口部としてのバンプ
形成部、２３は銅よりなる第１層の金属配線パターン、
２５及び２６は銅よりなる第２層の金属配線パターン、
２９はＮｉよりなるバンプ、３０は外部電極、３３は固
定用支持リングである。図６に示すように、薄く形成し
たシリコン層６の上側にバンプ２９が設けられた構造を
している。ＬＳＩが形成されたウェハの検査を行なう場
合には、プローブシートの上側に、ＬＳＩの電極パッド
とバンプ２９とが接触するようにウェハを配置する。
【００５４】第２実施例のプローブシートは、第１実施
例のプローブシートが下側にバンプ１８を設けているの
に対して、上側にバンプ２９を設けている。第２実施例
のプローブシートも第１実施例のプローブシートと同様
の効果を有する。
【００５５】図７及び図８は本発明の第２実施例に係る
プローブシートの第１の製造方法を示す工程断面図であ
る。まず、図７（ａ）に示すように、例えば低濃度（例
えば１０18／ｃｍ3 以下）のＮ型で裏面が（１００）面
のシリコン基板５上にＰ型不純物（例えばボロン）を１
０20／ｃｍ3 以上の高濃度に含んだシリコン層６を５０
μｍ程度にエピタキシャル成長させる。
【００５６】次に、図７（ｂ）に示すように、シリコン
層６上に第１のシリコン酸化膜２２を２μｍ程度に形成
し、さらに例えば銅よりなる金属膜を４μｍ程度に堆積
する。金属膜に対してレジストパターンをマスクとして
エッチングを行なうことにより、金属配線パターン２３
を形成する。そして必要に応じて図７（ｂ）に示すよう
に多層配線構造にする。尚、第２層の金属配線パターン
２５及び２６の膜厚は第１層の金属配線パターン２３と
同程度、第２のシリコン酸化膜２４の膜厚は第１のシリ
コン酸化膜２２と同程度とする、その後、全面に亘って
最上層のシリコン酸化膜２７を２μｍ程度に形成した
後、バンプ形成部２８の最上層のシリコン酸化膜２７を
レジストパターンををマスクとしてエッチングを行なう
ことにより選択的に除去し、例えば銅よりなる第２層の
金属配線パターン２５を露出し、バンプ形成部２８を形
成する。
【００５７】次に、図７（ｃ）に示すように、バンプ形
成部２８上にメッキ法により、プローブ端子となるバン
プ２９を形成する。
【００５８】次に、図８（ａ）に示すように、最上層の
シリコン酸化膜２７をレジストパターンをマスクとして
エッチングを行なうことにより選択的に除去して第２層
の第２の金属配線パターン２６の一部を露出させ、外部
電極３０を形成する。
【００５９】次に、図８（ｂ）に示すように、５μｍ程
度のポリイミド膜３１を全面に亘って堆積した後、シリ
コン基板５の裏面全面に亘ってマスク用のシリコン酸化
膜３２を２μｍ程度に形成し、レジストパターンをマス
クとしてエッチングを行なうことにより、周辺部分のみ
にマスク用のシリコン酸化膜３２を残す。
【００６０】次に、図８（ｃ）に示すように、マスク用
のシリコン酸化膜３２をマスクにしてシリコン基板５を
エッチングし、シリコン層６の固定用支持リング３３を
形成する。このとき第１実施例の製造方法と同様にＥＰ
Ｗ液を用いてエッチングを行ない、シリコン層６を裏面
側から露出させる。そして最後にポリイミド膜３１を除
去する。
【００６１】以上の工程で形成されたプローブシート
は、第１実施例と同様の効果を有すると共にシリコン層
６をエッチングする必要がないので、第１実施例の製造
工程よりも製造工程が簡略化できる。
【００６２】尚、本実施例ではシリコン基板５には低濃
度のＮ型、シリコン層６には高濃度のＰ型を用いたが、
これに限らず不純物濃度差または導電型の違いを利用し
て半導体層をエッチングストッパーとしてシリコン基板
５をエッチングできる不純物濃度または導電型の組み合
せであればよい。例えば、シリコン基板５を不純物濃度
１０20／ｃｍ3 以上のＰ型、シリコン層６を不純物濃度
１０18／ｃｍ3 以下のＮ型とすると図８（ｃ）のシリコ
ン基板５のエッチングにはＨＦ−ＨＮＯ3 −ＣＨ3 ＣＯ
ＯＨ系のエッチング液を用いればよい。
【００６３】また、第２層の金属配線パターン２５には
銅を用いたが、これに限らず、表面にバンプが形成でき
る金属ならば他のものでもよい。例えば第２層の金属配
線パターン２５にＡｕを用い、バンプ２９を金メッキに
より形成してもよい。
【００６４】図９及び図１０は本発明の第２実施例に係
るプローブシートの第２の製造方法を示す工程断面図で
ある。図９（ａ）に示すように、例えば低濃度（例えば
１０18／ｃｍ3 以下）のＮ型で裏面が（１００）面のシ
リコン基板５上にＰ型不純物（例えばボロン）をイオン
注入し、１０20／ｃｍ3 以上の高不純物濃度の第１の半
導体層としてのＰ型のシリコン層２０を１μｍ程度に形
成する。
【００６５】次に、図９（ｂ）に示すように、Ｐ型のシ
リコン層２０の上に例えば低濃度（例えば１０18／ｃｍ
3 以下）のＮ型のシリコン層２１を厚さ５０μｍ程度に
エピタキシャル成長させる。この工程後、図９（ｃ）の
工程は図７（ｂ）の工程と同じであり、図１０（ａ）の
工程は図７（ｃ）の工程と同じであり、図１０（ｂ）〜
図１０（ｄ）の工程は図８（ａ）〜（ｃ）の工程と同じ
であるので、同一の部材に対しては同一の符号を付して
説明を省略する。
【００６６】この第２の製造方法は、第１実施例に係る
プローブシートの第２の製造方法と同様、Ｐ型のシリコ
ン層２０の形成にイオン注入法を用いており、このイオ
ン注入法によりエッチングストッパーとして用いる高濃
度の不純物のＰ型のシリコン層２０へのドープを容易に
している。
【００６７】図１１及び図１２は本発明の第３実施例に
係るプローブシートの断面図である。図１１において、
３５は薄膜としてのＰ型のシリコン層、３６は第１の絶
縁膜としてのシリコン酸化膜、３８は第２の絶縁膜とし
てのシリコン酸化膜、３９はマスク用のシリコン酸化
膜、３７は第１層の金属配線パターン、４０はＮｉより
なる第１のバンプ、４１はＮｉよりなる第２のバンプ、
４２はＮｉよりなる第３のバンプ、３４は固定用支持リ
ングである。また、図１２において、３５は薄膜として
のＰ型のシリコン層、３６は第１の絶縁膜としてのシリ
コン酸化膜、３８は第２の絶縁膜としてのシリコン酸化
膜、３９はマスク用のシリコン酸化膜、３７は第１層の
第１の金属配線パターン、４６は第１層の第２の金属配
線パターン、４３Ｎｉよりなる第１のバンプ、４４はＮ
ｉよりなる第２のバンプ、４５はＮｉよりなる第３のバ
ンプ、４７ａは第１の外部電極、４７ｂは第２の外部電
極、３４は固定用支持リングである。
【００６８】本第３実施例は、図１１に示すように、薄
く形成したシリコン層３５の両側に第１のバンプ４０、
第２のバンプ４１及び第３のバンプ４２が形成されてお
り、これらのバンプは互いに第１層の金属配線パターン
３７によって接続されている。これは第１実施例の製造
方法及び第２実施例の製造方法の工程を取り入れること
により実現できる。図１１に示すような構成では、異な
る半導体ウェハをプローブシートの表側及び裏側に配置
し、各半導体ウェハのＬＳＩ電極パッドと第１のバンプ
４０、第２のバンプ４１及び第３のバンプ４２とを導通
させることによりプローブシートの両側の半導体ウェハ
上のＬＳＩ同士を電気的に接続させてマルチチップモジ
ュール（ＭＣＭ）を形成することができる。また、図１
２に示すように、第１のバンプ４３、第２のバンプ４４
又は第３のバンプ４５と導通する第１の外部電極４７ａ
又は第２の外部電極４７ｂを形成すれば、このプローブ
シートの両側の各半導体ウェハ上のＬＳＩを同時に検査
することができる。
【００６９】図１３は本発明の第４実施例のプローブシ
ートの断面図である。５５は薄膜としての多結晶シリコ
ン層、４８は第１の絶縁膜としての第１のシリコン酸化
膜、５２は第２のシリコン酸化膜、５４は第２の絶縁膜
としての第３のシリコン酸化膜、５６は第３の絶縁膜と
しての最上層のシリコン酸化膜、５８はマスク用のシリ
コン酸化膜、５１は開口部としてのバンプ形成部、５０
は銅よりなる第１層の金属配線パターン、５３は銅より
なる第２層の金属配線パターン、５９はＮｉよりなるバ
ンプ、６０は外部電極、５７は固定用支持リングであ
る。図１３に示すように、薄く形成された多結晶シリコ
ン層５５の下側にバンプ５９が設けられた構造をしてい
る。ＬＳＩが形成された半導体ウェハの検査を行なう場
合には、このプローブシートの下側にＬＳＩの電極パッ
ドとバンプ５９とが接触するように半導体ウェハを配置
する。
【００７０】このプローブシートは第１実施例のプロー
ブシートに対して、プローブシートを構成する薄膜に多
結晶シリコン層５５を使用している。このプローブシー
トも第１実施例のプローブシートと同様の効果を有する
と共に、多結晶シリコン層５５を使用することにより、
前記の実施例よりも安価にプローブシートを形成するこ
とができる。
【００７１】図１４及び図１５は本発明の第４実施例に
係るプローブシートの製造方法を示す工程断面図であ
る。まず、図１４（ａ）に示すように、例えば低濃度
（例えば１０18／ｃｍ3 以下）のＮ型で裏面が（１０
０）面のシリコン基板５上に厚さ２μｍ程度の第１のシ
リコン酸化膜４８を形成する。さらにレジストパターン
４９を塗布した後、このレジストパターン４９をマスク
として第１のシリコン酸化膜４８を選択的にエッチング
し、バンプ形成部５１のシリコン基板５を露出させる。
【００７２】次に、図１４（ｂ）に示すように、例えば
銅よりなる第１層の金属配線パターン５０を全面に亘っ
て４μｍ程度に堆積する。
【００７３】次に、図１４（ｃ）に示すように、レジス
トパターンをマスクとしてエッチングを行なうことによ
り、第１層の金属配線パターン５０をバンプ形成部５１
を残した配線パターンの形成にする。そして必要に応じ
て多層配線構造にする。尚、第２層の金属配線パターン
５３及び第２のシリコン酸化膜５２の膜厚は第１層の金
属配線パターン５０及び第１のシリコン酸化膜４８と同
程度とする。その後、全面に亘って第３のシリコン酸化
膜５４を２μｍ程度に形成する。
【００７４】次に、図１４（ｄ）に示すように、全面に
亘って多結晶シリコン層５５を５０μｍ程度に堆積し、
さらに第３のシリコン酸化膜５６を２μｍ程度に形成す
る。
【００７５】次に、図１５（ａ）に示すように、シリコ
ン基板５の裏面の全面に亘ってマスク用のシリコン酸化
膜５８を２μｍ程度に形成した後、レジストパターンを
マスクとしてエッチングを行なうことにより、周辺部分
のみにマスク用のシリコン酸化膜５８を残す。そして、
マスク用のシリコン酸化膜５８をマスクにしてシリコン
基板５をエッチングし、シリコン層６の固定用支持リン
グ５７を形成する。このとき第１実施例の製造方法と同
様にＥＰＷ液を用いてエッチングを行ない、第１のシリ
コン酸化膜４８及びバンプ形成部５１の第１層の金属配
線パターン５０を裏面から露出させる。
【００７６】次に、図１５（ｂ）に示すように、バンプ
形成部５１上にメッキ法により、プローブ端子となるバ
ンプ５９を形成する。
【００７７】次に、図１５（ｃ）に示すように、レジス
トパターンをマスクとしてエッチングを行なうことによ
り、最上層のシリコン酸化膜５６及び多結晶シリコン層
５５、さらに第３のシリコン酸化膜５４を順にエッチン
グし、第２層の金属配線パターン５３を露出させて外部
電極６０を形成する。
【００７８】以上の工程で形成されたプローブシート
は、第１実施例のプローブシートと同様の効果を有する
と共に、プローブシートの構成膜として多結晶シリコン
層を用いているので、低コストで形成することができ
る。
【００７９】尚、第１層の金属配線パターン５０に銅を
用いたが、これに限らず、シリコン基板５のエッチング
をする時にエッチングに耐え、且つ表面にバンプが形成
できる金属なら他のものでもよい。例えば、第１層の金
属配線パターン５０にＡｕを用い、バンプを金メッキに
より形成してもよい。
【００８０】
【発明の効果】請求項１及び２の発明に係るプローブシ
ートによると、バンプと電極パッドとが対応するように
プローブシートと半導体ウェハとを対向させて互いに接
近するように加圧すると、半導体ウェハの反り又はバン
プの高さのバラツキに応じてプローブシートが柔軟に変
形し、バンプと電極パッドとの間の接触が均一且つ確実
になるので、ウェハ面内の接触抵抗のバラツキの低減と
バンプと半導体ウェハ上の電極パッドとの間の接触不良
の解消が図られる。また、このような特徴をもつプロー
ブシートはメッキ法によるバンプ形成技術を用いること
により安価に形成することができる。
【００８１】また、請求項３の発明に係るプローブシー
トによると、請求項１及び２に係るプローブシートと同
様の効果を有すると共に、プローブシートの両側にバン
プが形成されているので、プローブシートの両側にＬＳ
Ｉが形成された半導体ウェハを配置するとプローブシー
トをはさんでＬＳＩ間を接続することや両側のＬＳＩを
同時に検査することができる。
【００８２】請求項４の発明に係るプローブシートの製
造方法によると、半導体層をエッチングストッパーとし
てエッチングすると、半導体基板が除去されて金属配線
パタ−ンが他面側に露出するので、金属配線パターンに
おける他面側に露出した領域にメッキ法によりバンプを
形成することができるので、プローブシートを製造する
ことができる。
【００８３】請求項５の発明に係るプローブシートの製
造方法によると、半導体基板の一面にエピタキシャル成
長法により半導体層が形成した後、該半導体層に対して
選択的にエッチングを行なうので、所定の領域が開口し
た半導体層を簡易に形成できる。
【００８４】請求項６の発明に係るプローブシートの製
造方法によると、半導体基板と半導体層との間の不純物
濃度または導電型の違いを利用して半導体基板に対して
エッチングを行なうので、半導体基板をエッチングスト
ッパーとするエッチングを確実に行なうことができる。
【００８５】請求項７の発明に係るプローブシートの製
造方法によると、イオン注入法により半導体層を形成し
て半導体層の一面側に全面に亘って他の半導体層を形成
した後、半導体層及び他の半導体層に対して選択的にエ
ッチングを行なうので、不純物濃度又は導電型の違う半
導体層を確実に形成できる。
【００８６】請求項８の発明に係るプローブシートの製
造方法によると、エピタキシャル成長法により他の半導
体層を簡易に形成することができる。
【００８７】請求項９の発明に係るプローブシートの製
造方法によると、半導体基板と半導体層との間の不純物
濃度または導電型の違いを利用して半導体層に対して半
導体基板をエッチングストッパーとしてエッチングを行
なうので、開口部を簡易に形成できる。
【００８８】請求項１０の発明に係るプローブシートの
製造方法によると、半導体層上に形成した金属配線パタ
ーンの一面側に開口部を有する絶縁膜を形成して、該絶
縁膜の開口部をマスクとしてエッチングを行なうと、開
口部に金属配線パターンが露出して、メッキ法によりバ
ンプを形成することができるので、プローブシートを製
造することができる。
【００８９】請求項１１の発明に係るプローブシートの
製造方法によると、エピタキシャル成長法により半導体
層を簡易に形成できる。
【００９０】請求項１２の発明に係るプローブシートの
製造方法によると、イオン注入法により半導体層を形成
して半導体層の一面側に全面に亘って他の半導体層を形
成するので、半導体基板の一面側に半導体基板とは不純
物濃度または導電型が異なる半導体層を簡易に形成でき
る。
【００９１】請求項１３の発明に係るプローブシートの
製造方法によると、エピタキシャル成長法により他の半
導体層が形成できる。
【００９２】請求項１４の発明に係るプローブシートの
製造方法によると、絶縁膜をエッチングストッパーとし
てエッチングすると、半導体基板が除去されて金属配線
パターンが他面側に露出するので、金属配線パターンに
おける他面側に露出した領域にメッキ法によりバンプを
形成することができるので、プローブシートを製造する
ことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るプローブシートの構
造断面図
【図２】本発明の第１実施例に係るプローブシートの第
１の製造方法を示す製造工程断面図
【図３】本発明の第１実施例に係るプローブシートの第
１の製造方法を示す製造工程断面図
【図４】本発明の第１実施例に係るプローブシートの第
２の製造方法を示す製造工程断面図
【図５】本発明の第１実施例に係るプローブシートの第
２の製造方法を示す製造工程断面図
【図６】本発明の第２実施例に係るプローブシートの構
造断面図
【図７】本発明の第２実施例に係るプローブシートの第
１の製造方法を示す製造工程断面図
【図８】本発明の第２実施例に係るプローブシートの第
１の製造方法を示す製造工程断面図
【図９】本発明の第２実施例に係るプローブシートの第
２の製造方法を示す製造工程断面図
【図１０】本発明の第２実施例に係るプローブシートの
第２の製造方法を示す製造工程断面図
【図１１】本発明の第３実施例に係るプローブシートの
構造断面図
【図１２】本発明の第３実施例に係る他のプローブシー
トの構造断面図
【図１３】本発明の第４実施例に係るプローブシートの
構造断面図
【図１４】本発明の第４実施例に係るプローブシートの
製造方法を示す製造工程断面図
【図１５】本発明の第４実施例に係るプローブシートの
製造方法を示す製造工程断面図
【図１６】従来のプローブカードによる検査方法を示す
断面図
【符号の説明】
１、５ シリコン基板 ２ バンプ ３ リボンケーブル ４ 半導体ウェハ ６、３５ シリコン層 ７ シリコン酸化膜 ８、２２、３６、４８ 第１のシリコン酸化膜 ９、４９ レジストパターン １０、２８、５１ バンプ形成部 １１、２３、３７、４６、５０ 第１層の金属配線パタ
ーン １２、２４、５２ 第２のシリコン酸化膜 １３、２５、２６、５３ 第２層の金属配線パターン １４、２７、３８、５６ 最上層のシリコン酸化膜 １５、３０、６０ 外部電極 １６、３１ ポリイミド膜 １７、３２、３９、５８ マスク用のシリコン酸化膜 １８、２９、５９ バンプ １９、３３、３４、５７ 固定用支持リング ２０ Ｐ型のシリコン層 ２１ Ｎ型のシリコン層 ４０、４３ 第１のバンプ ４１、４４ 第２のバンプ ４２、４５ 第３のバンプ ４７ａ 第１の外部電極 ４７ｂ 第２の外部電極 ５４ 第３のシリコン酸化膜 ５５ 多結晶シリコン層

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 所定の領域が開口した半導体よりなる薄
    膜と、該薄膜の一面側に形成され前記所定の領域内に開
    口部を有する第１の絶縁膜と、該第１の絶縁膜の一面側
    に前記開口部を埋めるように形成された金属配線パター
    ンと、該金属配線パターンの一面側の全面に形成された
    第２の絶縁膜と、前記金属配線パターンにおける前記開
    口部に位置する部位の他面側に該金属配線パターンと電
    気的に接続するように形成されたバンプとを備えている
    ことを特徴とするプローブシート。
  2. 【請求項２】 半導体よりなる薄膜と、該薄膜の一面側
    の全面に形成された第１の絶縁膜と、該第１の絶縁膜の
    一面側に形成された金属配線パターンと、該金属配線パ
    ターンの一面側に形成され開口部を有する第２の絶縁膜
    と、前記開口部に前記金属配線パターンと電気的に接続
    し且つ前記第２の絶縁膜よりも突出するように形成され
    たバンプとを備えていることを特徴とするプローブシー
    ト。
  3. 【請求項３】 所定の領域が開口した半導体よりなる薄
    膜と、該薄膜の一面側の全面に形成され前記所定の領域
    内に第１の開口部を有する第１の絶縁膜と、該第１の絶
    縁膜の一面側に前記第１の開口部を埋めるように形成さ
    れた金属配線パターンと、該金属配線パターンにおける
    前記第１の開口部に位置する部位の他面側に該金属配線
    パターンと電気的に接続するように形成された第１のバ
    ンプと、前記金属配線パターンの一面側の全面に形成さ
    れ第２の開口部を有する第２の絶縁膜と、該第２の絶縁
    膜の前記第２の開口部に前記金属配線パターンと電気的
    に接続し且つ前記第２の絶縁膜よりも突出するように形
    成された第２のバンプとを備えていることを特徴とする
    プローブシート。
  4. 【請求項４】 半導体基板の一面に、所定の領域が開口
    し前記半導体基板とは不純物濃度または導電型が異なる
    半導体層を形成する第１の工程と、 前記半導体層の一面側に全面に亘って第１の絶縁膜を形
    成する第２の工程と、 前記所定の領域内の前記第１の絶縁膜に前記半導体層が
    露出しないように開口部を形成する第３の工程と、 前記第１の絶縁膜の一面側に全面に亘って金属膜を堆積
    する第４の工程と、 前記金属膜を前記開口部内の部分が残存するように選択
    的にエッチングすることにより金属配線パターンを形成
    する第５の工程と、 前記金属配線パターンの一面側に全面に亘って第２の絶
    縁膜を形成する第６の工程と、 前記半導体層をエッチングストッパーとしてエッチング
    して前記半導体基板を除去することにより、前記金属配
    線パターンを他面側に露出させる第７の工程と、 前記金属配線パターンにおける他面側に露出した領域に
    メッキ法によりバンプを形成する第８の工程とを備えた
    ことを特徴とするプローブシートの製造方法。
  5. 【請求項５】 前記第１の工程は、前記半導体基板の一
    面にエピタキシャル成長法により半導体層を形成する半
    導体層形成工程と、前記半導体層に対して選択的にエッ
    チングを行なって前記所定の領域を開口させる開口部形
    成工程とを有していることを特徴とする請求項４に記載
    のプローブシートの製造方法。
  6. 【請求項６】 前記開口部形成工程は、前記不純物濃度
    または導電型の違いを利用し前記半導体基板をエッチン
    グストッパーとしてエッチングする工程を含むことを特
    徴とする請求項５に記載のプローブシートの製造方法。
  7. 【請求項７】 前記第１の工程は、半導体層をイオン注
    入法により形成する半導体層形成工程と、前記半導体層
    の一面側に全面に亘って他の半導体層を形成する他の半
    導体層形成工程と、前記半導体層および前記他の半導体
    層に対して選択的にエッチングを行なって前記所定の領
    域を開口させる開口部形成工程とを有していることを特
    徴とする請求項４に記載のプローブシートの製造方法。
  8. 【請求項８】 前記他の半導体層形成工程はエピタキシ
    ャル成長法により形成することを特徴とする請求項７に
    記載のプローブシートの製造方法。
  9. 【請求項９】 前記開口部形成工程は、前記不純物濃度
    または導電型の違いを利用し前記半導体基板をエッチン
    グストッパーとしてエッチングする工程を含むことを特
    徴とする請求項７に記載のプローブシートの製造方法。
  10. 【請求項１０】 半導体基板の一面側に全面に亘って前
    記半導体基板とは不純物濃度または導電型が異なる半導
    体層を形成する第１の工程と、 前記半導体層の一面側に全面に亘って第１の絶縁膜を形
    成する第２の工程と、 前記第１の絶縁膜の一面側に全面に亘って金属膜を堆積
    する第３の工程と、 前記金属膜を選択的にエッチングすることにより金属配
    線パターンを形成する第４の工程と、 前記金属配線パターンの一面側に全面に亘って第２の絶
    縁膜を形成する第５の工程と、 前記第２の絶縁膜に開口部を形成して前記金属配線パタ
    ーンを前記開口部に露出させる第６の工程と、 前記金属配線パターンにおける前記開口部に露出した部
    位にメッキ法によりバンプを形成する第７の工程と、 前記半導体基板を除去する第８の工程とを備えたことを
    特徴とするプローブシートの製造方法。
  11. 【請求項１１】 前記第１の工程は、前記半導体層をエ
    ピタキシャル成長法により形成することを特徴とする請
    求項１０に記載のプローブシートの製造方法。
  12. 【請求項１２】 前記第１の工程は、前記半導体層をイ
    オン注入法により形成する半導体層形成工程と、前記半
    導体層の一面側に全面に亘って他の半導体層を形成する
    他の半導体層形成工程とを有することを特徴とする請求
    項１０に記載のプローブシートの製造方法。
  13. 【請求項１３】 前記他の半導体層形成工程は前記他の
    半導体層をエピタキシャル成長法により形成することを
    特徴とする請求項１２に記載のプローブシートの製造方
    法。
  14. 【請求項１４】 半導体基板の一面側に全面に亘って第
    １の絶縁膜を形成する第１の工程と、 前記第１の絶縁膜に開口部を形成して前記半導体基板を
    前記開口部に露出させる第２の工程と、 前記第１の絶縁膜の一面側に全面に亘って金属膜を堆積
    する第３の工程と、 前記金属膜を選択的にエッチングすることにより金属配
    線パターンを形成する第４の工程と、 前記金属配線パターンの一面側に全面に亘って第２の絶
    縁膜を形成する第５の工程と、 前記第２の絶縁膜の一面側に全面に亘って半導体層を形
    成する第６の工程と、 前記半導体層の一面側に全面に亘って第３の絶縁膜を形
    成する第７の工程と、 前記半導体基板を除去する第８の工程と、 前記金属配線パターンにおける他面側に露出した領域に
    メッキ法によりバンプを形成する第９の工程とを備えた
    ことを特徴とするプローブシートの製造方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976980A (en) * 1994-11-23 1999-11-02 Intel Corporation Method and apparatus providing a mechanical probe structure in an integrated circuit die
US6153891A (en) * 1994-11-23 2000-11-28 Intel Corporation Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die
US6020746A (en) * 1994-11-23 2000-02-01 Intel Corporation Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
EP0948808A4 (en) * 1996-10-29 2000-05-10 Trusi Technologies Llc INTEGRATED CIRCUITS AND METHOD FOR THE PRODUCTION
US6309897B1 (en) 1997-09-30 2001-10-30 Intel Corporation Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die
US6159754A (en) 1998-05-07 2000-12-12 Intel Corporation Method of making a circuit edit interconnect structure through the backside of an integrated circuit die
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6441606B1 (en) 2000-10-17 2002-08-27 Micron Technology, Inc. Dual zone wafer test apparatus
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
KR100436292B1 (ko) * 2001-11-28 2004-06-16 한국전자통신연구원 광정보 기록/재생 헤드 및 그 제조 방법
US20030183943A1 (en) * 2002-03-28 2003-10-02 Swan Johanna M. Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6848177B2 (en) * 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6908845B2 (en) * 2002-03-28 2005-06-21 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
JP3510235B2 (ja) * 2002-04-18 2004-03-22 沖電気工業株式会社 半導体装置の製造方法
US7288950B2 (en) * 2002-08-07 2007-10-30 Hoya Corporation Contacting component, method of producing the same, and test tool having the contacting component
US6897148B2 (en) 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
JP2005136246A (ja) * 2003-10-31 2005-05-26 Renesas Technology Corp 半導体集積回路装置の製造方法
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7517798B2 (en) * 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566184A (en) * 1981-08-24 1986-01-28 Rockwell International Corporation Process for making a probe for high speed integrated circuits
JPS63263738A (ja) * 1987-04-22 1988-10-31 Hitachi Ltd プロ−ブカ−ド
US4994735A (en) * 1988-05-16 1991-02-19 Leedy Glenn J Flexible tester surface for testing integrated circuits
AU634334B2 (en) * 1990-01-23 1993-02-18 Sumitomo Electric Industries, Ltd. Packaging structure and method for packaging a semiconductor device

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