JP4058619B2

JP4058619B2 - 半導体ウエハ

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Publication number: JP4058619B2
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Inventors: 浩志小原
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Filing date: 2002-08-19
Publication date: 2008-03-12
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハ、バンプ付き半導体ウエハの製造方法、バンプ付き半導体チップ及びその製造方法、半導体装置、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
半導体集積回路の高集積化、半導体チップの縮小化が進むと、微細ピッチの端子接続に対応可能な実装技術が要求される。この要求に対応しやすい実装技術として、ＴＣＰ（Tape Carrier Package）等で利用されるＴＡＢ（Tape Automated Bonding）実装や、ＣＳＰ（Chip Size Package）等で利用されるフリップチップ実装があげられる。
【０００３】
上記のような実装技術には、通常、半導体チップのパッドにバンプが設けられる。バンプは例えばＡｕバンプが代表的であり、その形成は電解メッキ法によるものが一般的である。電解メッキ法によるＡｕバンプ電極の形成方法を以下に説明する。
【０００４】
図１６は、従来の半導体チップにおけるＡｕバンプの断面図である。内部の集積回路に繋がる配線の一部であるパッド５０２は、電気的接続領域の表面を除いてパッシベーション膜５０４によって被覆されている。
【０００５】
まず、アンダーバンプメタル層（バリアメタル層及び密着性金属層の積層）５０６をスパッタ法により形成する。その後、フォトリソグラフィ技術によりパッド５０２の電気的接続領域及びその周囲部を露出させたバンプ形成用のレジスト層５０８を形成する。次に、レジスト層５０８のパターンに従って電解メッキ法によりＡｕをメッキ成長させる。その後、レジスト層５０８を剥離してからメッキ成長したＡｕをマスクとして、アンダーバンプメタル層５０６を、その層の種類に応じてウェットエッチングする。その後はアニールなどを経てバンプ５１０を形成する。各所で適宜洗浄工程も入る。このように、電解メッキ法によるバンプ形成プロセスは長く、よりいっそうの短縮合理化が要求されている。
【０００６】
そこで、最近提案されているのが、無電解メッキ法によるバンプの形成である。無電解メッキ法で形成したバンプは、少なくともアンダーバンプメタル層のスパッタ形成及びエッチング工程が不要である。また、メッキ成長用のレジストの形成が省略できることが期待されている。これにより、大幅なプロセスの短縮が可能で、安価なバンプの形成が実現される。
【０００７】
従来、無電解メッキ法でバンプを形成するときには、アルミパッドに、メッキの前処理としていわゆるジンケート処理を施す。すなわち、Ｚｎイオンの入った処理液に半導体ウエハを浸漬し、
２Ａｌ＋３Ｚｎ²⁺→２Ａｌ³⁺＋３Ｚｎ
の反応により、パッド表面をＺｎに置換する。そして、半導体ウエハ全体をメッキ液（メッキに関する処理液）に浸漬して、メッキ金属を析出する。なお、複数枚の半導体ウエハをメッキ液に浸漬するバッジ処理で合理化を図ることができる。
【０００８】
ＧＮＤ電極となるアルミパッドは、半導体ウエハのＳｉ基板と電気的に接続されている。Ｓｉ基板は処理液に電気的に導通し、Ｓｉ基板の電子が処理液に放出されると、そのアルミパッドの電位が変化する。このようなグランド効果の影響により、化学反応のための電子が減少してしまう結果、イオン結合が起こりにくくなり、ジンケート処理でアルミパッド表面のＺｎへの置換が不十分となる。同様に、グランド効果の影響によりメッキレートが変化して、メッキ金属の析出に影響を及ぼす。
【０００９】
そこで、グランド効果の影響を防ぐために、半導体ウエハ裏面及び周縁部近傍（半導体ウエハ表面の外周部から側部にかけて）にレジストを相当量厚く塗布することがある。こうすることで、メッキに関する処理液が半導体ウエハ周縁部近傍及び裏面に接触しないようにしてから、ジンケート処理及びメッキ処理を行う。
【００１０】
半導体ウエハ裏面へのレジスト塗布は、スピンコーターの回転テーブルにバンプ形成面（半導体ウエハ主面）をチャック（真空吸着）して行う。その場合、その後のメッキ成長に影響を与えないように、バンプ形成面に傷が付かないようにしなければならない。また、半導体ウエハ裏面にレジストを塗布しても、パッドが電気的に接続される部位の電位に応じてメッキ金属の析出成長が決まるので、均等な高さで高品質の無電解メッキバンプを形成することが難しかった。
【００１１】
本発明は、半導体ウエハ、バンプ付き半導体ウエハの製造方法、バンプ付き半導体チップ及びその製造方法、半導体装置、回路基板並びに電子機器に関して、高品質の無電解メッキを行うことを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る半導体ウエハは、複数の半導体チップの機能を実現するために半導体結晶体に作り込まれてなる複数のモノリシック集積回路と、
前記複数の半導体チップにするための複数の第１の領域に形成されてなる複数のパッドと、
前記パッドよりも下層側に位置して、２つの前記第１の領域間の第２の領域を通って、２つ以上の前記パッドを電気的に接続する導電体と、
少なくとも前記第２の領域を含む領域に形成され、前記半導体結晶体に作り込まれてなる、前記半導体結晶体とは逆の導電型の不純物拡散領域と、
を有し、
前記導電体は、前記半導体結晶体の前記不純物拡散領域以外の部分を避けて、前記不純物拡散領域に電気的に接続されてなる。
【００１３】
本発明によれば、２つ以上のパッドが電気的に接続されており、電位差が小さい又は電位差がないので、高品質の無電解メッキを行うことができる。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【００４７】
（実施の形態）
図１は、本発明の実施の形態に係る半導体ウエハの平面の一部を示す図である。図２は、本発明の実施の形態に係る半導体ウエハの断面の一部を示す図である。
【００４８】
半導体ウエハ１０は、複数の半導体チップに切断（例えばダイシング又はスクライビング）されるものである。半導体ウエハ１０は、半導体結晶体（例えばＳｉ基板）１２を有する。半導体結晶体１２は、不純物が添加されており、ｎ型又はｐ型の導電型を示す。半導体結晶体１２には、複数のモノリシック集積回路１４が作り込まれている。各モノリシック集積回路１４は、各半導体チップの機能を実現するためのものである。
【００４９】
図２には、モノリシック集積回路１４の素子の１つとして、ＭＯＳトランジスタ２０が示されている。詳しくは、半導体結晶体１２にウェル２２が形成されている。ウェル２２は、半導体結晶体１２とは逆の導電型を示す。ウェル２２には、間隔をあけて一対の拡散領域２４が形成されており、その一方がソース領域で、他方がドレイン領域である。拡散領域２４は、ウェル２２とは逆の導電型を示す。ウェル２２上には、絶縁膜（例えばＳｉＯ_２等の酸化膜）２６が形成されている。絶縁膜２６上であって一対の拡散領域２４の間に第１の電極（ゲート電極）２８が形成され、一方の拡散領域２４上に第２の電極（ソース電極）３０が形成され、他方の拡散領域２４上に第３の電極（ドレイン電極）３２が形成されている。拡散領域２４は、不純物が導入された領域であって、その導入方法は、熱拡散プロセスのみならずイオン注入であってもよい。
【００５０】
１つの素子は、素子分離領域３４によって、他の素子から電気的に絶縁されている。素子分離領域３４の形成には、ＬＯＣＯＳ（Local Oxidation of Silicon）を適用してもよい。例えば、ウェル２２上に形成された絶縁膜２６の厚い部分が素子分離領域３４であってもよい。また、絶縁膜２６上にさらに絶縁膜３６が形成されていてもよい。
【００５１】
半導体結晶体１２には、不純物拡散領域３８が形成されていてもよい。不純物拡散領域３８は、その外側の領域と電気的に絶縁された状態になっている。不純物拡散領域３８は、半導体結晶体１２とは逆の導電型を示してもよい。その場合、不純物拡散領域３８とその外側の領域との間に空乏層が形成されるなどの理由で、半導体結晶体１２及び不純物拡散領域３８の間に電流が流れにくくなっている。不純物拡散領域３８は、後述する第２の領域４４内にのみ形成されていてもよいが、図２に示す例では、第２の領域４４を超えて第１の領域４２の端部に至るまで形成されている。不純物拡散領域３８は、ガードリングであってもよい。
【００５２】
半導体結晶体１２には、電気的に導通する不純物拡散領域４０が形成されていてもよい。不純物拡散領域４０は、半導体結晶体１２と同じ導電型を示してもよい。その場合、半導体結晶体１２及び不純物拡散領域４０の間に電流が流れやすくなっている。なお、不純物拡散領域３８，４０は、不純物が導入された領域であって、その導入方法は、熱拡散プロセスのみならずイオン注入であってもよい。
【００５３】
半導体ウエハ１０は、複数の半導体チップにするための複数の第１の領域４２と、２つの（例えば隣り合う）第１の領域４２の間の第２の領域４４と、を有する。第２の領域４４は、切削ラインであってもよい。第２の領域４４は、それぞれの第１の領域４２を囲んでいてもよい。全ての第１の領域４２内の構造が少なくとも設計上同じであってもよい。
【００５４】
半導体ウエハ１０は、複数のパッド５０を有する。パッド５０は、アルミニウムで形成してもよい。パッド５０は、第１の領域４２に形成されている。図２に示すように、複数のパッド５０のうち、第１のパッド５２は、モノリシック集積回路１４の素子（例えばＭＯＳトランジスタ２０）に電気的に接続されている。その電気的接続のための第１の経路５４は、深さ又は高さ方向の電気的接続を図るコンタクト層（ビア、プラグを含む。）と、横方向の電気的接続を図る配線を含んでもよい。なお、１つの第１の領域４２に、１グループの第１のパッド５２が形成されていてもよい。
【００５５】
図２に示すように、複数のパッド５０のうち、第２のパッド５６は、モノリシック集積回路１４を避ける第２の経路５８によって半導体結晶体１２に電気的に接続されている。例えば、第２の経路５８は、半導体結晶体１２と同じ導電型の不純物拡散領域４０に電気的に接続されていてもよい。不純物拡散領域４０によって、第２の経路５８及び半導体結晶体１２の間に電流が流れやすくなっている。なお、１つの第１の領域４２内に、第１及び第２のパッド５２，５６の両方が形成されていてもよく、全ての第１の領域４２内の構造が少なくとも設計上同じであってもよい。
【００５６】
半導体ウエハ１０は、２つ以上のパッド５０を電気的に接続する導電体６０を有する。導電体６０は、パッド５０よりも下層側に位置する。導電体６０は、上述した第１及び第２の経路５４，５８を電気的に接続している。導電体６０は、２つの第１の領域４２間の第２の領域４４を通る。第２の領域４４で半導体ウエハ１０が切断されると、導電体６０の一部が切断面に露出する。この露出面とパッド５０とを接続するパスラインが長ければ、パッド５０に対してのマイグレーションを防止することができる。そのため、導電体６０の、第２の領域４４を通る部分（例えば第２の部分６４）とパッド５０の間に、他の部材（例えば絶縁層７０）が介在していてもよい。
【００５７】
導電体（例えば配線パターン）６０は、第１の部分（例えば共通配線）６２を有する。図１に示すように、第１の部分６２は、それぞれの第１の領域４２を囲むように形成されており、第２の領域４４に沿って形成されおり、第２の領域４４の内側に形成されている。導電体６０は、複数の第２の部分（例えば接続経路）６４を有する。それぞれの第２の部分６４は、第２の領域４４を境として隣り合う一対のパッド５０（例えば、図２に示すパッド５２、５６）を電気的に接続している。また、それぞれの第２の部分６４は、第１の部分６２に電気的に接続部されている。その電気的接続には、コンタクト層（ビア、プラグを含む。）が使用されていてもよい。
【００５８】
導電体６０は、第２の領域４４に位置する部分が切断されると２つ以上のパッド５０（例えば、図２に示すパッド５２、５６）が電気的に断ち切られるように形成されていてもよい。図２に示す例では、第１の部分６２が第２の領域４４に位置し、第２の部分６４の一部が第２の領域４４に位置している。導電体６０は、第２の領域４４内に、電気的に接続された２つ以上のパッド５０のそれぞれへの分岐部６６を有していてもよい。分岐部６６が除去されると、２つ以上のパッド５０（例えば、図２に示すパッド５２、５６）が電気的に断ち切られる。
【００５９】
導電体６０は、半導体結晶体１２とは電気的に絶縁されていてもよい。例えば、導電体６０は、半導体結晶体１２とは逆の導電型の不純物拡散領域３８に電気的に接続されていてもよい。不純物拡散領域３８とその外側の領域との間に空乏層が形成されるなどの理由で、導電体６０及び不純物拡散領域３８の間に電流が流れにくくなっている。その場合、導電体６０は、半導体結晶体１２の不純物拡散領域３８以外の領域を避けて形成する。導電体６０の不純物拡散領域３８との電気的接続部分（例えば、第３の部分）６８は、コンタクト層（ビア、プラグを含む。）であってもよい。
【００６０】
導電体６０は、１層又は図２に示す例では複数層の絶縁層７０の内部に形成されている。導電体６０は、複数の絶縁層７０の間に形成されてなる配線と、絶縁層７０を貫通するコンタクトホール（ビアホールを含む。）に形成されたコンタクト層（ビア、プラグを含む。）と、を有していてもよい。
【００６１】
半導体ウエハ１０は、パッシベーション膜７２を有する。パッシベーション膜７２は、各パッド５０の少なくとも中央部を避けて形成されている。パッシベーション膜７２は、各パッド５０の端部（例えば周縁部）を覆っていてもよい。図２に示す例とは異なるが、パッシベーション膜７２は、半導体ウエハ１０を切断するためのライン（例えばダイシングライン又はスクライブライン）上を避けて形成してもよい。パッシベーション膜７２は、ＳｉＯ_２、ＳｉＮ、ポリイミド等の樹脂などで形成することができる。パッシベーション膜７２は、単層で形成してもよいし、複数層で形成してもよい。
【００６２】
本実施の形態では、上述した半導体ウエハ１０にバンプを形成する。本実施の形態では、無電解メッキによってパッド５０にバンプを形成する。そのために、図３（Ａ）に示すように、半導体ウエハ１０（例えばパッシベーション膜７２）上にレジスト層７４を形成する。レジスト層７４は、パッド５０の一部（例えば中央部）を露出させるように形成されている。すなわち、レジスト層７４には、パッド５０の一部を露出させる開口が形成されている。レジスト層７４は、パッシベーション膜７２の、パッド５０の一部（例えば端部）を覆う部分上に載っていてもよい。このようにパターニングされたレジスト層７４は、メッキの成長方向を規制する。メッキの横方向への成長をレジスト層７４によって規制するので、幅小さい又は狭ピッチのバンプを形成することができる。また、半導体ウエハ１０は、洗浄工程などを経ている。
【００６３】
無電解メッキでは、例えば、ジンケート処理を行う。図３（Ａ）に示すように、ジンケート処理により、パッド５０の表面にＺｎを置換する。すなわち、
２Ａｌ＋３Ｚｎ²⁺→２Ａｌ³⁺＋３Ｚｎ
の反応によりＺｎを置換する。
【００６４】
本実施の形態では、上述したように、２つ以上のパッド５０が電気的に接続されている。例えば、半導体結晶体１２から電気的に絶縁された第１のパッド５４と、半導体結晶体１２に電気的に接続された第２パッド５６とが電気的に接続されている。したがって、第１及び第２のパッド５４，５６は、同電位となっているので、ジンケート処理の程度に著しい差が生じない。すなわち、グランド効果の影響が少なく、全てのパッド５０に対して均等にジンケート処理を行うことができる。なお、第１のパッド５４は、第２の経路５８を経由してのみ半導体結晶体１２と電気的に接続されるので、第１のパッド５４から半導体結晶体１２へ電子が逃げることは少ない。また、グランド効果の影響が少ないので、半導体ウエハ１０の裏面へのレジスト塗布工程も不要であり、レジスト塗布工程で懸念される、半導体ウエハ１０のパッド５０が形成された面（主表面）へのダメージもなくすことができる。
【００６５】
なお、本発明は、主表面以外の面（例えば裏面）にレジストを塗布することを除外するものではない。あるいは、主表面のみがジンケート処理液に触れるようなカップ式の処理槽を使用して、ジンケート処理液が主表面以外の面に触れないようにしてもよい。
【００６６】
次に、図３（Ｂ）に示すように、金属（例えばＮｉ）の析出を行う。半導体ウエハ１０に処理液（例えば無電解メッキ液）を接触させる。無電解Ｎｉメッキを行う場合、ジンケート処理したパッド５０の表面ではＺｎとＮｉの置換反応が起こる。すなわち、ＮｉとＺｎのイオン化傾向の違いで置換メッキが行われる。次いで、Ｎｉ上に、
Ｎｉ²⁺＋２Ｈ₂ＰＯ^2-→２Ｈ₂ＰＯ^3-＋Ｎｉ＋２Ｈ＋Ｈ₂
の反応により、Ｎｉを析出することができる。その他の内容及び作用効果については、ジンケート処理について説明した内容が該当する。全てのパッド５０に対して均等にＮｉメッキを行ってバンプ７６を形成することができる。
【００６７】
次に、図３（Ｃ）に示すように、レジスト層７４を除去する。必要であれば、図３（Ｄ）に示すように、パッド５０上の１層からなるバンプ７６に他の金属（例えばＡｕ）の析出を行ってもよい。半導体ウエハ１０に処理液（例えば無電解メッキ液（例えば無電解Ａｕメッキ液））を接触させる。無電解Ａｕメッキを行う場合、バンプ７６（Ｎｉからなる層）の表面で、ＮｉとＡｕのイオン化傾向の違いから、
３Ｎｉ＋２Ａｕ³⁺→３Ｎｉ²⁺＋２Ａｕ
で示される置換メッキが行われる。次いで、置換メッキＡｕ上に、例えばキノン系還元剤を用いて、Ａｕの無電解析出が生じる。その他の内容及び作用効果については、バンプ７６を形成するための無電解メッキについて説明した内容が該当する。全てのバンプ７６に対して均等にＡｕメッキを行ってバンプ７６の被覆層（第２層）７８を形成することができる。Ａｕによって形成された被覆層７８は、電気的接続を向上させるだけでなく、Ｎｉからなるバンプ７６の酸化やマイグレーションに対する耐性の向上にも寄与する。以上の工程によって、バンプ付き半導体ウエハを製造することができる。
【００６８】
本実施の形態に係るバンプ付き半導体チップの製造方法は、上述した構成を有するバンプ付き半導体ウエハを切断することを含む。例えば、図４に示すように、半導体ウエハ１０をツール（ダイサ等のカッタ又はスクライバ）８０によって切断する。半導体ウエハ１０の切断は、第２の領域４４（図１参照）に沿って行う。半導体ウエハ１０を切断するときに、第２の領域４４を切削し、図２に示す導電体６０の第２の領域４４内の部分を除去してもよい。第１の部分６２の全てを除去してもよい。あるいは、第２の部分６４を切断するようにその一部を除去してもよい。半導体ウエハ１０を切断することで、導電体６０による２つ以上のパッド５０の電気的接続を断ち切ってもよい。こうして、個々のバンプ付き半導体チップを得ることができる。
【００６９】
図５は、上述した方法によって製造されたバンプ付き半導体チップを示す図である。半導体チップ９０は、上述した半導体ウエハ１０の第１の領域４２内の構造を有する。また、パッド５０上にバンプ７６が設けられ、その表面に被覆層７８が形成されている。詳しくは、上述した通りである。
【００７０】
半導体チップ９０は、導電体６０（例えばその第２の部分６４）の切断面が露出している。導電体６０の、第２の領域４４を通る部分（例えば第２の部分６４）がパッド５０よりも下層に形成されているので、露出面とパッド５０とを接続するパスラインが長くなり、パッド５０に対してのマイグレーションを防止することができる。また、半導体チップ９０は、不純物拡散領域３８の切断面が露出していてもよい。
【００７１】
図６は、本実施の形態に係る半導体装置を示す図である。半導体装置は、半導体チップ９０を有する。半導体チップ９０は、基板（例えばセラミック基板又はフレキシブル基板等）９２に実装（例えばフェースダウンボンディング）されている。基板９２には配線パターン９４が形成されている。配線パターン９４とバンプ７６とが電気的に接続されている。電気的接続に、異方性導電材料（異方性導電膜又は異方性導電ペースト）、導電性材料（導電性ペースト等）を使用してもよいし、金属接合を適用してもよいし、絶縁性接着剤を使用してもよい。基板９２には、外部端子（例えばハンダボール）９６が設けられていてもよい。
【００７２】
図７は、本実施の形態に係るバンプ付き半導体チップが実装された回路基板を示す図である。回路基板（マザーボード）１００には、上述した半導体チップ９０が実装（例えばフリップチップボンディング）されている。なお、回路基板１００には、図示しない配線パターンが形成されている。
【００７３】
図８は、本実施の形態に係る半導体チップが実装された半導体装置を示す図である。半導体装置は、半導体チップ９０が基板１１０に実装されて、ＴＣＰ（Tape Carrier Package）を構成している。この半導体装置は、電子パネル（例えば液晶パネルやエレクトロルミネッセンスパネル）１２０に接合されている。なお、半導体チップ９０の実装形態は、ＣＯＧ（Chip On Glass）、ＣＯＦ（Chip On
Film/Flexible）であってもよい。
【００７４】
図９には、図６に示す半導体装置が実装された回路基板１３０が示されている。本発明を適用した半導体装置を有する電子機器として、図１０にはノート型パーソナルコンピュータ１４０、図１１には携帯電話１５０が示されている。
【００７５】
（第１の参考例）
図１２は、本発明の第１の参考例に係る半導体ウエハを示す図である。本参考例では、半導体結晶体１２上に形成された電気的な絶縁体（例えば、絶縁膜２６，３６、絶縁層７０）によって、導電体２００と半導体結晶体１２が、電気的に絶縁されている。この点を除き、本参考例には、実施の形態で説明した内容が該当する。本参考例でも、実施の形態で説明した作用効果を達成することができる。
【００７６】
（第２の参考例）
図１３（Ａ）〜図１３（Ｂ）は、本発明の第２の参考例に係るバンプ付き半導体ウエハの製造方法を説明する図である。本参考例で使用する半導体ウエハ３００は、図２に示す半導体ウエハ１０から導電体６０及び不純物拡散領域３８を除いた構造を有する。半導体ウエハ３００の複数のパッド３０２上に、２つ以上のパッド３０２を電気的に接続するように導電膜３０４を形成する。そして、無電解メッキによって、それぞれのパッド３０２の上方であって導電膜３０２上にバンプ３１０を形成する。導電膜３０４は、アンダーバンプメタルであってもよい。
【００７７】
詳しくは、図１３（Ａ）に示すように、パターニングされたレジスト層３０６を形成する。そして、無電解メッキを行ってバンプ３１０を形成する。詳しくは、実施の形態で説明した。次に、図１３（Ｂ）に示すように、レジスト層３０６を除去し、バンプ３１０をマスクとして、導電膜３０４をエッチングする。こうして、バンプ３１０同士の電気的接続を断ち切ることができる。
【００７８】
本参考例でも、実施の形態で説明したように、２つ以上のパッド３０２を電気的に接続して無電解メッキを行うので、グランド効果の影響を減らすことができる。なお、本参考例の内容を、実施の形態又は他の参考例に適用してもよい。
【００７９】
（第３の参考例）
図１４は、本発明の第３の参考例に係る半導体ウエハを示す図である。また、図１５は、本発明の第３の参考例に係るバンプ付き半導体ウエハの製造方法及びバンプ付き半導体チップの製造方法を説明する図である。
【００８０】
半導体ウエハ４００は、図２に示す半導体ウエハ１０の導電体６０及び不純物拡散領域３８を除いた構造を有する。例えば、半導体ウエハ４００は、複数の半導体チップの機能を実現するために半導体結晶体４１２に作り込まれてなる複数のモノリシック集積回路４１４を有する。半導体ウエハ４００は、複数の半導体チップにするための複数の第１の領域４４２に形成されてなる複数のパッド４５０を有する。
【００８１】
半導体ウエハ４００は、導電膜４６０を有する。導電膜４６０は、実施の形態で説明した導電体６０の代わりに形成されるものであり、導電体６０と同じ機能を有していてもよい。例えば、導電膜４６０は、２つの第１の領域４４２間の第２の領域４４４を通るように形成されている。導電膜４６０は、２つ以上のパッド４５０（例えば、モノリシック集積回路４１４に電気的に接続された第１のパッド４５２と、半導体結晶体４１２に電気的に接続された第２のパッド４５６）を電気的に接続するように複数のパッド４５０上に形成されてなる。
【００８２】
導電膜４６０は、第２の領域４４４内に、電気的に接続された２つ以上のパッド４５０のそれぞれへの分岐部４６６を有していてもよい。導電膜４６０は、第１の部分４６２を有していてもよい。第１の部分４６２は、それぞれの第１の領域４４２を囲むように第２の領域４４４に沿って第２の領域４４４の内側に形成されていてもよい。導電膜４６０は、複数の第２の部分４６４を有していてもよい。それぞれの第２の部分４６４は、パッド４５０のうち第２の領域４４４を境として隣り合う一対のパッド４５０を電気的に接続し、第１の部分４６２に電気的に接続部されていてもよい。導電膜４６０は、第２の領域４６０に位置する部分が切断されると２つ以上のパッド４５０が電気的に断ち切られるように形成されていてもよい。
【００８３】
半導体ウエハ４００には、パッド４５０の上方であって導電膜４６０上にバンプ４７６（図１５参照）を形成することができる。その形成方法は、実施の形態で説明した通りである。導電膜４６０は、アンダーバンプメタルであってもよい。
【００８４】
そして、図１５に示すように、半導体ウエハ４００を切断して、バンプ付き半導体チップを製造することができる。その詳細は、実施の形態で説明した通りである。図１５に示すバンプ付き半導体チップ４９０は、導電膜４６０の切断面が露出している。
【００８５】
本参考例でも、実施の形態で説明したように、２つ以上のパッド４５０を電気的に接続して無電解メッキを行うので、グランド効果の影響を減らすことができる。なお、本参考例の内容を、実施の形態又は他の参考例に適用してもよい。
【００８６】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係る半導体ウエハの平面の一部を示す図である。
【図２】図２は、本発明の実施の形態に係る半導体ウエハの断面の一部を示す図である。
【図３】図３（Ａ）〜図３（Ｄ）は、本発明の実施の形態に係るバンプ付き半導体ウエハの製造方法を説明する図である。
【図４】図４は、本発明の実施の形態に係るバンプ付き半導体チップの製造方法を説明する図である。
【図５】図５は、本発明の実施の形態に係るバンプ付き半導体チップ及びその製造方法を示す図である。
【図６】図６は、本発明の実施の形態に係る半導体装置を示す図である。
【図７】図７は、本発明の実施の形態に係るバンプ付き半導体チップが実装された回路基板を示す図である。
【図８】図８は、本発明の実施の形態に係る半導体チップが実装された半導体装置を示す図である。
【図９】図９は、図６に示す半導体装置が実装された回路基板を示す図である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置を有する電子機器を示す図である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置を有する電子機器を示す図である。
【図１２】図１２は、本発明の第１の参考例に係る半導体ウエハを示す図である。
【図１３】図１３（Ａ）〜図１３（Ｂ）は、本発明の第２の参考例に係るバンプ付き半導体ウエハの製造方法を説明する図である。
【図１４】図１４は、本発明の第３の参考例に係る半導体ウエハを示す図である。
【図１５】図１５は、本発明の第３の参考例に係るバンプ付き半導体ウエハの製造方法及びバンプ付き半導体チップの製造方法を説明する図である。
【図１６】図１６は、本発明の従来技術を説明する図である。
【符号の説明】
１０半導体ウエハ
１２半導体結晶体
１４モノリシック集積回路
３８不純物拡散領域
４２第１の領域
４４第２の領域
５０パッド
５２第１のパッド
５４第１の経路
５６第２のパッド
５８第２の経路
６０導電体
６２第１の部分
６４第２の部分
６６分岐部
７６バンプ
９０半導体チップ

Claims

複数の半導体チップの機能を実現するために半導体結晶体に作り込まれてなる複数のモノリシック集積回路と、
前記複数の半導体チップにするための複数の第１の領域に形成されてなる複数のパッドと、
前記パッドよりも下層側に位置して、２つの前記第１の領域間の第２の領域を通って、２つ以上の前記パッドを電気的に接続する導電体と、
少なくとも前記第２の領域を含む領域に形成され、前記半導体結晶体に作り込まれてなる、前記半導体結晶体とは逆の導電型の不純物拡散領域と、
を有し、
前記導電体は、前記半導体結晶体の前記不純物拡散領域以外の部分を避けて、前記不純物拡散領域に電気的に接続されてなる半導体ウエハ。
請求項１記載の半導体ウエハにおいて、
前記複数のパッドのうち、第１のパッドは第１の経路によって前記モノリシック集積回路の素子に電気的に接続され、第２のパッドは前記モノリシック集積回路を避ける第２の経路によって前記半導体結晶体に電気的に接続されてなり、
前記導電体は、前記第１及び第２の経路を電気的に接続してなる半導体ウエハ。
請求項１又は請求項２記載の半導体ウエハにおいて、
前記第２の領域は、切削ラインである半導体ウエハ。
請求項１から請求項３のいずれかに記載の半導体ウエハにおいて、
前記導電体は、前記第２の領域に位置する部分が切断されると前記２つ以上のパッドが電気的に断ち切られるように形成されてなる半導体ウエハ。
請求項１から請求項４のいずれかに記載の半導体ウエハにおいて、
前記導電体は、第１の部分と、複数の第２の部分と、を有し、
前記第１の部分は、それぞれの前記第１の領域を囲むように前記第２の領域に沿って前記第２の領域の内側に形成されてなり、
それぞれの前記第２の部分は、前記パッドのうち前記第２の領域を境として隣り合う一対のパッドを電気的に接続し、前記第１の部分に電気的に接続部されてなる半導体ウエハ。
請求項１から請求項５のいずれかに記載の半導体ウエハにおいて、
電気的に接続された前記２つ以上のパッド上にバンプをさらに有する半導体ウエハ。