JPH0799425A - 移相器 - Google Patents
移相器Info
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- JPH0799425A JPH0799425A JP5242364A JP24236493A JPH0799425A JP H0799425 A JPH0799425 A JP H0799425A JP 5242364 A JP5242364 A JP 5242364A JP 24236493 A JP24236493 A JP 24236493A JP H0799425 A JPH0799425 A JP H0799425A
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- inductance
- drain
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/16—Networks for phase shifting
- H03H11/20—Two-port phase shifters providing an adjustable phase shift
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/18—Networks for phase shifting
- H03H7/20—Two-port phase shifters providing an adjustable phase shift
Landscapes
- Networks Using Active Elements (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
(57)【要約】
【目的】 １個で複数の移相量を得ることができる移相
器を得る。 【構成】 ２つのＳＰＤＴスイッチ２，２６間に、それ
ぞれＦＥＴがその容量素子として付加されたローパスフ
ィルタ１００ａとハイパスフィルタ１００ｂを並列接続
する。
器を得る。 【構成】 ２つのＳＰＤＴスイッチ２，２６間に、それ
ぞれＦＥＴがその容量素子として付加されたローパスフ
ィルタ１００ａとハイパスフィルタ１００ｂを並列接続
する。
Description
【０００１】
【産業上の利用分野】この発明は移相器に関し、特に、
ハイパスフィルタとローパスフィルタを用いて構成され
た移相器に関するものである。
ハイパスフィルタとローパスフィルタを用いて構成され
た移相器に関するものである。
【０００２】
【従来の技術】図８は従来のハイパス／ローパス型移相
器の構成を示す等価回路図である。図において、６００
は移相器で、これは、単極双投スイッチ（Single Pole
DoubleThrow スイッチ：以下、ＳＰＤＴスイッチと称
す。）２の端子３とＳＰＤＴスイッチ２６の端子２７と
の間に、相互に直列接続したインダクタス１３，１５
と、これらインダクタンス１３，１５の接続点と接地間
に接続されたキャパシタンス１４とから構成されたロー
パスフィルタ８が接続され、ＳＰＤＴスイッチ２の端子
４とＳＰＤＴスイッチ２６の端子２８との間に、各々そ
の一端が接地されたインダクタンス１６，１８と、これ
らインダクタンス１６，１８の各他端の間に接続された
キャパシタンス１７とから構成されたハイパスフィルタ
９が接続されて、構成されている。ここで、ＳＰＤＴス
イッチ２，２６の端子１及び端子２５が、この移相器６
００全体の入出力端子である。
器の構成を示す等価回路図である。図において、６００
は移相器で、これは、単極双投スイッチ（Single Pole
DoubleThrow スイッチ：以下、ＳＰＤＴスイッチと称
す。）２の端子３とＳＰＤＴスイッチ２６の端子２７と
の間に、相互に直列接続したインダクタス１３，１５
と、これらインダクタンス１３，１５の接続点と接地間
に接続されたキャパシタンス１４とから構成されたロー
パスフィルタ８が接続され、ＳＰＤＴスイッチ２の端子
４とＳＰＤＴスイッチ２６の端子２８との間に、各々そ
の一端が接地されたインダクタンス１６，１８と、これ
らインダクタンス１６，１８の各他端の間に接続された
キャパシタンス１７とから構成されたハイパスフィルタ
９が接続されて、構成されている。ここで、ＳＰＤＴス
イッチ２，２６の端子１及び端子２５が、この移相器６
００全体の入出力端子である。
【０００３】上記ＳＰＤＴスイッチ２において、２ａ〜
２ｄはＦＥＴ、２ｅ〜２ｈは数ｋΩの抵抗、６はＦＥＴ
２ａ，２ｄのゲートに接続されたゲートバイアス端子、
７はＦＥＴ２ｂ，２ｃのゲートに接続されたゲートバイ
アス端子である。また、上記ＳＰＤＴスイッチ２６にお
いて、２６ａ〜２６ｄはＦＥＴ、２６ｅ〜２６ｈは数ｋ
Ωの抵抗、３０はＦＥＴ２６ａ，２６ｄのゲートに接続
されたゲートバイアス端子、３１はＦＥＴ２６ｂ，２６
ｃのゲートに接続されたゲートバイアス端子である。
２ｄはＦＥＴ、２ｅ〜２ｈは数ｋΩの抵抗、６はＦＥＴ
２ａ，２ｄのゲートに接続されたゲートバイアス端子、
７はＦＥＴ２ｂ，２ｃのゲートに接続されたゲートバイ
アス端子である。また、上記ＳＰＤＴスイッチ２６にお
いて、２６ａ〜２６ｄはＦＥＴ、２６ｅ〜２６ｈは数ｋ
Ωの抵抗、３０はＦＥＴ２６ａ，２６ｄのゲートに接続
されたゲートバイアス端子、３１はＦＥＴ２６ｂ，２６
ｃのゲートに接続されたゲートバイアス端子である。
【０００４】次に、動作について説明する。まず、ゲー
トバイアス端子６に印加するゲートバイアス電圧により
ＦＥＴ２ａ，２ｄをＯＮし、ゲートバイアス端子７に印
加するゲートバイアス電圧により、ＦＥＴ２ｂ，２ｃを
ＯＦＦし、ゲートバイアス端子３０に印加するゲートバ
イアス電圧によりＦＥＴ２６ａ，２６ｄをＯＮし、ゲー
トバイアス端子３１に印加するゲートバイアス電圧によ
り、ＦＥＴ２６ｂ，２６ｃをＯＦＦして、ＳＰＤＴスイ
ッチ２及びＳＰＤＴスイッチ２６の信号通過経路を端子
３側及び端子２７側へと切り換える。この時、例えば入
出力端子１から入った信号はＳＰＤＴスイッチ２の端子
３を経てローパスフィルタ８を通過し、ＳＰＤＴスイッ
チ２６の端子２７を経て入出力端子２５から出力され
る。この時、入出力端子１から入出力端子２５へ伝達さ
れる信号の通過位相は遅れ位相となり、次の関係式(1)
で表わされる位相量変化（θ）を生じる。
トバイアス端子６に印加するゲートバイアス電圧により
ＦＥＴ２ａ，２ｄをＯＮし、ゲートバイアス端子７に印
加するゲートバイアス電圧により、ＦＥＴ２ｂ，２ｃを
ＯＦＦし、ゲートバイアス端子３０に印加するゲートバ
イアス電圧によりＦＥＴ２６ａ，２６ｄをＯＮし、ゲー
トバイアス端子３１に印加するゲートバイアス電圧によ
り、ＦＥＴ２６ｂ，２６ｃをＯＦＦして、ＳＰＤＴスイ
ッチ２及びＳＰＤＴスイッチ２６の信号通過経路を端子
３側及び端子２７側へと切り換える。この時、例えば入
出力端子１から入った信号はＳＰＤＴスイッチ２の端子
３を経てローパスフィルタ８を通過し、ＳＰＤＴスイッ
チ２６の端子２７を経て入出力端子２５から出力され
る。この時、入出力端子１から入出力端子２５へ伝達さ
れる信号の通過位相は遅れ位相となり、次の関係式(1)
で表わされる位相量変化（θ）を生じる。
【０００５】
【数１】
【０００６】式(1) 中、ＸN はインダクタンス１３，１
５の規格化リアクタンス、ＢN はキャパシタンス１４の
規格化サセプタンスである。
５の規格化リアクタンス、ＢN はキャパシタンス１４の
規格化サセプタンスである。
【０００７】次に、ゲートバイアス端子６に印加するゲ
ートバイアス電圧によりＦＥＴ２ａ，２ｄをＯＦＦし、
ゲートバイアス端子７に印加するゲートバイアス電圧に
より、ＦＥＴ２ｂ，２ｃをＯＮし、ゲートバイアス端子
３０に印加するゲートバイアス電圧によりＦＥＴ２６
ａ，２６ｄをＯＦＦし、ゲートバイアス端子３１に印加
するゲートバイアス電圧により、ＦＥＴ２６ｂ，２６ｃ
をＯＮして、ＳＰＤＴスイッチ２及びＳＰＤＴスイッチ
２６の信号通過経路を端子４側及び端子２８側へと切り
換える。この時、入出力端子１から入力された信号はＳ
ＰＤＴスイッチ２の端子４を経て、ハイパスフィルタ９
を通過し、第２ＳＰＤＴスイッチ２６の端子２８を経て
入出力端子２５から出力される。この時、入出力端子１
から入出力端子２５へ伝達される信号の通過位相は進み
位相となり、次の関係式(2) で表わされる位相量変化
（θ’）を生じる。
ートバイアス電圧によりＦＥＴ２ａ，２ｄをＯＦＦし、
ゲートバイアス端子７に印加するゲートバイアス電圧に
より、ＦＥＴ２ｂ，２ｃをＯＮし、ゲートバイアス端子
３０に印加するゲートバイアス電圧によりＦＥＴ２６
ａ，２６ｄをＯＦＦし、ゲートバイアス端子３１に印加
するゲートバイアス電圧により、ＦＥＴ２６ｂ，２６ｃ
をＯＮして、ＳＰＤＴスイッチ２及びＳＰＤＴスイッチ
２６の信号通過経路を端子４側及び端子２８側へと切り
換える。この時、入出力端子１から入力された信号はＳ
ＰＤＴスイッチ２の端子４を経て、ハイパスフィルタ９
を通過し、第２ＳＰＤＴスイッチ２６の端子２８を経て
入出力端子２５から出力される。この時、入出力端子１
から入出力端子２５へ伝達される信号の通過位相は進み
位相となり、次の関係式(2) で表わされる位相量変化
（θ’）を生じる。
【０００８】
【数２】
【０００９】式(2) 中、Ｂn はインダクタンス１６，１
８の規格化サセプタンス、Ｘn はキャパシタンス１７の
規格化リアクタンスである。
８の規格化サセプタンス、Ｘn はキャパシタンス１７の
規格化リアクタンスである。
【００１０】以上のように、従来のハイパス／ローパス
型移相器は、ＳＰＤＴスイッチ２及びＳＰＤＴ２６のス
イッチングによって、例えば入出力端子１に入力された
信号をローパスフィル８を通して入出力端子２５から出
力させるか，またはハイパスフィルタ９を通して入出力
端子２５から出力させるか、何れかに切り換えることに
より、２つの位相量、即ち１つの移相量が得られ、これ
によって、移相器として動作する。
型移相器は、ＳＰＤＴスイッチ２及びＳＰＤＴ２６のス
イッチングによって、例えば入出力端子１に入力された
信号をローパスフィル８を通して入出力端子２５から出
力させるか，またはハイパスフィルタ９を通して入出力
端子２５から出力させるか、何れかに切り換えることに
より、２つの位相量、即ち１つの移相量が得られ、これ
によって、移相器として動作する。
【００１１】
【発明が解決しようとする課題】従来のハイパス／ロー
パス型移相器は以上のように構成されており、１つの移
相器で１つの移相量しか得ることができない。従って、
このハイパス／ローパス型移相器を用いて多ビット移相
器を構成する場合、互いに異なる移相量が得られるよう
設計された複数の移相器を直列接続しなければならず、
このため、チップサイズが大きくなってしまうという問
題点があった。また、ビット数を増やすに従って信号が
通過すべき単極双投スイッチの数が多くなることから、
信号の通過損失が大きくなってしまうという問題点があ
った。
パス型移相器は以上のように構成されており、１つの移
相器で１つの移相量しか得ることができない。従って、
このハイパス／ローパス型移相器を用いて多ビット移相
器を構成する場合、互いに異なる移相量が得られるよう
設計された複数の移相器を直列接続しなければならず、
このため、チップサイズが大きくなってしまうという問
題点があった。また、ビット数を増やすに従って信号が
通過すべき単極双投スイッチの数が多くなることから、
信号の通過損失が大きくなってしまうという問題点があ
った。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、１個で複数の移相量を得ること
ができる移相器を得ることを目的とする。
ためになされたもので、１個で複数の移相量を得ること
ができる移相器を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る移相器
は、ハイパス／ローパス型移相器において、ハイパスフ
ィルタとローパスフィルタの各々に、ＦＥＴをその容量
素子として付加したものである。
は、ハイパス／ローパス型移相器において、ハイパスフ
ィルタとローパスフィルタの各々に、ＦＥＴをその容量
素子として付加したものである。
【００１４】更に、この発明に係る移相器は、ハイパス
フィルタとローパスフィルタを用いたベクトル合成型移
相器において、ハイパスフィルタとローパスフィルタの
各々を可変容量素子とインダクタンスで構成したもので
ある。
フィルタとローパスフィルタを用いたベクトル合成型移
相器において、ハイパスフィルタとローパスフィルタの
各々を可変容量素子とインダクタンスで構成したもので
ある。
【００１５】
【作用】この発明においては、上記ＦＥＴのＯＮ，ＯＦ
Ｆ動作により、上記ハイパスフィルタ及びローパスフィ
ルタが、それぞれ２つの異なる位相量を生成するので、
移相器全体で４つの異なる位相量を得ることができ、１
個の移相器で２つの移相量を実現することができる。
Ｆ動作により、上記ハイパスフィルタ及びローパスフィ
ルタが、それぞれ２つの異なる位相量を生成するので、
移相器全体で４つの異なる位相量を得ることができ、１
個の移相器で２つの移相量を実現することができる。
【００１６】更に、この発明においては、上記可変容量
素子の容量を制御することにより、上記ハイパスフィル
タを通過する信号と上記ローパスフィルタを通過する信
号の位相合成によって得られる位相量変化、即ち移相量
を変更することができるので、１個の移相器で複数の移
相量を実現することができる。
素子の容量を制御することにより、上記ハイパスフィル
タを通過する信号と上記ローパスフィルタを通過する信
号の位相合成によって得られる位相量変化、即ち移相量
を変更することができるので、１個の移相器で複数の移
相量を実現することができる。
【００１７】
実施例１．図１はこの発明の実施例１によるハイパス／
ローパスフィルタ型移相器の構成を示す等価回路図であ
り、図において、図６と同一符号は同一または相当する
部分を示し、１００は移相器で、これは、ＳＰＤＴスイ
ッチ２の端子３とＳＰＤＴスイッチ２６の端子２７との
間に、ローパスフィルタ１００ａが接続され、ＳＰＤＴ
スイッチ２の端子４とＳＰＤＴスイッチ２６の端子２８
との間に、ハイパスフィルタ１００ｂが接続されて、構
成されている。
ローパスフィルタ型移相器の構成を示す等価回路図であ
り、図において、図６と同一符号は同一または相当する
部分を示し、１００は移相器で、これは、ＳＰＤＴスイ
ッチ２の端子３とＳＰＤＴスイッチ２６の端子２７との
間に、ローパスフィルタ１００ａが接続され、ＳＰＤＴ
スイッチ２の端子４とＳＰＤＴスイッチ２６の端子２８
との間に、ハイパスフィルタ１００ｂが接続されて、構
成されている。
【００１８】上記ローパスフィルタ１００ａにおいて、
３３，３４はインダクタンス、３２，３５，３７はＦＥ
Ｔ、３６はキャパシタンス、６０ａ〜６０ｂは数ｋΩの
抵抗であり、ＦＥＴ３２のソースまたはドレインがＳＰ
ＤＴスイッチ２の端子３に接続され、ドレインまたはソ
ースがインダクタンス３３の一端に接続されている。Ｆ
ＥＴ３５のソースまたはドレインがＳＰＤＴスイッチ２
６の端子２７に接続され、ドレインまたはソースがイン
ダクタンス３４の一端に接続されている。インダクタン
ス３３の他端がインダクタンス３４の他端に接続され、
この接続点がキャパシタンス３６の一方の電極に接続さ
れ、キャパシタンス３６の他方の電極がそのドレインま
たはソースが接地されたＦＥＴ３７のソースまたはドレ
インに接続されている。ＦＥＴ３２，３５，３７の各々
のゲートは、それぞれ数ｋΩの抵抗６０ａ，６０ｂ，６
０ｃを介してゲートバイアス端子１９に接続されてい
る。
３３，３４はインダクタンス、３２，３５，３７はＦＥ
Ｔ、３６はキャパシタンス、６０ａ〜６０ｂは数ｋΩの
抵抗であり、ＦＥＴ３２のソースまたはドレインがＳＰ
ＤＴスイッチ２の端子３に接続され、ドレインまたはソ
ースがインダクタンス３３の一端に接続されている。Ｆ
ＥＴ３５のソースまたはドレインがＳＰＤＴスイッチ２
６の端子２７に接続され、ドレインまたはソースがイン
ダクタンス３４の一端に接続されている。インダクタン
ス３３の他端がインダクタンス３４の他端に接続され、
この接続点がキャパシタンス３６の一方の電極に接続さ
れ、キャパシタンス３６の他方の電極がそのドレインま
たはソースが接地されたＦＥＴ３７のソースまたはドレ
インに接続されている。ＦＥＴ３２，３５，３７の各々
のゲートは、それぞれ数ｋΩの抵抗６０ａ，６０ｂ，６
０ｃを介してゲートバイアス端子１９に接続されてい
る。
【００１９】上記ローパスフィルタ１００ｂにおいて、
３８，３９はキャパシタンス、４０，４１，４３はＦＥ
Ｔ、４２はインダクタンス、６０ｄ〜６０ｆは数ｋΩの
抵抗であり、ＦＥＴ４０のソースまたはドレインがＳＰ
ＤＴスイッチ２の端子４に接続され、ドレインまたはソ
ースがキャパシタンス３８の一方の電極に接続されてい
る。ＦＥＴ４１のソースまたはドレインがＳＰＤＴスイ
ッチ２６の端子２８に接続され、ドレインまたはソース
がキャパシタンス３９の一方の電極に接続されている。
キャパシタンス３８の他方の電極はキャパシタンス３９
の他方の電極に接続され、この接続点がインダクタンス
４２の一端に接続され、インダクタンス４２の他端がそ
のドレインまたはソースが接地されたＦＥＴ４３のソー
スまたはドレインに接続されている。ＦＥＴ４０，４
１，４３の各々のゲートは、それぞれ数ｋΩの抵抗６０
ｄ，６０ｅ，６０ｆを介してゲートバイアス端子２０に
接続されている。
３８，３９はキャパシタンス、４０，４１，４３はＦＥ
Ｔ、４２はインダクタンス、６０ｄ〜６０ｆは数ｋΩの
抵抗であり、ＦＥＴ４０のソースまたはドレインがＳＰ
ＤＴスイッチ２の端子４に接続され、ドレインまたはソ
ースがキャパシタンス３８の一方の電極に接続されてい
る。ＦＥＴ４１のソースまたはドレインがＳＰＤＴスイ
ッチ２６の端子２８に接続され、ドレインまたはソース
がキャパシタンス３９の一方の電極に接続されている。
キャパシタンス３８の他方の電極はキャパシタンス３９
の他方の電極に接続され、この接続点がインダクタンス
４２の一端に接続され、インダクタンス４２の他端がそ
のドレインまたはソースが接地されたＦＥＴ４３のソー
スまたはドレインに接続されている。ＦＥＴ４０，４
１，４３の各々のゲートは、それぞれ数ｋΩの抵抗６０
ｄ，６０ｅ，６０ｆを介してゲートバイアス端子２０に
接続されている。
【００２０】また、図４は上記図１の本実施例１のハイ
パス／ローパス型移相器のパターン図である。図におい
て、図中の符号は上記で説明したものに対応し、８０は
グランドパッド、１００ｃは基板である。
パス／ローパス型移相器のパターン図である。図におい
て、図中の符号は上記で説明したものに対応し、８０は
グランドパッド、１００ｃは基板である。
【００２１】次に、動作について説明する。図２は上記
ＦＥＴ３２，３５，３７をＯＮした時の上記ローパスフ
ィルタ１００ａの等価回路図（図２(a) ）と、上記ＦＥ
Ｔ３２，３５，３７がＯＦＦした時の上記ローパスフィ
ルタ１００ａの等価回路図（図２(b) ）である。ＦＥＴ
３２，３５，３７は、ＯＮ時は（即ち、ゲートバイアス
電圧Ｖg ＝０Ｖでは）無損失であるので、この時のロー
パスフィルタ１００ａの等価回路は図２(a) に示すもの
となり、ＯＦＦ時は（即ち、ゲートバイアス電圧Ｖg ＜
ピンチオフ電圧Ｖp では）容量（ＣT ）となるので、こ
の時のローパスフィルタ１００ａの等価回路は図２(b)
に示すものとなる。尚、図２(b) において、ＣT32 はＦ
ＥＴ３２の容量、ＣT35 はＦＥＴ３５の容量、ＣT37 は
ＦＥＴ３７の容量を示している。
ＦＥＴ３２，３５，３７をＯＮした時の上記ローパスフ
ィルタ１００ａの等価回路図（図２(a) ）と、上記ＦＥ
Ｔ３２，３５，３７がＯＦＦした時の上記ローパスフィ
ルタ１００ａの等価回路図（図２(b) ）である。ＦＥＴ
３２，３５，３７は、ＯＮ時は（即ち、ゲートバイアス
電圧Ｖg ＝０Ｖでは）無損失であるので、この時のロー
パスフィルタ１００ａの等価回路は図２(a) に示すもの
となり、ＯＦＦ時は（即ち、ゲートバイアス電圧Ｖg ＜
ピンチオフ電圧Ｖp では）容量（ＣT ）となるので、こ
の時のローパスフィルタ１００ａの等価回路は図２(b)
に示すものとなる。尚、図２(b) において、ＣT32 はＦ
ＥＴ３２の容量、ＣT35 はＦＥＴ３５の容量、ＣT37 は
ＦＥＴ３７の容量を示している。
【００２２】また、図３は上記ＦＥＴ４０，４１，４３
がＯＮ時の上記ハイパスフィルタ１００ｂの等価回路図
（図３(a) ）と、上記ＦＥＴ４０，４１，４３がＯＦＦ
時の上記ハイパスフィルタ１００ｂの等価回路図（図３
(b) ）である。ＦＥＴ４０，４１，４３は、ＯＮ時は
（即ち、ゲートバイアス電圧Ｖg ＝０Ｖでは）無損失で
あるので、この時のハイパスフィルタ１００ｂの等価回
路は図３(a) に示すものとなり、ＯＦＦ時は（即ち、ゲ
ートバイアス電圧Ｖg ＜ピンチオフ電圧Ｖp では）容量
（ＣT ）となるので、この時のハイパスフィルタ１００
ｂの等価回路は図３(b) に示すものになる。尚、図３
(b) において、ＣT40 はＦＥＴ４０の容量、ＣT41 はＦ
ＥＴ４１の容量、ＣT43 はＦＥＴ４３の容量を示してい
る。
がＯＮ時の上記ハイパスフィルタ１００ｂの等価回路図
（図３(a) ）と、上記ＦＥＴ４０，４１，４３がＯＦＦ
時の上記ハイパスフィルタ１００ｂの等価回路図（図３
(b) ）である。ＦＥＴ４０，４１，４３は、ＯＮ時は
（即ち、ゲートバイアス電圧Ｖg ＝０Ｖでは）無損失で
あるので、この時のハイパスフィルタ１００ｂの等価回
路は図３(a) に示すものとなり、ＯＦＦ時は（即ち、ゲ
ートバイアス電圧Ｖg ＜ピンチオフ電圧Ｖp では）容量
（ＣT ）となるので、この時のハイパスフィルタ１００
ｂの等価回路は図３(b) に示すものになる。尚、図３
(b) において、ＣT40 はＦＥＴ４０の容量、ＣT41 はＦ
ＥＴ４１の容量、ＣT43 はＦＥＴ４３の容量を示してい
る。
【００２３】以下、入出力端子１から入力された信号が
ローパスフィルタ１００ａを通過して入出力端子２５か
ら出力する場合の動作を説明する。まず、ＳＰＤＴスイ
ッチ２及びＳＰＤＴスイッチ２６の信号通過経路を従来
と同様にして端子３側及び端子２７側へと切り換え、Ｆ
ＥＴ３２，３５，３７をＯＮする。この時、入出力端子
１から入力された信号はＳＰＤＴスイッチ２の端子３を
経て上記図２(a) にその等価回路を示すローパスフィル
タ１００ａを通過し、ＳＰＤＴスイッチ２６の端子２７
を経て入出力端子２５へ伝達される。この時の信号の通
過位相は遅れ位相となり、下記式(3) で表される位相量
変化（θ1 ）を生じる。
ローパスフィルタ１００ａを通過して入出力端子２５か
ら出力する場合の動作を説明する。まず、ＳＰＤＴスイ
ッチ２及びＳＰＤＴスイッチ２６の信号通過経路を従来
と同様にして端子３側及び端子２７側へと切り換え、Ｆ
ＥＴ３２，３５，３７をＯＮする。この時、入出力端子
１から入力された信号はＳＰＤＴスイッチ２の端子３を
経て上記図２(a) にその等価回路を示すローパスフィル
タ１００ａを通過し、ＳＰＤＴスイッチ２６の端子２７
を経て入出力端子２５へ伝達される。この時の信号の通
過位相は遅れ位相となり、下記式(3) で表される位相量
変化（θ1 ）を生じる。
【００２４】
【数３】
【００２５】式中、ＸN1はインダクタンス３３，３４の
規格化リアクタンス、ＢN1はキャパシタンス３６の規格
化サセプタンスである。
規格化リアクタンス、ＢN1はキャパシタンス３６の規格
化サセプタンスである。
【００２６】次に上記ＯＮ状態にあるＦＥＴ３２，３
５，３７をＯＦＦする。この時、入出力端子１から入力
された信号はＳＰＤＴスイッチ２の端子３を経て上記図
２(b)にその等価回路を示すローパスフィルタ１００ａ
を通過し、ＳＰＤＴスイッチ２６の端子２７を経て入出
力端子２５へ伝達される。この時の信号の通過位相は遅
れ位相となり、下記式(4) で表される位相量変化（θ2
）を生じる。
５，３７をＯＦＦする。この時、入出力端子１から入力
された信号はＳＰＤＴスイッチ２の端子３を経て上記図
２(b)にその等価回路を示すローパスフィルタ１００ａ
を通過し、ＳＰＤＴスイッチ２６の端子２７を経て入出
力端子２５へ伝達される。この時の信号の通過位相は遅
れ位相となり、下記式(4) で表される位相量変化（θ2
）を生じる。
【００２７】
【数４】
【００２８】式中、ＸN2はＦＥＴ３２（容量ＣT32 ）と
インダクタンス３３を相互に直列接続した直列体，及び
ＦＥＴ３５（容量ＣT35 ）とインダクタンス３４を相互
に直列接続した直列体の規格化リアクタンス、ＢN2はＦ
ＥＴ３７（容量ＣT37 ）とキャパシタンス３６を相互に
直列接続した直列体の規格化サセプタンスである。
インダクタンス３３を相互に直列接続した直列体，及び
ＦＥＴ３５（容量ＣT35 ）とインダクタンス３４を相互
に直列接続した直列体の規格化リアクタンス、ＢN2はＦ
ＥＴ３７（容量ＣT37 ）とキャパシタンス３６を相互に
直列接続した直列体の規格化サセプタンスである。
【００２９】このように、ローパスフィルタ１００ａを
構成するＦＥＴ３２，３５，３７のスイッチング動作
（ＯＮ，ＯＦＦ動作）により、２つの異なる位相量を得
ることができる。
構成するＦＥＴ３２，３５，３７のスイッチング動作
（ＯＮ，ＯＦＦ動作）により、２つの異なる位相量を得
ることができる。
【００３０】以下、入出力端子１から入力された信号が
ハイパスフィルタ１００ｂを通過して入出力端子２５か
ら出力する場合の動作を説明する。ＳＰＤＴスイッチ２
及びＳＰＤＴスイッチ２６の信号通過経路を従来と同様
にして端子４側及び端子２８側へと切り換え、ＦＥＴ４
０，４１，４３をＯＮする。この時、入出力端子１から
入力された信号はＳＰＤＴスイッチ２の端子４を経て上
記図３(a) にその等価回路を示すハイパスフィルタ１０
０ｂを通過し、ＳＰＤＴスイッチ２６の端子２８を経て
入出力端子２５へ伝達される。この時の信号の通過位相
は進み位相となり、下記式(5) で表される位相量変化
（θ3 ）を生じる。
ハイパスフィルタ１００ｂを通過して入出力端子２５か
ら出力する場合の動作を説明する。ＳＰＤＴスイッチ２
及びＳＰＤＴスイッチ２６の信号通過経路を従来と同様
にして端子４側及び端子２８側へと切り換え、ＦＥＴ４
０，４１，４３をＯＮする。この時、入出力端子１から
入力された信号はＳＰＤＴスイッチ２の端子４を経て上
記図３(a) にその等価回路を示すハイパスフィルタ１０
０ｂを通過し、ＳＰＤＴスイッチ２６の端子２８を経て
入出力端子２５へ伝達される。この時の信号の通過位相
は進み位相となり、下記式(5) で表される位相量変化
（θ3 ）を生じる。
【００３１】
【数５】
【００３２】式中、ＸN3はキャパシタンス３８，３９の
規格化リアクタンス、ＢN3はリアクタンス４２の規格化
サセプタンスである。
規格化リアクタンス、ＢN3はリアクタンス４２の規格化
サセプタンスである。
【００３３】次に、上記ＯＮ状態にあるＦＥＴ４０，４
１，４３をＯＦＦする。この時、入出力端子１から入力
された信号はＳＰＤＴスイッチ２の端子４を経て上記図
３(b) に示す等価回路となったハイパスフィルタ１００
ａを通過し、ＳＰＤＴスイッチ２６の端子２８を経て入
出力端子２５へ伝達される。この時の信号の通過位相は
進み位相となり、下記式(6) で表される位相量変化（θ
4 ）を生じる。
１，４３をＯＦＦする。この時、入出力端子１から入力
された信号はＳＰＤＴスイッチ２の端子４を経て上記図
３(b) に示す等価回路となったハイパスフィルタ１００
ａを通過し、ＳＰＤＴスイッチ２６の端子２８を経て入
出力端子２５へ伝達される。この時の信号の通過位相は
進み位相となり、下記式(6) で表される位相量変化（θ
4 ）を生じる。
【００３４】
【数６】
【００３５】式中、ＸN4はＦＥＴ４０（容量ＣT40 ）と
キャパシタンス３８を相互に直列接続した直列体，及び
ＦＥＴ４１（容量ＣT41 ）とキャパシタンス３９を相互
に直列接続した直列体の規格化リアクタンス、ＢN4はＦ
ＥＴ４３（容量ＣT43 ）とインダクタンス４２を相互に
直列接続した直列体の規格化サセプタンスである。
キャパシタンス３８を相互に直列接続した直列体，及び
ＦＥＴ４１（容量ＣT41 ）とキャパシタンス３９を相互
に直列接続した直列体の規格化リアクタンス、ＢN4はＦ
ＥＴ４３（容量ＣT43 ）とインダクタンス４２を相互に
直列接続した直列体の規格化サセプタンスである。
【００３６】このように、ハイパスフィルタ１００ｂを
構成するＦＥＴ４０，４１，４３のスイッチング動作
（ＯＮ，ＯＦＦ動作）により、２つの異なる位相量（変
化）を得ることができる。
構成するＦＥＴ４０，４１，４３のスイッチング動作
（ＯＮ，ＯＦＦ動作）により、２つの異なる位相量（変
化）を得ることができる。
【００３７】以上の説明から明らかなように、本実施例
のハイパス／ローパス型移相器１００では、ローパスフ
ィルタ１００ａ及びハイパスフィルタ１００ｂがそれぞ
れ異なる２つの位相量を生成することができる。従っ
て、例えば、ローパスフィルタ１００ａによって得られ
る２つの位相量θ1 ，θ2 が−６７．５°，−２２．５
°となるように、該ローパスフィルタ１００ａの構成素
子（インダクタンス３３，３４、キャパシタンス３６、
ＦＥＴ３２，３５，３７）を設計し、ハイパスフィルタ
１００ｂによって得られる２つの位相量θ3 ，θ4 が２
２．５°，６７．５°となるように、該ローパスフィル
タ１００ａの構成素子（インダクタンス４２、キャパシ
タンス３８，３９、ＦＥＴ４０，４１，４３）を設計す
ると、１個の移相器で、従来の４５°ビットのハイパス
／ローパス型移相器と９０°ビットのハイパス／ローパ
ス型移相器の２ビット分の動作を実現することができ、
従来に比してチップサイズが小型化した２ビット移相器
を得ることができる。また、信号が通過するＳＰＤＴス
イッチの数が２つになるので、従来のハイパス／ローパ
ス型移相器を２つ直列接続したもの（ＳＰＤＴスイッチ
４つ）に比べて、信号の通過損失を少なくできる。
のハイパス／ローパス型移相器１００では、ローパスフ
ィルタ１００ａ及びハイパスフィルタ１００ｂがそれぞ
れ異なる２つの位相量を生成することができる。従っ
て、例えば、ローパスフィルタ１００ａによって得られ
る２つの位相量θ1 ，θ2 が−６７．５°，−２２．５
°となるように、該ローパスフィルタ１００ａの構成素
子（インダクタンス３３，３４、キャパシタンス３６、
ＦＥＴ３２，３５，３７）を設計し、ハイパスフィルタ
１００ｂによって得られる２つの位相量θ3 ，θ4 が２
２．５°，６７．５°となるように、該ローパスフィル
タ１００ａの構成素子（インダクタンス４２、キャパシ
タンス３８，３９、ＦＥＴ４０，４１，４３）を設計す
ると、１個の移相器で、従来の４５°ビットのハイパス
／ローパス型移相器と９０°ビットのハイパス／ローパ
ス型移相器の２ビット分の動作を実現することができ、
従来に比してチップサイズが小型化した２ビット移相器
を得ることができる。また、信号が通過するＳＰＤＴス
イッチの数が２つになるので、従来のハイパス／ローパ
ス型移相器を２つ直列接続したもの（ＳＰＤＴスイッチ
４つ）に比べて、信号の通過損失を少なくできる。
【００３８】実施例２．図５はこの発明の実施例２によ
るローパスフィルタとハイパスフィルタを用いて構成さ
れたベクトル合成型移相器の等価回路図であり、図にお
いて、２００は移相器で、これは、一方の入出力端子１
ａにローパスフィルタ２００ａの一方の入出力ノード７
０ａとハイパスフィルタ２００ｂの一方の入出力ノード
７０ｂを接続し、他方の入出力端子２５ａにローパスフ
ィルタ２００ａの他方の入出力ノード７０ｃとハイパス
フィルタ２００ｂの他方の入出力ノード７０ｄを接続し
て構成されている。
るローパスフィルタとハイパスフィルタを用いて構成さ
れたベクトル合成型移相器の等価回路図であり、図にお
いて、２００は移相器で、これは、一方の入出力端子１
ａにローパスフィルタ２００ａの一方の入出力ノード７
０ａとハイパスフィルタ２００ｂの一方の入出力ノード
７０ｂを接続し、他方の入出力端子２５ａにローパスフ
ィルタ２００ａの他方の入出力ノード７０ｃとハイパス
フィルタ２００ｂの他方の入出力ノード７０ｄを接続し
て構成されている。
【００３９】上記ローパスフィルタ２００ａにおいて、
５０，５３，５４は可変容量素子、５１，５２はインダ
クタンスであり、可変容量素子５０の一方の電極は入出
力ノード７０ａに接続され、他方の電極はインダクタン
ス５１の一端に接続されている。また、可変容量素子５
３の一方の電極は入出力ノード７０ｃに接続され、他方
の電極はインダクタンス５２の一端に接続されている。
また、インダクタンス５１の他端はインダクタンス５２
の他端に接続され、この接続点がその一方の電極が接地
された可変容量素子５４の他方の電極に接続されてい
る。
５０，５３，５４は可変容量素子、５１，５２はインダ
クタンスであり、可変容量素子５０の一方の電極は入出
力ノード７０ａに接続され、他方の電極はインダクタン
ス５１の一端に接続されている。また、可変容量素子５
３の一方の電極は入出力ノード７０ｃに接続され、他方
の電極はインダクタンス５２の一端に接続されている。
また、インダクタンス５１の他端はインダクタンス５２
の他端に接続され、この接続点がその一方の電極が接地
された可変容量素子５４の他方の電極に接続されてい
る。
【００４０】上記ハイパスフィルタ２００ｂにおいて、
５５，５６，５８は可変容量素子、５７はインダクタン
スであり、可変容量素子５５，５６の各々の一方の電極
は入出力ノード７０ｂ，７０ｄにそれぞれ接続され、各
々の他方の電極同士が互いに接続され、この接続点がイ
ンダクタンス５７の一端に接続されている。インダクタ
ンス５７の他端はその一方の電極が接地されたキャパシ
タ５８の他方の電極に接続されている。
５５，５６，５８は可変容量素子、５７はインダクタン
スであり、可変容量素子５５，５６の各々の一方の電極
は入出力ノード７０ｂ，７０ｄにそれぞれ接続され、各
々の他方の電極同士が互いに接続され、この接続点がイ
ンダクタンス５７の一端に接続されている。インダクタ
ンス５７の他端はその一方の電極が接地されたキャパシ
タ５８の他方の電極に接続されている。
【００４１】尚、上記可変容量素子５０，５３〜５６，
５８は、そのソースまたはドレインを入力電極、そのド
レインまたはソースを出力電極とし、そのゲートに与え
るゲートバイアス電圧によってその容量値が変えられる
ＦＥＴで構成されている。
５８は、そのソースまたはドレインを入力電極、そのド
レインまたはソースを出力電極とし、そのゲートに与え
るゲートバイアス電圧によってその容量値が変えられる
ＦＥＴで構成されている。
【００４２】図７は、上記図５の本実施例２の移相器の
パターン図である。図において、図中の符号は上記で説
明したものに対応し、５０ａ，５３ａ，５４ａ，５５
ａ，５６ａ，５８ａはＦＥＴ、８１はグランドパッド、
８２ａはＦＥＴ５０ａ，５３ａ，５４ａのゲートに接続
されたゲートバイアス端子、８２ｂはＦＥＴ５５ａ，５
６ａ，５８ａのゲートに接続されたゲートバイアス端
子、８３ａ〜８３ｃ，及び８４ａ〜８４ｃは数ｋΩの抵
抗、２００ｃは基板である。
パターン図である。図において、図中の符号は上記で説
明したものに対応し、５０ａ，５３ａ，５４ａ，５５
ａ，５６ａ，５８ａはＦＥＴ、８１はグランドパッド、
８２ａはＦＥＴ５０ａ，５３ａ，５４ａのゲートに接続
されたゲートバイアス端子、８２ｂはＦＥＴ５５ａ，５
６ａ，５８ａのゲートに接続されたゲートバイアス端
子、８３ａ〜８３ｃ，及び８４ａ〜８４ｃは数ｋΩの抵
抗、２００ｃは基板である。
【００４３】次に、動作について説明する。上記可変容
量５０，５３，５４とインダクタンス５１，５２で構成
されるローパスフィルタ２００ａにおいて、可変容量素
子５０とインダクタンス５１を相互に直列接続した直列
体，及び可変容量素子５３とインダクタンス５２を相互
に直列接続した直列体のリアクタンスをＸL とし、可変
容量素子５４のサセプタンスをＢL として、このローパ
スフィルタをＡＢＣＤマトリクスで表わすと、下記式
(7) になる。
量５０，５３，５４とインダクタンス５１，５２で構成
されるローパスフィルタ２００ａにおいて、可変容量素
子５０とインダクタンス５１を相互に直列接続した直列
体，及び可変容量素子５３とインダクタンス５２を相互
に直列接続した直列体のリアクタンスをＸL とし、可変
容量素子５４のサセプタンスをＢL として、このローパ
スフィルタをＡＢＣＤマトリクスで表わすと、下記式
(7) になる。
【００４４】
【数７】
【００４５】これより、ローパスフィルタの通過位相量
をθL とすると下記式(8) ，(9) が成り立つ。 cosθL ＝１−ω2 ＸL ＢL ...(8) sinθL ＝−ωＢL ＺL ...(9) ここで、θL ＝−４５°とすると、式(9) より下記式(1
0)，(11)が成り立つ。
をθL とすると下記式(8) ，(9) が成り立つ。 cosθL ＝１−ω2 ＸL ＢL ...(8) sinθL ＝−ωＢL ＺL ...(9) ここで、θL ＝−４５°とすると、式(9) より下記式(1
0)，(11)が成り立つ。
【００４６】
【数８】
【００４７】
【数９】
【００４８】上記式(10)，(11)中、ωは角周波数（ω＝
２πｆ）、ＺL はローパスフィルタの入出力インピーダ
ンスである。一方、上記可変容量素子５５，５６，５８
とインダクタンス５７で構成されるハイパスフィルタ２
００ｂにおいて、可変容量素子５５，５６のリアクタン
スをＸH 、インダクタンスと可変容量素子５８を相互に
直列接続した直列体のサセプタンスをＢH として、この
ハイパスフィルタをＡＢＣＤマトリクスで表わすと、下
記式(12)になる。
２πｆ）、ＺL はローパスフィルタの入出力インピーダ
ンスである。一方、上記可変容量素子５５，５６，５８
とインダクタンス５７で構成されるハイパスフィルタ２
００ｂにおいて、可変容量素子５５，５６のリアクタン
スをＸH 、インダクタンスと可変容量素子５８を相互に
直列接続した直列体のサセプタンスをＢH として、この
ハイパスフィルタをＡＢＣＤマトリクスで表わすと、下
記式(12)になる。
【００４９】
【数１０】
【００５０】これより、ハイパスフィルタの通過位相量
をθH とすると下記式(13)，(14)が成り立つ。 cosθH ＝１−１／ω2 ＸH ＢH ...(13) sinθH ＝−ＺH ／ωＢH ...(14) ここで、θH ＝４５°とすると、式(14)より下記式(1
5)，(16)が成り立つ。
をθH とすると下記式(13)，(14)が成り立つ。 cosθH ＝１−１／ω2 ＸH ＢH ...(13) sinθH ＝−ＺH ／ωＢH ...(14) ここで、θH ＝４５°とすると、式(14)より下記式(1
5)，(16)が成り立つ。
【００５１】
【数１１】
【００５２】
【数１２】
【００５３】上記式(15)，(16)中、ωは角周波数（ω＝
２πδ）、ＺH はハイパスフィルタの入出力インピーダ
ンスである。
２πδ）、ＺH はハイパスフィルタの入出力インピーダ
ンスである。
【００５４】図６はこの移相器の移相量（即ち、位相量
変化）を得る動作を説明する図であり、この図は、この
移相器が、ローパスフィルタ２００ａ側を通過する信号
成分５９と、ハイパスフィルタ２００ｂ側を通過する信
号成分６０とを合成することにより、移相量、即ち、位
相量変化（θ）を実現し、これら信号成分の電力の配分
がＢL ，ＢH で調整されることを示している。尚、この
図は、上述したローパスフィルタ２００ａとハイパスフ
ィルタ２００ｂの各々の通過移相量をそれぞれ−４５°
と４５°にした場合の図である。また、この移相器の入
出力インピーダンスは５０Ωとしているので、下記式(1
7)，(18)，(19)が成り立つ。
変化）を得る動作を説明する図であり、この図は、この
移相器が、ローパスフィルタ２００ａ側を通過する信号
成分５９と、ハイパスフィルタ２００ｂ側を通過する信
号成分６０とを合成することにより、移相量、即ち、位
相量変化（θ）を実現し、これら信号成分の電力の配分
がＢL ，ＢH で調整されることを示している。尚、この
図は、上述したローパスフィルタ２００ａとハイパスフ
ィルタ２００ｂの各々の通過移相量をそれぞれ−４５°
と４５°にした場合の図である。また、この移相器の入
出力インピーダンスは５０Ωとしているので、下記式(1
7)，(18)，(19)が成り立つ。
【００５５】
【数１３】
【００５６】
【数１４】
【００５７】
【数１５】
【００５８】以上の説明より、本実施例の移相器では、
移相量、即ち、位相量変化（θ）を所要の値に決めれ
ば、式(17)〜式(19)によってこの時のＺL ，ＺH を求め
ることができ、このＺL ，ＺH が求まれば、式(8) 〜式
(11)によって上記ローパスフィルタ２００ａにおけるリ
アクタンスＸL とサセプタンスＢL を求めることがで
き、式(13)〜式(16)によって上記ハイパスフィルタ２０
０ｂにおけるリアクタンスＸH とサセプタンスＢH を求
めることができることが明らかである。
移相量、即ち、位相量変化（θ）を所要の値に決めれ
ば、式(17)〜式(19)によってこの時のＺL ，ＺH を求め
ることができ、このＺL ，ＺH が求まれば、式(8) 〜式
(11)によって上記ローパスフィルタ２００ａにおけるリ
アクタンスＸL とサセプタンスＢL を求めることがで
き、式(13)〜式(16)によって上記ハイパスフィルタ２０
０ｂにおけるリアクタンスＸH とサセプタンスＢH を求
めることができることが明らかである。
【００５９】従って、このような本実施例の移相器で
は、ローパスフィルタ２００ａ及びハイパスフィルタ２
００ｂを構成する可変容量素子の容量値を制御して、ロ
ーパスフィルタ２００ａのリアクタンスＸL とサセプタ
ンスＢL 、及びハイパスフィルタ２００ｂのリアクタン
スＸH とサセプタンスＢH を所要の値に調整することに
より、移相量変化を実現でき、１個の移相器で複数の移
相量を得ることができる。例えば、可変容量素子の容量
値の制御により、１１．２５°と２２．５°の２つの移
相量が得られるようにすれば、従来の１１．２５°ビッ
トのハイパス／ローパス型移相器と、２２．５°ビット
のハイパス／ローパス型移相器の２ビット分の動作を実
現することができ、従来に比してチップサイズが小型化
した２ビット移相器を得ることができる。尚、本実施例
では可変容量素子としてＦＥＴを用いたが、バラクタダ
イオード等の他の可変容量素子を用いても同様の効果を
得ることができる。
は、ローパスフィルタ２００ａ及びハイパスフィルタ２
００ｂを構成する可変容量素子の容量値を制御して、ロ
ーパスフィルタ２００ａのリアクタンスＸL とサセプタ
ンスＢL 、及びハイパスフィルタ２００ｂのリアクタン
スＸH とサセプタンスＢH を所要の値に調整することに
より、移相量変化を実現でき、１個の移相器で複数の移
相量を得ることができる。例えば、可変容量素子の容量
値の制御により、１１．２５°と２２．５°の２つの移
相量が得られるようにすれば、従来の１１．２５°ビッ
トのハイパス／ローパス型移相器と、２２．５°ビット
のハイパス／ローパス型移相器の２ビット分の動作を実
現することができ、従来に比してチップサイズが小型化
した２ビット移相器を得ることができる。尚、本実施例
では可変容量素子としてＦＥＴを用いたが、バラクタダ
イオード等の他の可変容量素子を用いても同様の効果を
得ることができる。
【００６０】また、上記実施例１，２の何れの移相器
も、他の回路構成の移相器と直列接続して多ビット移相
器を構成することができ、例えば、従来の１８０°ビッ
トのハイパス／ローパス型移相器１個と、実施例１の４
５°ビットと９０°ビットの２ビット分の動作をするハ
イパス／ローパス型移相器１個と、実施例２の１１．２
５°ビットと２２．５°ビットの２ビット分の動作をす
る移相器１個とを直列接続すれば、３つの移相器で５ビ
ット移相器を得ることができ、従来の５ビット移相器に
比べて、チップサイズを大幅に小さくできる。
も、他の回路構成の移相器と直列接続して多ビット移相
器を構成することができ、例えば、従来の１８０°ビッ
トのハイパス／ローパス型移相器１個と、実施例１の４
５°ビットと９０°ビットの２ビット分の動作をするハ
イパス／ローパス型移相器１個と、実施例２の１１．２
５°ビットと２２．５°ビットの２ビット分の動作をす
る移相器１個とを直列接続すれば、３つの移相器で５ビ
ット移相器を得ることができ、従来の５ビット移相器に
比べて、チップサイズを大幅に小さくできる。
【００６１】
【発明の効果】以上のように、この発明にかかる移相器
によれば、ハイパス／ローパス型移相器のハイパスフィ
ルタとローパスフィルタの各々に、ＦＥＴを容量素子と
して付加したので、上記ＦＥＴのＯＮ，ＯＦＦ動作によ
って、移相器全体で４つの異なる位相量を得ることが可
能になり、１個の移相器で２つの移相量を実現すること
ができる。従って、従来に比べて少ない数の移相器で多
ビット移相器を構成することができ、チップサイズが小
型化した多ビット移相器を得ることができる効果があ
る。
によれば、ハイパス／ローパス型移相器のハイパスフィ
ルタとローパスフィルタの各々に、ＦＥＴを容量素子と
して付加したので、上記ＦＥＴのＯＮ，ＯＦＦ動作によ
って、移相器全体で４つの異なる位相量を得ることが可
能になり、１個の移相器で２つの移相量を実現すること
ができる。従って、従来に比べて少ない数の移相器で多
ビット移相器を構成することができ、チップサイズが小
型化した多ビット移相器を得ることができる効果があ
る。
【００６２】更に、この発明にかかる移相器によれば、
ハイパスフィルタとローパスフィルタを用いたベクトル
合成型移相器のハイパスフィルタとローパスフィルタの
各々を可変容量素子とインダクタンスで構成したので、
上記可変容量素子の容量値を制御することにより、上記
ハイパスフィルタを通過する信号と、上記ローパスフィ
ルタを通過する信号の位相合成によって得られる位相量
を変更することができ、１個の移相器で複数の移相量を
実現することができる。従って、従来に比べて少ない数
の移相器で多ビット移相器を構成することができ、チッ
プサイズが小型化した多ビット移相器を得ることができ
る効果がある。
ハイパスフィルタとローパスフィルタを用いたベクトル
合成型移相器のハイパスフィルタとローパスフィルタの
各々を可変容量素子とインダクタンスで構成したので、
上記可変容量素子の容量値を制御することにより、上記
ハイパスフィルタを通過する信号と、上記ローパスフィ
ルタを通過する信号の位相合成によって得られる位相量
を変更することができ、１個の移相器で複数の移相量を
実現することができる。従って、従来に比べて少ない数
の移相器で多ビット移相器を構成することができ、チッ
プサイズが小型化した多ビット移相器を得ることができ
る効果がある。
【図１】この発明の実施例１によるハイパス／ローパス
型移相器の等価回路図である。
型移相器の等価回路図である。
【図２】図１に示すローパスフィルタの等価回路図で、
図２(a) はその構成素子であるＦＥＴがＯＮ状態の時の
等価回路図、図２(b) はその構成素子であるＦＥＴがＯ
ＦＦ状態の時の等価回路図である。
図２(a) はその構成素子であるＦＥＴがＯＮ状態の時の
等価回路図、図２(b) はその構成素子であるＦＥＴがＯ
ＦＦ状態の時の等価回路図である。
【図３】図１に示すハイパスフィルタの等価回路図で、
図３(a) はその構成素子であるＦＥＴがＯＮ状態の時の
等価回路図、図３(b) はその構成素子であるＦＥＴがＯ
ＦＦ状態の時の等価回路図である。
図３(a) はその構成素子であるＦＥＴがＯＮ状態の時の
等価回路図、図３(b) はその構成素子であるＦＥＴがＯ
ＦＦ状態の時の等価回路図である。
【図４】図１に示すハイパス／ローパス型移相器のパタ
ーン図である。
ーン図である。
【図５】この発明の実施例２による移相器の等価回路図
である。
である。
【図６】図５に示す移相器の動作状態を示すベクトル図
である。
である。
【図７】図５に示す移相器のパターン図である。
【図８】従来のハイパス／ローパス型移相器の等価回路
図である。
図である。
１，１ａ，２５，２５ａ 入出力端子 ２，２６ ＳＰＤＴスイッチ ８，１００ａ，２００ａ ローパスフィルタ ９，１００ｂ，２００ｂ ハイパスフィルタ ３２，３５，３７，４０，４１，４３，５０ａ，５３
ａ，５４ａ，５５ａ，５６ａ，５８ａ
ＦＥＴ １９，２０，８２ａ，８２ｂ ゲートバイアス端子 ５０，５２，５４ 可変容量素子 ５９ ハイパスフィルタを通過す
る信号成分 ６０ ローパスフィルタを通過す
る信号成分 １００ｃ，２００ｃ 基板
ａ，５４ａ，５５ａ，５６ａ，５８ａ
ＦＥＴ １９，２０，８２ａ，８２ｂ ゲートバイアス端子 ５０，５２，５４ 可変容量素子 ５９ ハイパスフィルタを通過す
る信号成分 ６０ ローパスフィルタを通過す
る信号成分 １００ｃ，２００ｃ 基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】上記ローパスフィルタ１００ａにおいて、
３３，３４はインダクタンス、３２，３５，３７はＦＥ
Ｔ、３６はキャパシタンス、６０ａ〜６０ｃは数ｋΩの
抵抗であり、ＦＥＴ３２のソースまたはドレインがＳＰ
ＤＴスイッチ２の端子３に接続され、ドレインまたはソ
ースがインダクタンス３３の一端に接続されている。Ｆ
ＥＴ３５のソースまたはドレインがＳＰＤＴスイッチ２
６の端子２７に接続され、ドレインまたはソースがイン
ダクタンス３４の一端に接続されている。インダクタン
ス３３の他端がインダクタンス３４の他端に接続され、
この接続点がキャパシタンス３６の一方の電極に接続さ
れ、キャパシタンス３６の他方の電極がそのドレインま
たはソースが接地されたＦＥＴ３７のソースまたはドレ
インに接続されている。ＦＥＴ３２，３５，３７の各々
のゲートは、それぞれ数ｋΩの抵抗６０ａ，６０ｂ，６
０ｃを介してゲートバイアス端子１９に接続されてい
る。
３３，３４はインダクタンス、３２，３５，３７はＦＥ
Ｔ、３６はキャパシタンス、６０ａ〜６０ｃは数ｋΩの
抵抗であり、ＦＥＴ３２のソースまたはドレインがＳＰ
ＤＴスイッチ２の端子３に接続され、ドレインまたはソ
ースがインダクタンス３３の一端に接続されている。Ｆ
ＥＴ３５のソースまたはドレインがＳＰＤＴスイッチ２
６の端子２７に接続され、ドレインまたはソースがイン
ダクタンス３４の一端に接続されている。インダクタン
ス３３の他端がインダクタンス３４の他端に接続され、
この接続点がキャパシタンス３６の一方の電極に接続さ
れ、キャパシタンス３６の他方の電極がそのドレインま
たはソースが接地されたＦＥＴ３７のソースまたはドレ
インに接続されている。ＦＥＴ３２，３５，３７の各々
のゲートは、それぞれ数ｋΩの抵抗６０ａ，６０ｂ，６
０ｃを介してゲートバイアス端子１９に接続されてい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】上記ハイパスフィルタ１００ｂにおいて、
３８，３９はキャパシタンス、４０，４１，４３はＦＥ
Ｔ、４２はインダクタンス、６０ｄ〜６０ｆは数ｋΩの
抵抗であり、ＦＥＴ４０のソースまたはドレインがＳＰ
ＤＴスイッチ２の端子４に接続され、ドレインまたはソ
ースがキャパシタンス３８の一方の電極に接続されてい
る。ＦＥＴ４１のソースまたはドレインがＳＰＤＴスイ
ッチ２６の端子２８に接続され、ドレインまたはソース
がキャパシタンス３９の一方の電極に接続されている。
キャパシタンス３８の他方の電極はキャパシタンス３９
の他方の電極に接続され、この接続点がインダクタンス
４２の一端に接続され、インダクタンス４２の他端がそ
のドレインまたはソースが接地されたＦＥＴ４３のソー
スまたはドレインに接続されている。ＦＥＴ４０，４
１，４３の各々のゲートは、それぞれ数ｋΩの抵抗６０
ｄ，６０ｅ，６０ｆを介してゲートバイアス端子２０に
接続されている。
３８，３９はキャパシタンス、４０，４１，４３はＦＥ
Ｔ、４２はインダクタンス、６０ｄ〜６０ｆは数ｋΩの
抵抗であり、ＦＥＴ４０のソースまたはドレインがＳＰ
ＤＴスイッチ２の端子４に接続され、ドレインまたはソ
ースがキャパシタンス３８の一方の電極に接続されてい
る。ＦＥＴ４１のソースまたはドレインがＳＰＤＴスイ
ッチ２６の端子２８に接続され、ドレインまたはソース
がキャパシタンス３９の一方の電極に接続されている。
キャパシタンス３８の他方の電極はキャパシタンス３９
の他方の電極に接続され、この接続点がインダクタンス
４２の一端に接続され、インダクタンス４２の他端がそ
のドレインまたはソースが接地されたＦＥＴ４３のソー
スまたはドレインに接続されている。ＦＥＴ４０，４
１，４３の各々のゲートは、それぞれ数ｋΩの抵抗６０
ｄ，６０ｅ，６０ｆを介してゲートバイアス端子２０に
接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】式中、ＸN3はキャパシタンス３８，３９の
規格化リアクタンス、ＢN3はインダクタンス４２の規格
化サセプタンスである。
規格化リアクタンス、ＢN3はインダクタンス４２の規格
化サセプタンスである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】以上の説明から明らかなように、本実施例
のハイパス／ローパス型移相器１００では、ローパスフ
ィルタ１００ａ及びハイパスフィルタ１００ｂがそれぞ
れ異なる２つの位相量を生成することができる。従っ
て、例えば、ローパスフィルタ１００ａによって得られ
る２つの位相量θ1 ，θ2 が−６７．５°，−２２．５
°となるように、該ローパスフィルタ１００ａの構成素
子（インダクタンス３３，３４、キャパシタンス３６、
ＦＥＴ３２，３５，３７）を設計し、ハイパスフィルタ
１００ｂによって得られる２つの位相量θ3 ，θ4 が２
２．５°，６７．５°となるように、該ハイパスフィル
タ１００ｂの構成素子（インダクタンス４２、キャパシ
タンス３８，３９、ＦＥＴ４０，４１，４３）を設計す
ると、１個の移相器で、従来の４５°ビットのハイパス
／ローパス型移相器と９０°ビットのハイパス／ローパ
ス型移相器の２ビット分の動作を実現することができ、
従来に比してチップサイズが小型化した２ビット移相器
を得ることができる。また、信号が通過するＳＰＤＴス
イッチの数が２つになるので、従来のハイパス／ローパ
ス型移相器を２つ直列接続したもの（ＳＰＤＴスイッチ
４つ）に比べて、信号の通過損失を少なくできる。
のハイパス／ローパス型移相器１００では、ローパスフ
ィルタ１００ａ及びハイパスフィルタ１００ｂがそれぞ
れ異なる２つの位相量を生成することができる。従っ
て、例えば、ローパスフィルタ１００ａによって得られ
る２つの位相量θ1 ，θ2 が−６７．５°，−２２．５
°となるように、該ローパスフィルタ１００ａの構成素
子（インダクタンス３３，３４、キャパシタンス３６、
ＦＥＴ３２，３５，３７）を設計し、ハイパスフィルタ
１００ｂによって得られる２つの位相量θ3 ，θ4 が２
２．５°，６７．５°となるように、該ハイパスフィル
タ１００ｂの構成素子（インダクタンス４２、キャパシ
タンス３８，３９、ＦＥＴ４０，４１，４３）を設計す
ると、１個の移相器で、従来の４５°ビットのハイパス
／ローパス型移相器と９０°ビットのハイパス／ローパ
ス型移相器の２ビット分の動作を実現することができ、
従来に比してチップサイズが小型化した２ビット移相器
を得ることができる。また、信号が通過するＳＰＤＴス
イッチの数が２つになるので、従来のハイパス／ローパ
ス型移相器を２つ直列接続したもの（ＳＰＤＴスイッチ
４つ）に比べて、信号の通過損失を少なくできる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】これより、ローパスフィルタの通過位相量
をθL とすると下記式(8) ，(9) が成り立つ。 cosθL ＝１−ω 2 ＸL ＢL ...(8) sinθL ＝−ωＢL ＺL ...(9) ここで、θL ＝−４５°とすると、式(9) より下記式(1
0)，(11)が成り立つ。
をθL とすると下記式(8) ，(9) が成り立つ。 cosθL ＝１−ω 2 ＸL ＢL ...(8) sinθL ＝−ωＢL ＺL ...(9) ここで、θL ＝−４５°とすると、式(9) より下記式(1
0)，(11)が成り立つ。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】図６はこの移相器の移相量（即ち、位相量
変化）を得る動作を説明する図であり、この図は、この
移相器が、ローパスフィルタ２００ａ側を通過する信号
成分５９と、ハイパスフィルタ２００ｂ側を通過する信
号成分６０とを合成することにより、移相量、即ち、位
相量変化（θ）を実現し、これら信号成分の電力の配分
がＢL ，ＢH で調整されることを示している。尚、この
図は、上述したローパスフィルタ２００ａとハイパスフ
ィルタ２００ｂの各々の通過位相量をそれぞれ−４５°
と４５°にした場合の図である。また、この移相器の入
出力インピーダンスは５０Ωとしているので、下記式(1
7)，(18)，(19)が成り立つ。
変化）を得る動作を説明する図であり、この図は、この
移相器が、ローパスフィルタ２００ａ側を通過する信号
成分５９と、ハイパスフィルタ２００ｂ側を通過する信
号成分６０とを合成することにより、移相量、即ち、位
相量変化（θ）を実現し、これら信号成分の電力の配分
がＢL ，ＢH で調整されることを示している。尚、この
図は、上述したローパスフィルタ２００ａとハイパスフ
ィルタ２００ｂの各々の通過位相量をそれぞれ−４５°
と４５°にした場合の図である。また、この移相器の入
出力インピーダンスは５０Ωとしているので、下記式(1
7)，(18)，(19)が成り立つ。
Claims (4)
- 【請求項１】 それぞれ１つの端子への入力を２つの端
子のいずれかに出力する，あるいは２つの各端子への２
つの信号のうちのいずれかを１つの端子に出力する，第
１，第２の単極双投スイッチと、 上記第１の単極双投スイッチの上記２つの端子の一方と
上記第２の単極双投スイッチの上記２つの端子の一方と
の間に接続され、ＦＥＴをその容量素子として含んで構
成されたローパスフィルタと、 上記第１の単極双投スイッチの上記２つの端子の他方と
上記第２の単極双投スイッチの上記２つの端子の他方と
の間に接続され、ＦＥＴをその容量素子として含んで構
成されたハイパスフィルタとを備え、 上記第１，第２の単極双投スイッチの各々の上記１つの
端子を全体回路の入出力端子としたことを特徴とする移
相器。 - 【請求項２】 それぞれ１つの端子への入力を２つの端
子のいずれかに出力する，あるいは２つの各端子への２
つの信号のうちのいずれかを１つの端子に出力する，第
１，第２の単極双投スイッチと、 ソースまたはドレインが上記第１の単極双投スイッチの
上記２つの端子の一方に接続された第１のＦＥＴ，該第
１のＦＥＴのドレインまたはソースにその一端が接続さ
れた第１のインダクタンス、ソースまたはドレインが上
記第２の単極双投スイッチの上記２つの端子の一方に接
続された第２のＦＥＴ，該第２のＦＥＴのドレインまた
はソースにその一端が接続され、上記第１のインダクタ
ンスの他端にその他端が接続された第２のインダクタン
ス，ソースまたはドレインが接地された第３のＦＥＴ，
及び該第３のＦＥＴのドレインまたはソースと上記第
１，第２のインダクタンスの接続点間に接続されたキャ
パシタンスからなるローパスフィルタと、 ソースまたはドレインが上記第１の単極双投スイッチの
上記２つの端子の他方に接続された第４のＦＥＴ，該第
４のＦＥＴのドレインまたはソースにその一方の電極が
接続された第２のキャパシタンス，ソースまたはドレイ
ンが上記第２の単極双投スイッチの上記２つの端子の他
方に接続された第５のＦＥＴ，該第５のＦＥＴのドレイ
ンまたはソースにその一方の電極が接続され、上記第２
のキャパシタンスの他方の電極にその他方の電極が接続
された第３のキャパシタンス，ソースまたはドレインが
接地された第３のＦＥＴ，及び該第３のＦＥＴのドレイ
ンまたはソースと上記第２，第３のキャパシタンスの接
続点間に接続された第３のインダクタンスからなるハイ
パスフィルタとを備え、 上記第１，第２の単極双投スイッチの各上記１つの端子
を全体回路の入出力端子としたことを特徴とする移相
器。 - 【請求項３】 第１，第２の入出力端子と、 可変容量素子とインダクタンスとで構成されたローパス
フィルタと、 可変容量素子とインダクタンスとで構成されたハイパス
フィルタとを備え、 上記第１，第２の入出力端子間に、上記ローパスフィル
タとハイパスフィルタを並列接続したことを特徴とする
移相器。 - 【請求項４】 第１，第２の入出力端子と、 その一端が第１の可変容量素子を介して上記第１の入出
力端子に接続された第１のインダクタンス，その一端が
第２の可変容量素子を介して上記第２の入出力端子に接
続され、その他端が上記第１のインダクタンスの他端に
接続された第２のインダクタンス，及び該第１，第２の
インダクタンスの接続点と接地間に接続された第３の可
変容量素子からなるローパスフィルタと、 その一端が第４の可変容量素子を介して接地された第３
のインダクタンス，該第３のインダクタンスの他端と上
記第１の入出力端子間に接続された第５の可変容量素
子，及び該第３のインダクタンスの他端と上記第２の入
出力端子間に接続された第６の可変容量素子からなるハ
イパスフィルタとを備えてなることを特徴とする移相
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242364A JPH0799425A (ja) | 1993-09-29 | 1993-09-29 | 移相器 |
| US08/310,322 US5519349A (en) | 1993-09-29 | 1994-09-22 | Phase shifter |
| EP94115214A EP0645885A1 (en) | 1993-09-29 | 1994-09-27 | Phase shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242364A JPH0799425A (ja) | 1993-09-29 | 1993-09-29 | 移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799425A true JPH0799425A (ja) | 1995-04-11 |
Family
ID=17088086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242364A Pending JPH0799425A (ja) | 1993-09-29 | 1993-09-29 | 移相器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5519349A (ja) |
| EP (1) | EP0645885A1 (ja) |
| JP (1) | JPH0799425A (ja) |
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| DE19752206C1 (de) | 1997-11-25 | 1999-04-29 | Rohde & Schwarz | Breitband-Phasenschieberschaltung |
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Also Published As
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