JPH07336200A - 比較回路 - Google Patents
比較回路Info
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- JPH07336200A JPH07336200A JP6122632A JP12263294A JPH07336200A JP H07336200 A JPH07336200 A JP H07336200A JP 6122632 A JP6122632 A JP 6122632A JP 12263294 A JP12263294 A JP 12263294A JP H07336200 A JPH07336200 A JP H07336200A
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- transistor
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Abstract
(57)【要約】
【目的】 本発明は比較回路に関し、ヒステリシス電圧
の精度を容易に高められることを目的とする。 【構成】 差動対トランジスタ２１は、エミッタ面積比
が１対３に設定されており、共通エミッタに電流源３０
が接続されており、夫々のベースに、ＶZ と検出対象電
圧Ｖccを分圧したＶS が供給される。カレントミラー回
路２２は、差動対トランジスタ２１の夫々のコレクタに
能動負荷として接続されており、電流比が１対１又は１
対３に切り換えできる。出力回路２３は、差動対トラン
ジスタ２１の一方のコレクタに接続されており、このコ
レクタ電圧のレベルに応じた出力電圧を生成する。切り
換え回路のトランジスタＱ45は、差動対トランジスタ２
１の一方のコレクタ電圧のレベルに応じて、カレントミ
ラー回路２２の電流比を、１対１又は１対３の比に切り
換える。
の精度を容易に高められることを目的とする。 【構成】 差動対トランジスタ２１は、エミッタ面積比
が１対３に設定されており、共通エミッタに電流源３０
が接続されており、夫々のベースに、ＶZ と検出対象電
圧Ｖccを分圧したＶS が供給される。カレントミラー回
路２２は、差動対トランジスタ２１の夫々のコレクタに
能動負荷として接続されており、電流比が１対１又は１
対３に切り換えできる。出力回路２３は、差動対トラン
ジスタ２１の一方のコレクタに接続されており、このコ
レクタ電圧のレベルに応じた出力電圧を生成する。切り
換え回路のトランジスタＱ45は、差動対トランジスタ２
１の一方のコレクタ電圧のレベルに応じて、カレントミ
ラー回路２２の電流比を、１対１又は１対３の比に切り
換える。
Description
【０００１】
【産業上の利用分野】本発明は比較回路に係り、特に、
ヒステリシスを有し、検出対象電圧を閾値電圧と比較す
る比較回路に関する。
ヒステリシスを有し、検出対象電圧を閾値電圧と比較す
る比較回路に関する。
【０００２】
【従来の技術】図３は、従来の一例の比較回路の回路図
を示す。図３の回路は、電源電圧Ｖccを閾値電圧と比較
する回路である。ＰＮＰ型のトランジスタＱ1 ，Ｑ2 と
で差動対トランジスタを構成しており、トランジスタＱ
1 ，Ｑ2 の共通エミッタには、電流値Ｉ6 の電流源６が
接続されている。トランジスタＱ1 ，Ｑ2 の夫々のコレ
クタは、能動負荷としてのカレントミラー回路を構成す
るトランジスタＱ3 ，Ｑ 4 の夫々のコレクタに接続され
ている。
を示す。図３の回路は、電源電圧Ｖccを閾値電圧と比較
する回路である。ＰＮＰ型のトランジスタＱ1 ，Ｑ2 と
で差動対トランジスタを構成しており、トランジスタＱ
1 ，Ｑ2 の共通エミッタには、電流値Ｉ6 の電流源６が
接続されている。トランジスタＱ1 ，Ｑ2 の夫々のコレ
クタは、能動負荷としてのカレントミラー回路を構成す
るトランジスタＱ3 ，Ｑ 4 の夫々のコレクタに接続され
ている。
【０００３】トランジスタＱ3 ，Ｑ4 のエミッタは、夫
々、抵抗Ｒ3 ，Ｒ4 を介して接地されている。また、出
力段のトランジスタＱ5 のベースは、トランジスタＱ1
のコレクタに接続され、エミッタはトランジスタＱ3 の
エミッタに接続されている。トランジスタＱ5 のコレク
タは電流値Ｉ7 の電流源７に接続されると共に、出力端
子９に接続されている。
々、抵抗Ｒ3 ，Ｒ4 を介して接地されている。また、出
力段のトランジスタＱ5 のベースは、トランジスタＱ1
のコレクタに接続され、エミッタはトランジスタＱ3 の
エミッタに接続されている。トランジスタＱ5 のコレク
タは電流値Ｉ7 の電流源７に接続されると共に、出力端
子９に接続されている。
【０００４】電圧ＶZ の定電圧ダイオードＤ1 のアノー
ドは接地され、カソードは電流値Ｉ 5 の電流源５に接続
されている。
ドは接地され、カソードは電流値Ｉ 5 の電流源５に接続
されている。
【０００５】トランジスタＱ1 のベースは、ダイオード
Ｄ1 のカソードに接続されており、電圧ＶZ が供給され
ている。トランジスタＱ2 のベースには、検出対象電圧
である電源電圧Ｖccを抵抗Ｒ1 と抵抗Ｒ2 とで分圧した
電圧ＶS が供給される。
Ｄ1 のカソードに接続されており、電圧ＶZ が供給され
ている。トランジスタＱ2 のベースには、検出対象電圧
である電源電圧Ｖccを抵抗Ｒ1 と抵抗Ｒ2 とで分圧した
電圧ＶS が供給される。
【０００６】ここで、Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝１／ｋと
すると、電圧ＶS は、ＶS ＝（１／ｋ）・Ｖccである。
すると、電圧ＶS は、ＶS ＝（１／ｋ）・Ｖccである。
【０００７】抵抗Ｒ3 と抵抗Ｒ4 は、同一の値にしてあ
る。また、電流Ｉ6 は、電流Ｉ7 に比べて小さな値に設
定してある。また、電圧ＶZ は、電源電圧Ｖccの変動に
よらず一定である。
る。また、電流Ｉ6 は、電流Ｉ7 に比べて小さな値に設
定してある。また、電圧ＶZ は、電源電圧Ｖccの変動に
よらず一定である。
【０００８】なお、トランジスタＱ1 ，Ｑ2 、及びトラ
ンジスタＱ3 ，Ｑ4 は、エミッタ面積比が１対１で特性
を合わせてある。
ンジスタＱ3 ，Ｑ4 は、エミッタ面積比が１対１で特性
を合わせてある。
【０００９】次に、図３の比較回路の動作について説明
する。電圧ＶS がＶZ より十分高い場合（即ち、電源電
圧Ｖccが、閾値電圧より十分高い場合）、トランジスタ
Ｑ2はオフとなり、トランジスタＱ1 はオンとなる。こ
のとき、トランジスタＱ1 のコレクタ電流がトランジス
タＱ5 のベースに流入して、トランジスタＱ5 はオンと
なり、電流Ｉ7 がトランジスタＱ5 のエミッタから抵抗
Ｒ3 に流れ込む。このため、抵抗Ｒ3 の両端には、Ｒ3
・Ｉ7 の電圧が発生する。このとき、トランジスタＱ3
は、Ｒ3 ・Ｉ7 の分エミッタ電位が高くなるため、ほぼ
オフの状態となる。
する。電圧ＶS がＶZ より十分高い場合（即ち、電源電
圧Ｖccが、閾値電圧より十分高い場合）、トランジスタ
Ｑ2はオフとなり、トランジスタＱ1 はオンとなる。こ
のとき、トランジスタＱ1 のコレクタ電流がトランジス
タＱ5 のベースに流入して、トランジスタＱ5 はオンと
なり、電流Ｉ7 がトランジスタＱ5 のエミッタから抵抗
Ｒ3 に流れ込む。このため、抵抗Ｒ3 の両端には、Ｒ3
・Ｉ7 の電圧が発生する。このとき、トランジスタＱ3
は、Ｒ3 ・Ｉ7 の分エミッタ電位が高くなるため、ほぼ
オフの状態となる。
【００１０】このとき、トランジスタＱ5 がオンである
ため、出力端子９の電圧は、ローレベルの電圧となる。
このように、検出対象電圧Ｖccが閾値電圧より高い場
合、出力端子９の電圧がローレベルとなる。
ため、出力端子９の電圧は、ローレベルの電圧となる。
このように、検出対象電圧Ｖccが閾値電圧より高い場
合、出力端子９の電圧がローレベルとなる。
【００１１】次に、電圧ＶS がＶZ より十分高い値から
下がり、電圧ＶZ になったときを考える。このとき、ト
ランジスタＱ1 ，Ｑ2 のコレクタ電流は、ほぼ同一値と
なる。一方、トランジスタＱ5 から電流Ｉ7 が流入して
いるため、抵抗Ｒ3 の両端には、Ｒ3 ・Ｉ7 の電圧が発
生している。
下がり、電圧ＶZ になったときを考える。このとき、ト
ランジスタＱ1 ，Ｑ2 のコレクタ電流は、ほぼ同一値と
なる。一方、トランジスタＱ5 から電流Ｉ7 が流入して
いるため、抵抗Ｒ3 の両端には、Ｒ3 ・Ｉ7 の電圧が発
生している。
【００１２】このため、トランジスタＱ1 のコレクタ電
流は、ほとんどトランジスタＱ5 のベースに流れ、トラ
ンジスタＱ5 はオンの状態を維持する。
流は、ほとんどトランジスタＱ5 のベースに流れ、トラ
ンジスタＱ5 はオンの状態を維持する。
【００１３】次に、電圧ＶS がＶZ より更に下がり、Ｖ
Z −Ｒ3 ・Ｉ7 になると、トランジスタＱ2 のベースエ
ミッタ間電圧ＶBE2 が、バランス状態よりも、Ｒ3 ・Ｉ
7 だけ大きくなる。このとき、トランジスタＱ2 と特性
を合わせてあるトランジスタＱ4 のベースエミッタ間電
圧ＶBE4 もバランス状態よりも、Ｒ3 ・Ｉ7 だけ大きく
なる。これにより、トランジスタＱ3 のベースエミッタ
間電圧ＶBE3 が大きくなり、トランジスタＱ3 は完全に
オン状態となる。
Z −Ｒ3 ・Ｉ7 になると、トランジスタＱ2 のベースエ
ミッタ間電圧ＶBE2 が、バランス状態よりも、Ｒ3 ・Ｉ
7 だけ大きくなる。このとき、トランジスタＱ2 と特性
を合わせてあるトランジスタＱ4 のベースエミッタ間電
圧ＶBE4 もバランス状態よりも、Ｒ3 ・Ｉ7 だけ大きく
なる。これにより、トランジスタＱ3 のベースエミッタ
間電圧ＶBE3 が大きくなり、トランジスタＱ3 は完全に
オン状態となる。
【００１４】トランジスタＱ3 がオンになると、トラン
ジスタＱ1 のコレクタ電流は、全てトランジスタＱ3 の
コレクタに流れこみ、トランジスタＱ5 のベース電流が
０となる。これによりトランジスタＱ5 はオフとなり、
トランジスタＱ5 から抵抗Ｒ 3 に流入する電流は０とな
る。このとき、出力端子は、ハイレベルの電圧となる。
ジスタＱ1 のコレクタ電流は、全てトランジスタＱ3 の
コレクタに流れこみ、トランジスタＱ5 のベース電流が
０となる。これによりトランジスタＱ5 はオフとなり、
トランジスタＱ5 から抵抗Ｒ 3 に流入する電流は０とな
る。このとき、出力端子は、ハイレベルの電圧となる。
【００１５】このように、電圧ＶS がハイレベルからロ
ーレベルに変化するときの、電圧Ｖ S に対する閾値電圧
ＶRLは、下記(1) 式で表される。
ーレベルに変化するときの、電圧Ｖ S に対する閾値電圧
ＶRLは、下記(1) 式で表される。
【００１６】 ＶRL＝ＶZ −Ｒ3 ・Ｉ7 (1) このように、電圧ＶS が閾値電圧ＶRL以下の場合（即
ち、検出対象電圧ＶccがＶRL・ｋなる閾値電圧以下の場
合）、出力端子９の電圧がハイレベルとなる。
ち、検出対象電圧ＶccがＶRL・ｋなる閾値電圧以下の場
合）、出力端子９の電圧がハイレベルとなる。
【００１７】次に、電圧ＶS が、ＶZ −Ｒ3 ・Ｉ7 以下
の電圧から、上昇する場合について考える。
の電圧から、上昇する場合について考える。
【００１８】電圧ＶS が、ＶZ −Ｒ3 ・Ｉ7 以下の電圧
である場合、前記のように、トランジスタＱ5 がオフ
で、トランジスタＱ5 から抵抗Ｒ3 に流入する電流は０
である。電圧ＶS が上昇して、ＶZ に達したとき、トラ
ンジスタＱ1 とトランジスタＱ 2 がバランス状態とな
り、トランジスタＱ1 ，Ｑ2 のコレクタ電流が同じにな
る。このとき、トランジスタＱ3 とトランジスタＱ4 も
バランス状態となる。
である場合、前記のように、トランジスタＱ5 がオフ
で、トランジスタＱ5 から抵抗Ｒ3 に流入する電流は０
である。電圧ＶS が上昇して、ＶZ に達したとき、トラ
ンジスタＱ1 とトランジスタＱ 2 がバランス状態とな
り、トランジスタＱ1 ，Ｑ2 のコレクタ電流が同じにな
る。このとき、トランジスタＱ3 とトランジスタＱ4 も
バランス状態となる。
【００１９】このバランス状態から、電圧ＶS がＶZ か
ら極わずかに上昇すると、トランジスタＱ2 のコレクタ
電流が減り、トランジスタＱ1 のコレクタ電流が増え
る。これにより、トランジスタＱ5 のベース電流が流れ
て、トランジスタＱ5 がオフからオンに変化して、出力
端子９の電圧は、ローレベルとなる。トランジスタＱ5
がオンになると、電流Ｉ7 が抵抗Ｒ3 に流入して、抵抗
Ｒ3 の両端に、Ｒ3 ・Ｉ 7 の電圧が発生する。
ら極わずかに上昇すると、トランジスタＱ2 のコレクタ
電流が減り、トランジスタＱ1 のコレクタ電流が増え
る。これにより、トランジスタＱ5 のベース電流が流れ
て、トランジスタＱ5 がオフからオンに変化して、出力
端子９の電圧は、ローレベルとなる。トランジスタＱ5
がオンになると、電流Ｉ7 が抵抗Ｒ3 に流入して、抵抗
Ｒ3 の両端に、Ｒ3 ・Ｉ 7 の電圧が発生する。
【００２０】このように、電圧ＶS がローレベルからハ
イレベルに変化するときの、電圧Ｖ S に対する閾値電圧
ＶRHは、下記(2) 式で表される。
イレベルに変化するときの、電圧Ｖ S に対する閾値電圧
ＶRHは、下記(2) 式で表される。
【００２１】 ＶRH＝ＶZ (2) 一旦、電圧ＶS がハイレベルになると、上記のように、
抵抗Ｒ3 の両端に、Ｒ 3 ・Ｉ7 の電圧が発生するため、
再び、閾値電圧は、ＶRL＝ＶZ −Ｒ3 ・Ｉ7 となる。
抵抗Ｒ3 の両端に、Ｒ 3 ・Ｉ7 の電圧が発生するため、
再び、閾値電圧は、ＶRL＝ＶZ −Ｒ3 ・Ｉ7 となる。
【００２２】電圧ＶS に対するヒステリシス電圧ＶRHYS
は、下記(3) 式で表される。
は、下記(3) 式で表される。
【００２３】 ＶRHYS＝ＶRH−ＶRL＝Ｒ3 ・Ｉ7 (3) また、検出対象電圧である電源電圧Ｖccの閾値電圧
ＶCH，ＶCLと、ヒステリシス電圧ＶCHYSは、下記のよう
になる。
ＶCH，ＶCLと、ヒステリシス電圧ＶCHYSは、下記のよう
になる。
【００２４】 ＶCH＝ＶZ ・ｋ (4) ＶCL＝（ＶZ −Ｒ3 ・Ｉ7 ）・ｋ (5) ＶCHYS＝Ｒ3 ・Ｉ7 ・ｋ (6)
【００２５】
【発明が解決しようとする課題】前記のように、図３の
従来回路では、ヒステリシス電圧に、抵抗Ｒ3 の値が関
係しており、ヒステリシス電圧の精度を上げるために
は、抵抗Ｒ3 の精度を上げなければならない。このた
め、ヒステリシス電圧の精度を上げることが難しいとい
う問題がある。
従来回路では、ヒステリシス電圧に、抵抗Ｒ3 の値が関
係しており、ヒステリシス電圧の精度を上げるために
は、抵抗Ｒ3 の精度を上げなければならない。このた
め、ヒステリシス電圧の精度を上げることが難しいとい
う問題がある。
【００２６】本発明は、上記の点に鑑みてなされたもの
で、ヒステリシス電圧の精度を容易に上げることができ
る比較回路を提供することを目的とする。
で、ヒステリシス電圧の精度を容易に上げることができ
る比較回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】本発明は、エミッタ面積
比が１対ｎに設定されており、共通エミッタに所定電流
値の電流源が接続されており、各ベース間に、閾値電圧
と比較する検出対象電圧の電圧変化に対応して変化する
電圧が供給される差動対トランジスタと、前記差動対ト
ランジスタの夫々のコレクタに能動負荷として接続され
ており、電流比が１対１又は１対１以外の比に切り換え
可能なカレントミラー回路と、前記差動対トランジスタ
の一方のコレクタに接続されており、前記差動対トラン
ジスタの一方のコレクタ電圧のレベルに応じた出力電圧
を生成する出力回路と、前記差動対トランジスタの一方
のコレクタ電圧のレベルに応じて、前記カレントミラー
回路の電流比を、１対１又は１対１以外の比に切り換え
る切り換え回路とを有する構成とする。
比が１対ｎに設定されており、共通エミッタに所定電流
値の電流源が接続されており、各ベース間に、閾値電圧
と比較する検出対象電圧の電圧変化に対応して変化する
電圧が供給される差動対トランジスタと、前記差動対ト
ランジスタの夫々のコレクタに能動負荷として接続され
ており、電流比が１対１又は１対１以外の比に切り換え
可能なカレントミラー回路と、前記差動対トランジスタ
の一方のコレクタに接続されており、前記差動対トラン
ジスタの一方のコレクタ電圧のレベルに応じた出力電圧
を生成する出力回路と、前記差動対トランジスタの一方
のコレクタ電圧のレベルに応じて、前記カレントミラー
回路の電流比を、１対１又は１対１以外の比に切り換え
る切り換え回路とを有する構成とする。
【００２８】
【作用】本発明では、差動対トランジスタの一方のコレ
クタ電圧のレベルに応じて、カレントミラー回路の電流
比を切り換えることにより、閾値電圧のヒステリシス電
圧を、エミッタ面積比を１対ｎに設定された差動対トラ
ンジスタのベースエミッタ間電圧の差を利用して生成す
ることができる。
クタ電圧のレベルに応じて、カレントミラー回路の電流
比を切り換えることにより、閾値電圧のヒステリシス電
圧を、エミッタ面積比を１対ｎに設定された差動対トラ
ンジスタのベースエミッタ間電圧の差を利用して生成す
ることができる。
【００２９】これにより、従来回路と異なり、ヒステリ
シス電圧の生成に抵抗を必要とせず、ヒステリシス電圧
の精度を容易に高くすることが可能とする。
シス電圧の生成に抵抗を必要とせず、ヒステリシス電圧
の精度を容易に高くすることが可能とする。
【００３０】
【実施例】図１は本発明の一実施例の比較回路の回路図
を示す。差動対トランジスタ２１は、ＮＰＮ型のトラン
ジスタＱ31，Ｑ32からなり、トランジスタＱ31とトラン
ジスタＱ32は、エミッタ面積比を１対３に設定してあ
る。トランジスタＱ31，Ｑ32の共通エミッタには、電流
値Ｉ30の電流源３０が接続されている。
を示す。差動対トランジスタ２１は、ＮＰＮ型のトラン
ジスタＱ31，Ｑ32からなり、トランジスタＱ31とトラン
ジスタＱ32は、エミッタ面積比を１対３に設定してあ
る。トランジスタＱ31，Ｑ32の共通エミッタには、電流
値Ｉ30の電流源３０が接続されている。
【００３１】カレントミラー回路２２は、ＰＮＰ型トラ
ンジスタＱ33，Ｑ34，Ｑ35とショットキーダイオードＤ
36からなる。ダイオード接続のトランジスタＱ33のコレ
クタは、トランジスタＱ31のコレクタに接続されてお
り、トランジスタＱ34のコレクタは、トランジスタＱ32
のコレクタに接続されている。また、トランジスタＱ35
のコレクタは、ダイオードＤ36を介して、トランジスタ
Ｑ32のコレクタに接続されている。
ンジスタＱ33，Ｑ34，Ｑ35とショットキーダイオードＤ
36からなる。ダイオード接続のトランジスタＱ33のコレ
クタは、トランジスタＱ31のコレクタに接続されてお
り、トランジスタＱ34のコレクタは、トランジスタＱ32
のコレクタに接続されている。また、トランジスタＱ35
のコレクタは、ダイオードＤ36を介して、トランジスタ
Ｑ32のコレクタに接続されている。
【００３２】出力回路２３は、ショットキーダイオード
Ｄ37、トランジスタＱ38，Ｑ39，Ｑ 41、電流値Ｉ40の電
流源４０、電流値Ｉ42の電流源４２、抵抗Ｒ41からな
る。ダイオードＤ37のカソードはトランジスタＱ32のコ
レクタに接続されている。トランジスタＱ38のベース
は、ダイオードＤ37のアノードに接続され、エミッタ
は、トランジスタＱ39のエミッタと共に、電源端子に接
続されている。
Ｄ37、トランジスタＱ38，Ｑ39，Ｑ 41、電流値Ｉ40の電
流源４０、電流値Ｉ42の電流源４２、抵抗Ｒ41からな
る。ダイオードＤ37のカソードはトランジスタＱ32のコ
レクタに接続されている。トランジスタＱ38のベース
は、ダイオードＤ37のアノードに接続され、エミッタ
は、トランジスタＱ39のエミッタと共に、電源端子に接
続されている。
【００３３】トランジスタＱ39のベースは、自身の一方
のコレクタ、トランジスタＱ38のコレクタ、及び電流源
４０に接続されている。
のコレクタ、トランジスタＱ38のコレクタ、及び電流源
４０に接続されている。
【００３４】トランジスタＱ39の他方のコレクタは、ト
ランジスタＱ41のベースに接続されると共に、抵抗Ｒ41
を介して接地されている。トランジスタＱ41のエミッタ
は接地され、コレクタは電流源４２に接続されると共
に、出力端子４８に接続されている。
ランジスタＱ41のベースに接続されると共に、抵抗Ｒ41
を介して接地されている。トランジスタＱ41のエミッタ
は接地され、コレクタは電流源４２に接続されると共
に、出力端子４８に接続されている。
【００３５】切り換えトランジスタＱ45のベースはトラ
ンジスタＱ41のコレクタに接続され、エミッタは接地さ
れ、コレクタはダイオードＤ36のアノードに接続されて
いる。なお、切り換え回路は、出力回路２３と切り換え
トランジスタＱ45から構成される。
ンジスタＱ41のコレクタに接続され、エミッタは接地さ
れ、コレクタはダイオードＤ36のアノードに接続されて
いる。なお、切り換え回路は、出力回路２３と切り換え
トランジスタＱ45から構成される。
【００３６】定電圧ダイオードＤ46のアノードは接地さ
れ、カソードは電流値Ｉ47の電流源４７に接続されてい
る。トランジスタＱ32のベースには、定電圧ダイオード
Ｄ46から定電圧ＶZ が供給されている。
れ、カソードは電流値Ｉ47の電流源４７に接続されてい
る。トランジスタＱ32のベースには、定電圧ダイオード
Ｄ46から定電圧ＶZ が供給されている。
【００３７】トランジスタＱ31のベースには、検出対象
電圧である電源電圧Ｖccを抵抗Ｒ1と抵抗Ｒ2 とで分圧
した電圧Ｖs が供給される。
電圧である電源電圧Ｖccを抵抗Ｒ1と抵抗Ｒ2 とで分圧
した電圧Ｖs が供給される。
【００３８】ここで、Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝１／ｋと
すると、電圧ＶS は、ＶS ＝（１／ｋ）・Ｖccである。
すると、電圧ＶS は、ＶS ＝（１／ｋ）・Ｖccである。
【００３９】次に、本実施例の比較回路の動作について
説明する。先ず、電圧ＶS がＶZ より十分高い場合（即
ち、電源電圧Ｖccが、閾値電圧より十分高い場合）、ト
ランジスタＱ31はオンとなり、トランジスタＱ32はオフ
となる。このとき、トランジスタＱ32のコレクタ電圧が
ハイレベルとなり、ダイオードＤ37とトランジスタＱ 38
はオフする。これによりトランジスタＱ39がオンとな
り、トランジスタＱ39のコレクタ電流がトランジスタＱ
41のベースに流入して、トランジスタＱ41がオンとな
る。従って、出力端子４８の電圧は、ローレベルとな
る。
説明する。先ず、電圧ＶS がＶZ より十分高い場合（即
ち、電源電圧Ｖccが、閾値電圧より十分高い場合）、ト
ランジスタＱ31はオンとなり、トランジスタＱ32はオフ
となる。このとき、トランジスタＱ32のコレクタ電圧が
ハイレベルとなり、ダイオードＤ37とトランジスタＱ 38
はオフする。これによりトランジスタＱ39がオンとな
り、トランジスタＱ39のコレクタ電流がトランジスタＱ
41のベースに流入して、トランジスタＱ41がオンとな
る。従って、出力端子４８の電圧は、ローレベルとな
る。
【００４０】このように、電源電圧Ｖccが閾値電圧より
高い場合、出力電圧がローレベルとなる。
高い場合、出力電圧がローレベルとなる。
【００４１】このとき、トランジスタＱ４５はオフでコ
レクタ電流が流れない。このため、ダイオードＤ36が順
バイアスでオンとなり、カレントミラー回路２２のトラ
ンジスタＱ35が動作する。これにより、カレントミラー
回路２２のトランジスタＱ33側と、トランジスタＱ34，
Ｑ35側の電流比が、１対３となる。
レクタ電流が流れない。このため、ダイオードＤ36が順
バイアスでオンとなり、カレントミラー回路２２のトラ
ンジスタＱ35が動作する。これにより、カレントミラー
回路２２のトランジスタＱ33側と、トランジスタＱ34，
Ｑ35側の電流比が、１対３となる。
【００４２】このため、トランジスタＱ31とトランジス
タＱ32のベース電圧が等しいときに、トランジスタＱ31
とトランジスタＱ32のコレクタ電流比が１対３となり、
かつ、カレントミラー回路２２のトランジスタＱ33側
と、トランジスタＱ34，Ｑ35側の電流比が１対３とな
り、バランスがとれる。即ち、電圧ＶS ＝ＶZ のとき、
バランスがとれる。
タＱ32のベース電圧が等しいときに、トランジスタＱ31
とトランジスタＱ32のコレクタ電流比が１対３となり、
かつ、カレントミラー回路２２のトランジスタＱ33側
と、トランジスタＱ34，Ｑ35側の電流比が１対３とな
り、バランスがとれる。即ち、電圧ＶS ＝ＶZ のとき、
バランスがとれる。
【００４３】従って、電圧ＶS がＶZ より十分高い値か
ら下がり電圧ＶZ になったときに、上記のように、トラ
ンジスタＱ31とトランジスタＱ32のコレクタ電流比が１
対３で、かつ、カレントミラー回路２２のトランジスタ
Ｑ33側とトランジスタＱ34，Ｑ35側の電流比が１対３で
バランスがとれる。
ら下がり電圧ＶZ になったときに、上記のように、トラ
ンジスタＱ31とトランジスタＱ32のコレクタ電流比が１
対３で、かつ、カレントミラー回路２２のトランジスタ
Ｑ33側とトランジスタＱ34，Ｑ35側の電流比が１対３で
バランスがとれる。
【００４４】このバランス状態から、電圧ＶS が極僅か
に下がると、トランジスタＱ31がオフとなり、トランジ
スタＱ32がオンとなり、トランジスタＱ32のコレクタが
ローレベルとなる。これにより、ダイオードＤ37とトラ
ンジスタＱ38がオンとなり、トランジスタＱ39がオフと
なり、トランジスタＱ39のコレクタ電流が０となる。こ
のため、トランジスタＱ41がオフとなり、出力端子４８
の電圧は、ローレベルからハイレベルに変わる。
に下がると、トランジスタＱ31がオフとなり、トランジ
スタＱ32がオンとなり、トランジスタＱ32のコレクタが
ローレベルとなる。これにより、ダイオードＤ37とトラ
ンジスタＱ38がオンとなり、トランジスタＱ39がオフと
なり、トランジスタＱ39のコレクタ電流が０となる。こ
のため、トランジスタＱ41がオフとなり、出力端子４８
の電圧は、ローレベルからハイレベルに変わる。
【００４５】このように、電圧ＶS がハイレベルからロ
ーレベルになるときの、電圧ＶS に対する閾値電圧ＶRL
は、下記(7) 式のようになる。
ーレベルになるときの、電圧ＶS に対する閾値電圧ＶRL
は、下記(7) 式のようになる。
【００４６】 ＶRL＝ＶS (7) 電圧ＶS が閾値電圧ＶRL以下の場合（即ち、電源電圧Ｖ
ccがＶRL・ｋなる閾値電圧以下の場合）、出力端子４８
の電圧がハイレベルとなる。
ccがＶRL・ｋなる閾値電圧以下の場合）、出力端子４８
の電圧がハイレベルとなる。
【００４７】出力端子４８の電圧がハイレベルに変わる
と、トランジスタＱ４５はオンでコレクタ電流が流れ
て、コレクタがローレベルとなる。このため、ダイオー
ドＤ36が逆バイアスでオフとなり、カレントミラー回路
２２のトランジスタＱ35が動作しない状態となる。これ
により、カレントミラー回路２２のトランジスタＱ33側
とトランジスタＱ34，Ｑ35側の電流比が、１対１とな
る。
と、トランジスタＱ４５はオンでコレクタ電流が流れ
て、コレクタがローレベルとなる。このため、ダイオー
ドＤ36が逆バイアスでオフとなり、カレントミラー回路
２２のトランジスタＱ35が動作しない状態となる。これ
により、カレントミラー回路２２のトランジスタＱ33側
とトランジスタＱ34，Ｑ35側の電流比が、１対１とな
る。
【００４８】この状態では、カレントミラー回路２２の
トランジスタＱ33側とトランジスタＱ34，Ｑ35側の電流
比が、１対１であるのに対して、トランジスタＱ31，Ｑ
32のエミッタ面積比は、１対３である。
トランジスタＱ33側とトランジスタＱ34，Ｑ35側の電流
比が、１対１であるのに対して、トランジスタＱ31，Ｑ
32のエミッタ面積比は、１対３である。
【００４９】このため、トランジスタＱ32のベースエミ
ッタ間電圧とトランジスタＱ31のベースエミッタ間電圧
ＶBE31との関係が下記(8) 式のようになったときに、ト
ランジスタＱ31，Ｑ32のコレクタ電流が等しくなり、か
つ、カレントミラー回路２２のトランジスタＱ33側とト
ランジスタＱ34側の電流比が１対１で、バランスがとれ
る。
ッタ間電圧とトランジスタＱ31のベースエミッタ間電圧
ＶBE31との関係が下記(8) 式のようになったときに、ト
ランジスタＱ31，Ｑ32のコレクタ電流が等しくなり、か
つ、カレントミラー回路２２のトランジスタＱ33側とト
ランジスタＱ34側の電流比が１対１で、バランスがとれ
る。
【００５０】 ＶBE32＝ＶBE31−（ＫＴ／ｑ）・ｌｎ３ (8) （ここで、Ｋはボルツマン定数、Ｔは絶対温度、ｑは電
子の電荷を示す） 従って、ＶS が、ＶS ＝ＶZ ＋（ＫＴ／ｑ）・ｌｎ３に
なったとき、上記バランス状態となる。
子の電荷を示す） 従って、ＶS が、ＶS ＝ＶZ ＋（ＫＴ／ｑ）・ｌｎ３に
なったとき、上記バランス状態となる。
【００５１】次に、電圧ＶS が、ＶZ 以下の電圧から上
昇する場合について考える。電圧Ｖ S が、ＶZ 以下の電
圧である場合、前記のように、カレントミラー回路２２
のトランジスタＱ33側とトランジスタＱ34，Ｑ35側の電
流比が１対１である。電圧Ｖ S が上昇して、ＶZ ＋（Ｋ
Ｔ／ｑ）・ｌｎ３に達したとき、トランジスタＱ31，Ｑ
32のコレクタ電流が等しくなり、かつ、カレントミラー
回路２２のトランジスタＱ33側とトランジスタＱ34側の
電流比が１対１で、バランスがとれる。
昇する場合について考える。電圧Ｖ S が、ＶZ 以下の電
圧である場合、前記のように、カレントミラー回路２２
のトランジスタＱ33側とトランジスタＱ34，Ｑ35側の電
流比が１対１である。電圧Ｖ S が上昇して、ＶZ ＋（Ｋ
Ｔ／ｑ）・ｌｎ３に達したとき、トランジスタＱ31，Ｑ
32のコレクタ電流が等しくなり、かつ、カレントミラー
回路２２のトランジスタＱ33側とトランジスタＱ34側の
電流比が１対１で、バランスがとれる。
【００５２】このバランス状態から、電圧ＶS がＶZ ＋
（ＫＴ／ｑ）・ｌｎ３から極わずかに上昇すると、トラ
ンジスタＱ31はオンとなり、トランジスタＱ32はオフと
なる。このとき、トランジスタＱ32のコレクタ電圧がハ
イレベルとなり、ダイオードＤ37とトランジスタＱ38は
オフする。これによりトランジスタＱ39がオンとなり、
トランジスタＱ39のコレクタ電流がトランジスタＱ41の
ベースに流入して、トランジスタＱ41がオンとなる。従
って、出力端子４８の電圧は、ローレベルとなる。
（ＫＴ／ｑ）・ｌｎ３から極わずかに上昇すると、トラ
ンジスタＱ31はオンとなり、トランジスタＱ32はオフと
なる。このとき、トランジスタＱ32のコレクタ電圧がハ
イレベルとなり、ダイオードＤ37とトランジスタＱ38は
オフする。これによりトランジスタＱ39がオンとなり、
トランジスタＱ39のコレクタ電流がトランジスタＱ41の
ベースに流入して、トランジスタＱ41がオンとなる。従
って、出力端子４８の電圧は、ローレベルとなる。
【００５３】このように、ＶS がローレベルからハイレ
ベルに変化するときの、電圧ＶS に対する閾値電圧ＶRH
は、下記(9) 式で表される。また、電源電圧Ｖccに対す
る閾値電圧は、ＶRH・ｋである。
ベルに変化するときの、電圧ＶS に対する閾値電圧ＶRH
は、下記(9) 式で表される。また、電源電圧Ｖccに対す
る閾値電圧は、ＶRH・ｋである。
【００５４】 ＶRH＝ＶZ ＋（ＫＴ／ｑ）・ｌｎ３ (9) 一旦、電圧ＶS がハイレベルになると、出力端子４８の
電圧は、ローレベルとなるため、前記のように、トラン
ジスタＱ４５はオフとなり、ダイオードＤ36が順バイア
スでオンとなり、カレントミラー回路２２のトランジス
タＱ35が動作する。これにより、カレントミラー回路２
２のトランジスタＱ33側と、トランジスタＱ34，Ｑ35側
の電流比が１対３となる。このため、電圧ＶS に対する
閾値電圧は、再びＶRL＝ＶS となる。
電圧は、ローレベルとなるため、前記のように、トラン
ジスタＱ４５はオフとなり、ダイオードＤ36が順バイア
スでオンとなり、カレントミラー回路２２のトランジス
タＱ35が動作する。これにより、カレントミラー回路２
２のトランジスタＱ33側と、トランジスタＱ34，Ｑ35側
の電流比が１対３となる。このため、電圧ＶS に対する
閾値電圧は、再びＶRL＝ＶS となる。
【００５５】電圧ＶS に対するヒステリシス電圧ＶRHYS
は、下記(10)式で表される。
は、下記(10)式で表される。
【００５６】 ＶRHYS＝ＶRH−ＶRL＝（ＫＴ／ｑ）・ｌｎ３Ｒ3 ・Ｉ7 (10) また、検出対象電圧である電源電圧Ｖccの閾値電圧
ＶCH，ＶCLと、ヒステリシス電圧ＶCHYSは、下記のよう
になる。
ＶCH，ＶCLと、ヒステリシス電圧ＶCHYSは、下記のよう
になる。
【００５７】 ＶCH＝（ＶZ ＋（ＫＴ／ｑ）・ｌｎ３ ）・ｋ (11) ＶCL＝ＶZ ・ｋ (12) ＶCHYS＝（ＫＴ／ｑ）・ｌｎ３・ｋ (13) 上記のように、本実施例では、差動対トランジスタ２１
の一方のコレクタ電圧のレベルに応じて、カレントミラ
ー回路２２の電流比を１対１又は１対３に切り換える。
これにより、エミッタ面積比を１対３に設定された差動
対トランジスタ２１のベースエミッタ間電圧の差を利用
して、閾値電圧のヒステリシス電圧を生成することがで
きる。
の一方のコレクタ電圧のレベルに応じて、カレントミラ
ー回路２２の電流比を１対１又は１対３に切り換える。
これにより、エミッタ面積比を１対３に設定された差動
対トランジスタ２１のベースエミッタ間電圧の差を利用
して、閾値電圧のヒステリシス電圧を生成することがで
きる。
【００５８】このため、従来回路と異なり、ヒステリシ
ス電圧の生成に抵抗を必要とせず、ヒステリシス電圧の
精度を容易に高くすることができる。
ス電圧の生成に抵抗を必要とせず、ヒステリシス電圧の
精度を容易に高くすることができる。
【００５９】なお、差動対トランジスタ２１のエミッタ
面積比、及びカレントミラー回路２２の電流比は、１対
３に限られず、設定するヒステリシス電圧に応じて、適
宜設定することができる。
面積比、及びカレントミラー回路２２の電流比は、１対
３に限られず、設定するヒステリシス電圧に応じて、適
宜設定することができる。
【００６０】図２は、本発明の変形例の比較回路の説明
図を示す。図２において、図１と同一構成部分には、同
一符号を付し、適宜説明を省略する。差動対トランジス
タ５１を構成するトランジスタＱ52とトランジスタＱ53
のエミッタ面積比を１対Ｎ（Ｎ＞１）に設定する。トラ
ンジスタＱ52，Ｑ53の共通エミッタには、電流値Ｉ55の
電流源５５が接続される。カレントミラー回路５０は、
トランジスタＱ56，Ｑ 57，Ｑ58、ダイオードＤ59からな
る。カレントミラー回路５０は、カレントミラー回路２
２と同様の回路であり、電流比を１対１又は１対Ｍ（Ｍ
＜Ｎ）に切り換えられる。
図を示す。図２において、図１と同一構成部分には、同
一符号を付し、適宜説明を省略する。差動対トランジス
タ５１を構成するトランジスタＱ52とトランジスタＱ53
のエミッタ面積比を１対Ｎ（Ｎ＞１）に設定する。トラ
ンジスタＱ52，Ｑ53の共通エミッタには、電流値Ｉ55の
電流源５５が接続される。カレントミラー回路５０は、
トランジスタＱ56，Ｑ 57，Ｑ58、ダイオードＤ59からな
る。カレントミラー回路５０は、カレントミラー回路２
２と同様の回路であり、電流比を１対１又は１対Ｍ（Ｍ
＜Ｎ）に切り換えられる。
【００６１】トランジスタＱ53のコレクタは、出力回路
２３のダイオードＤ37に接続される。また、ダイオード
Ｄ59のアノードは、トランジスタＱ45のコレクタに接続
される。
２３のダイオードＤ37に接続される。また、ダイオード
Ｄ59のアノードは、トランジスタＱ45のコレクタに接続
される。
【００６２】ダイオード接続のトランジスタＱ54と抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 の直列回路が、電源端子と接地間に接
続されている。抵抗Ｒ1 と抵抗Ｒ2 の接続点が、トラン
ジスタＱ52のベースに接続され、抵抗Ｒ2 と抵抗Ｒ3 の
接続点が、トランジスタＱ53のベースに接続される。
Ｒ1 ，Ｒ2 ，Ｒ3 の直列回路が、電源端子と接地間に接
続されている。抵抗Ｒ1 と抵抗Ｒ2 の接続点が、トラン
ジスタＱ52のベースに接続され、抵抗Ｒ2 と抵抗Ｒ3 の
接続点が、トランジスタＱ53のベースに接続される。
【００６３】ここで、ｐ＝（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）／Ｒ2
とし、トランジスタＱ54のベースエミッタ間電圧をＶ
BE54とすると、電源電圧Ｖccの閾値電圧と、ヒステリシ
ス電圧は、下記(14)〜(16)のようになる。
とし、トランジスタＱ54のベースエミッタ間電圧をＶ
BE54とすると、電源電圧Ｖccの閾値電圧と、ヒステリシ
ス電圧は、下記(14)〜(16)のようになる。
【００６４】 ＶCH＝ｐ・ （ＫＴ／ｑ）・ｌｎＮ＋ＶBE54 (14) ＶCL＝ｐ・ （ＫＴ／ｑ）・ｌｎＮ−ΔＶBE53＋ＶBE54 (15) ＶCHYS＝ΔＶBE53 (16) なお、ΔＶBE53は、カレントミラー回路５０の電流比が
１対１の場合と、１対Ｍの場合の、夫々の場合のバラン
ス状態におけるトランジスタＱ53のベースエミッタ間電
圧の差である。ΔＶBE53 の値は、Ｍを変えることによ
り、適宜設定できる。
１対１の場合と、１対Ｍの場合の、夫々の場合のバラン
ス状態におけるトランジスタＱ53のベースエミッタ間電
圧の差である。ΔＶBE53 の値は、Ｍを変えることによ
り、適宜設定できる。
【００６５】このように、図１の回路と同様にして、ヒ
ステリシス電圧を設定することができる。また、この変
形例では、閾値電圧の基準となる定電圧ＶZ の定電圧ダ
イオードを必要としない。
ステリシス電圧を設定することができる。また、この変
形例では、閾値電圧の基準となる定電圧ＶZ の定電圧ダ
イオードを必要としない。
【００６６】なお、本発明は、上記の回路に限られず、
図１、図２の回路で、ＰＮＰ型トランジスタとＮＰＮ型
トランジスタを入れ換え、それに伴い、電源電圧を負の
電圧とした構成とすることもできる。また、トランジス
タの代わりに、ＦＥＴを用いた構成とすることもでき
る。
図１、図２の回路で、ＰＮＰ型トランジスタとＮＰＮ型
トランジスタを入れ換え、それに伴い、電源電圧を負の
電圧とした構成とすることもできる。また、トランジス
タの代わりに、ＦＥＴを用いた構成とすることもでき
る。
【００６７】
【発明の効果】上述の如く、本発明によれば、閾値電圧
のヒステリシス電圧を、エミッタ面積比を１対ｎに設定
された差動対トランジスタのベースエミッタ間電圧の差
を利用して生成することができるため、従来回路と異な
り、ヒステリシス電圧の生成に抵抗を必要とせず、ヒス
テリシス電圧の精度を容易に高くすることができる。
のヒステリシス電圧を、エミッタ面積比を１対ｎに設定
された差動対トランジスタのベースエミッタ間電圧の差
を利用して生成することができるため、従来回路と異な
り、ヒステリシス電圧の生成に抵抗を必要とせず、ヒス
テリシス電圧の精度を容易に高くすることができる。
【図１】本発明の一実施例の比較回路の回路図である。
【図２】本発明の変形例の比較回路の説明図である。
【図３】従来の一例の比較回路の回路図である。
２１ 差動対トランジスタ ２２ カレントミラー回路 ２３ 出力回路 Ｑ45 切り換えトランジスタ Ｉ30 電流源 Ｄ46 定電圧ダイオード
Claims (1)
- 【請求項１】 エミッタ面積比が１対ｎに設定されてお
り、共通エミッタに所定電流値の電流源が接続されてお
り、各ベース間に、閾値電圧と比較する検出対象電圧の
変化に対応して変化する電圧が供給される差動対トラン
ジスタと、 前記差動対トランジスタの夫々のコレクタに能動負荷と
して接続されており、電流比が１対１又は１対１以外の
比に切り換え可能なカレントミラー回路と、 前記差動対トランジスタの一方のコレクタに接続されて
おり、前記差動対トランジスタの一方のコレクタ電圧の
レベルに応じた出力電圧を生成する出力回路と、 前記差動対トランジスタの一方のコレクタ電圧のレベル
に応じて、前記カレントミラー回路の電流比を、１対１
又は１対１以外の比に切り換える切り換え回路とを有す
る構成としたことを特徴とする比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122632A JPH07336200A (ja) | 1994-06-03 | 1994-06-03 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122632A JPH07336200A (ja) | 1994-06-03 | 1994-06-03 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336200A true JPH07336200A (ja) | 1995-12-22 |
Family
ID=14840781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6122632A Pending JPH07336200A (ja) | 1994-06-03 | 1994-06-03 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225860B1 (en) | 1997-10-27 | 2001-05-01 | Kondenshi Corporation | Source voltage detecting circuit |
| US10084374B1 (en) | 2017-03-23 | 2018-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1994
- 1994-06-03 JP JP6122632A patent/JPH07336200A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225860B1 (en) | 1997-10-27 | 2001-05-01 | Kondenshi Corporation | Source voltage detecting circuit |
| US10084374B1 (en) | 2017-03-23 | 2018-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
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