JPH07336200A - Comparison circuit - Google Patents
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- JPH07336200A JPH07336200A JP6122632A JP12263294A JPH07336200A JP H07336200 A JPH07336200 A JP H07336200A JP 6122632 A JP6122632 A JP 6122632A JP 12263294 A JP12263294 A JP 12263294A JP H07336200 A JPH07336200 A JP H07336200A
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Abstract
(57)【要約】
【目的】 本発明は比較回路に関し、ヒステリシス電圧
の精度を容易に高められることを目的とする。
【構成】 差動対トランジスタ21は、エミッタ面積比
が1対3に設定されており、共通エミッタに電流源30
が接続されており、夫々のベースに、VZ と検出対象電
圧Vccを分圧したVS が供給される。カレントミラー回
路22は、差動対トランジスタ21の夫々のコレクタに
能動負荷として接続されており、電流比が1対1又は1
対3に切り換えできる。出力回路23は、差動対トラン
ジスタ21の一方のコレクタに接続されており、このコ
レクタ電圧のレベルに応じた出力電圧を生成する。切り
換え回路のトランジスタQ45は、差動対トランジスタ2
1の一方のコレクタ電圧のレベルに応じて、カレントミ
ラー回路22の電流比を、1対1又は1対3の比に切り
換える。
(57) [Summary] [Object] The present invention relates to a comparison circuit, and an object thereof is to easily improve the accuracy of a hysteresis voltage. [Structure] The differential pair transistor 21 has an emitter area ratio set to 1: 3, and a common source has a current source 30.
Are connected, and V S, which is a voltage obtained by dividing V Z and the detection target voltage V cc, is supplied to each base. The current mirror circuit 22 is connected to each collector of the differential pair transistor 21 as an active load, and has a current ratio of 1: 1 or 1.
You can switch to pair 3. The output circuit 23 is connected to one collector of the differential pair transistor 21, and generates an output voltage according to the level of the collector voltage. The transistor Q 45 of the switching circuit is a differential pair transistor 2
According to the level of one collector voltage of 1, the current ratio of the current mirror circuit 22 is switched to a ratio of 1: 1 or 1: 3.
Description
【0001】[0001]
【産業上の利用分野】本発明は比較回路に係り、特に、
ヒステリシスを有し、検出対象電圧を閾値電圧と比較す
る比較回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparison circuit, and more particularly,
The present invention relates to a comparison circuit having hysteresis and comparing a detection target voltage with a threshold voltage.
【0002】[0002]
【従来の技術】図3は、従来の一例の比較回路の回路図
を示す。図3の回路は、電源電圧Vccを閾値電圧と比較
する回路である。PNP型のトランジスタQ1 ,Q2 と
で差動対トランジスタを構成しており、トランジスタQ
1 ,Q2 の共通エミッタには、電流値I6 の電流源6が
接続されている。トランジスタQ1 ,Q2 の夫々のコレ
クタは、能動負荷としてのカレントミラー回路を構成す
るトランジスタQ3 ,Q 4 の夫々のコレクタに接続され
ている。2. Description of the Related Art FIG. 3 is a circuit diagram of a conventional comparison circuit.
Indicates. The circuit of FIG. 3 compares the power supply voltage Vcc with the threshold voltage.
It is a circuit to do. PNP type transistor Q1, Q2When
The differential pair transistor is composed of a transistor Q
1, Q2The common emitter of the6Current source 6
It is connected. Transistor Q1, Q2Each of these
The current mirror circuit as an active load.
Transistor Q3, Q FourConnected to their respective collectors
ing.
【0003】トランジスタQ3 ,Q4 のエミッタは、夫
々、抵抗R3 ,R4 を介して接地されている。また、出
力段のトランジスタQ5 のベースは、トランジスタQ1
のコレクタに接続され、エミッタはトランジスタQ3 の
エミッタに接続されている。トランジスタQ5 のコレク
タは電流値I7 の電流源7に接続されると共に、出力端
子9に接続されている。The emitters of the transistors Q 3 and Q 4 are grounded via resistors R 3 and R 4 , respectively. In addition, the base of the output stage transistor Q 5 is the transistor Q 1
Of the transistor Q 3 and the emitter thereof is connected to the emitter of the transistor Q 3 . The collector of the transistor Q 5 is connected to the current source 7 having the current value I 7 and the output terminal 9.
【0004】電圧VZ の定電圧ダイオードD1 のアノー
ドは接地され、カソードは電流値I 5 の電流源5に接続
されている。Voltage VZConstant voltage diode D1Anno
The cathode is grounded and the cathode has a current value I FiveConnect to current source 5
Has been done.
【0005】トランジスタQ1 のベースは、ダイオード
D1 のカソードに接続されており、電圧VZ が供給され
ている。トランジスタQ2 のベースには、検出対象電圧
である電源電圧Vccを抵抗R1 と抵抗R2 とで分圧した
電圧VS が供給される。The base of the transistor Q 1 is connected to the cathode of the diode D 1 and is supplied with the voltage V Z. A voltage V S obtained by dividing the power supply voltage Vcc, which is the detection target voltage, by the resistors R 1 and R 2 is supplied to the base of the transistor Q 2 .
【0006】ここで、R2 /(R1 +R2 )=1/kと
すると、電圧VS は、VS =(1/k)・Vccである。If R 2 / (R 1 + R 2 ) = 1 / k, the voltage V S is V S = (1 / k) Vcc.
【0007】抵抗R3 と抵抗R4 は、同一の値にしてあ
る。また、電流I6 は、電流I7 に比べて小さな値に設
定してある。また、電圧VZ は、電源電圧Vccの変動に
よらず一定である。The resistors R 3 and R 4 have the same value. The current I 6 is set to a smaller value than the current I 7 . Further, the voltage V Z is constant regardless of the fluctuation of the power supply voltage Vcc.
【0008】なお、トランジスタQ1 ,Q2 、及びトラ
ンジスタQ3 ,Q4 は、エミッタ面積比が1対1で特性
を合わせてある。The transistors Q 1 and Q 2 and the transistors Q 3 and Q 4 have emitter area ratios of 1: 1 and are matched in characteristics.
【0009】次に、図3の比較回路の動作について説明
する。電圧VS がVZ より十分高い場合(即ち、電源電
圧Vccが、閾値電圧より十分高い場合)、トランジスタ
Q2はオフとなり、トランジスタQ1 はオンとなる。こ
のとき、トランジスタQ1 のコレクタ電流がトランジス
タQ5 のベースに流入して、トランジスタQ5 はオンと
なり、電流I7 がトランジスタQ5 のエミッタから抵抗
R3 に流れ込む。このため、抵抗R3 の両端には、R3
・I7 の電圧が発生する。このとき、トランジスタQ3
は、R3 ・I7 の分エミッタ電位が高くなるため、ほぼ
オフの状態となる。Next, the operation of the comparison circuit shown in FIG. 3 will be described. When the voltage V S is sufficiently higher than V Z (that is, the power supply voltage Vcc is sufficiently higher than the threshold voltage), the transistor Q 2 is turned off and the transistor Q 1 is turned on. At this time, the collector current of the transistor Q 1 is to flow into the base of the transistor Q 5, the transistor Q 5 is turned on, a current I 7 flows to the resistor R 3 from the emitter of the transistor Q 5. Therefore, the resistor R 3 has both ends of R 3
-The voltage of I 7 is generated. At this time, the transistor Q 3
Is almost off because the emitter potential increases by the amount of R 3 · I 7 .
【0010】このとき、トランジスタQ5 がオンである
ため、出力端子9の電圧は、ローレベルの電圧となる。
このように、検出対象電圧Vccが閾値電圧より高い場
合、出力端子9の電圧がローレベルとなる。At this time, since the transistor Q 5 is on, the voltage at the output terminal 9 becomes a low level voltage.
Thus, when the detection target voltage Vcc is higher than the threshold voltage, the voltage of the output terminal 9 becomes low level.
【0011】次に、電圧VS がVZ より十分高い値から
下がり、電圧VZ になったときを考える。このとき、ト
ランジスタQ1 ,Q2 のコレクタ電流は、ほぼ同一値と
なる。一方、トランジスタQ5 から電流I7 が流入して
いるため、抵抗R3 の両端には、R3 ・I7 の電圧が発
生している。Next, consider a case where the voltage V S drops from a value sufficiently higher than V Z to reach the voltage V Z. At this time, the collector currents of the transistors Q 1 and Q 2 have almost the same value. On the other hand, since the current I 7 flows from the transistor Q 5 , a voltage of R 3 · I 7 is generated across the resistor R 3 .
【0012】このため、トランジスタQ1 のコレクタ電
流は、ほとんどトランジスタQ5 のベースに流れ、トラ
ンジスタQ5 はオンの状態を維持する。[0012] Therefore, the collector current of the transistor Q 1 is little flow to the base of the transistor Q 5, the transistor Q 5 is kept turned on.
【0013】次に、電圧VS がVZ より更に下がり、V
Z −R3 ・I7 になると、トランジスタQ2 のベースエ
ミッタ間電圧VBE2 が、バランス状態よりも、R3 ・I
7 だけ大きくなる。このとき、トランジスタQ2 と特性
を合わせてあるトランジスタQ4 のベースエミッタ間電
圧VBE4 もバランス状態よりも、R3 ・I7 だけ大きく
なる。これにより、トランジスタQ3 のベースエミッタ
間電圧VBE3 が大きくなり、トランジスタQ3 は完全に
オン状態となる。Next, the voltage V S further falls below V Z and V
When Z− R 3 · I 7 , the base-emitter voltage V BE2 of the transistor Q 2 becomes R 3 · I more than in the balanced state.
Increases by 7 . At this time, the base-emitter voltage V BE4 of the transistor Q 4 whose characteristics are matched with those of the transistor Q 2 also becomes larger than that in the balanced state by R 3 · I 7 . Thus, the base-emitter voltage V BE3 of the transistor Q 3 is increased, the transistor Q 3 are fully turned on.
【0014】トランジスタQ3 がオンになると、トラン
ジスタQ1 のコレクタ電流は、全てトランジスタQ3 の
コレクタに流れこみ、トランジスタQ5 のベース電流が
0となる。これによりトランジスタQ5 はオフとなり、
トランジスタQ5 から抵抗R 3 に流入する電流は0とな
る。このとき、出力端子は、ハイレベルの電圧となる。Transistor Q3When is turned on,
Dista Q1The collector current of all is transistor Q3of
Flowed into collector, transistor QFiveThe base current of
It becomes 0. This allows the transistor QFiveTurns off,
Transistor QFiveTo resistance R 3The current flowing into is 0
It At this time, the output terminal has a high level voltage.
【0015】このように、電圧VS がハイレベルからロ
ーレベルに変化するときの、電圧V S に対する閾値電圧
VRLは、下記(1) 式で表される。Thus, the voltage VSFrom high level
-Voltage V when changing to level SThreshold voltage for
VRLIs expressed by the following equation (1).
【0016】 VRL=VZ −R3 ・I7 (1) このように、電圧VS が閾値電圧VRL以下の場合(即
ち、検出対象電圧VccがVRL・kなる閾値電圧以下の場
合)、出力端子9の電圧がハイレベルとなる。V RL = V Z −R 3 · I 7 (1) As described above, when the voltage V S is equal to or lower than the threshold voltage V RL (that is, when the detection target voltage Vcc is equal to or lower than the threshold voltage V RL · k). ), The voltage of the output terminal 9 becomes high level.
【0017】次に、電圧VS が、VZ −R3 ・I7 以下
の電圧から、上昇する場合について考える。Next, consider a case where the voltage V S rises from a voltage of V Z -R 3 · I 7 or less.
【0018】電圧VS が、VZ −R3 ・I7 以下の電圧
である場合、前記のように、トランジスタQ5 がオフ
で、トランジスタQ5 から抵抗R3 に流入する電流は0
である。電圧VS が上昇して、VZ に達したとき、トラ
ンジスタQ1 とトランジスタQ 2 がバランス状態とな
り、トランジスタQ1 ,Q2 のコレクタ電流が同じにな
る。このとき、トランジスタQ3 とトランジスタQ4 も
バランス状態となる。Voltage VSBut VZ-R3・ I7Below voltage
, As described above, the transistor QFiveIs off
And transistor QFiveTo resistance R3Current flowing into
Is. Voltage VSRises to VZWhen the tiger is reached
Register Q1And transistor Q 2Is in a balanced state
Transistor Q1, Q2Have the same collector current
It At this time, the transistor Q3And transistor QFourAlso
Be in a balanced state.
【0019】このバランス状態から、電圧VS がVZ か
ら極わずかに上昇すると、トランジスタQ2 のコレクタ
電流が減り、トランジスタQ1 のコレクタ電流が増え
る。これにより、トランジスタQ5 のベース電流が流れ
て、トランジスタQ5 がオフからオンに変化して、出力
端子9の電圧は、ローレベルとなる。トランジスタQ5
がオンになると、電流I7 が抵抗R3 に流入して、抵抗
R3 の両端に、R3 ・I 7 の電圧が発生する。From this balance state, the voltage VSIs VZOr
When it rises a little, the transistor Q2Collector of
Current decreases, transistor Q1Collector current increases
It As a result, the transistor QFiveBase current flows
And transistor QFiveChanges from off to on and the output
The voltage of the terminal 9 becomes low level. Transistor QFive
Is turned on, the current I7Is resistance R3Flowing into the resistance
R3R at both ends of3・ I 7Voltage is generated.
【0020】このように、電圧VS がローレベルからハ
イレベルに変化するときの、電圧V S に対する閾値電圧
VRHは、下記(2) 式で表される。Thus, the voltage VSFrom low level to
Voltage V when changing to a level SThreshold voltage for
VRHIs expressed by the following equation (2).
【0021】 VRH=VZ (2) 一旦、電圧VS がハイレベルになると、上記のように、
抵抗R3 の両端に、R 3 ・I7 の電圧が発生するため、
再び、閾値電圧は、VRL=VZ −R3 ・I7 となる。VRH= VZ (2) Once voltage VSWhen becomes high level, as above,
Resistance R3R at both ends of 3・ I7Since the voltage of
Again, the threshold voltage is VRL= VZ-R3・ I7Becomes
【0022】電圧VS に対するヒステリシス電圧VRHYS
は、下記(3) 式で表される。Hysteresis voltage V RHYS with respect to voltage V S
Is expressed by the following equation (3).
【0023】 VRHYS=VRH−VRL=R3 ・I7 (3) また、検出対象電圧である電源電圧Vccの閾値電圧
VCH,VCLと、ヒステリシス電圧VCHYSは、下記のよう
になる。V RHYS = V RH −V RL = R 3 · I 7 (3) Further, the threshold voltages V CH and V CL of the power supply voltage Vcc, which is the detection target voltage, and the hysteresis voltage V CHYS are as follows. Become.
【0024】 VCH=VZ ・k (4) VCL=(VZ −R3 ・I7 )・k (5) VCHYS=R3 ・I7 ・k (6) V CH = V Z · k (4) V CL = (V Z −R 3 · I 7 ) · k (5) V CHYS = R 3 · I 7 · k (6)
【0025】[0025]
【発明が解決しようとする課題】前記のように、図3の
従来回路では、ヒステリシス電圧に、抵抗R3 の値が関
係しており、ヒステリシス電圧の精度を上げるために
は、抵抗R3 の精度を上げなければならない。このた
め、ヒステリシス電圧の精度を上げることが難しいとい
う問題がある。[SUMMARY OF THE INVENTION] As described above, in the conventional circuit of FIG. 3, the hysteresis voltage is related value of the resistor R 3, to increase the accuracy of the hysteresis voltage, the resistor R 3 We have to improve precision. Therefore, there is a problem that it is difficult to improve the accuracy of the hysteresis voltage.
【0026】本発明は、上記の点に鑑みてなされたもの
で、ヒステリシス電圧の精度を容易に上げることができ
る比較回路を提供することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a comparison circuit capable of easily increasing the accuracy of the hysteresis voltage.
【0027】[0027]
【課題を解決するための手段】本発明は、エミッタ面積
比が1対nに設定されており、共通エミッタに所定電流
値の電流源が接続されており、各ベース間に、閾値電圧
と比較する検出対象電圧の電圧変化に対応して変化する
電圧が供給される差動対トランジスタと、前記差動対ト
ランジスタの夫々のコレクタに能動負荷として接続され
ており、電流比が1対1又は1対1以外の比に切り換え
可能なカレントミラー回路と、前記差動対トランジスタ
の一方のコレクタに接続されており、前記差動対トラン
ジスタの一方のコレクタ電圧のレベルに応じた出力電圧
を生成する出力回路と、前記差動対トランジスタの一方
のコレクタ電圧のレベルに応じて、前記カレントミラー
回路の電流比を、1対1又は1対1以外の比に切り換え
る切り換え回路とを有する構成とする。According to the present invention, an emitter area ratio is set to 1: n, a current source having a predetermined current value is connected to a common emitter, and a threshold voltage is compared between each base. The differential pair transistor to which a voltage that changes corresponding to the voltage change of the detection target voltage is supplied, and the collectors of the differential pair transistor are connected as active loads, and the current ratio is 1: 1 or 1. A current mirror circuit capable of switching to a ratio other than 1 and an output connected to one collector of the differential pair transistor and generating an output voltage according to the level of one collector voltage of the differential pair transistor A circuit and a switching circuit for switching the current ratio of the current mirror circuit to a ratio of 1: 1 or a ratio other than 1: 1 according to the level of one collector voltage of the differential pair transistor. Configured to have.
【0028】[0028]
【作用】本発明では、差動対トランジスタの一方のコレ
クタ電圧のレベルに応じて、カレントミラー回路の電流
比を切り換えることにより、閾値電圧のヒステリシス電
圧を、エミッタ面積比を1対nに設定された差動対トラ
ンジスタのベースエミッタ間電圧の差を利用して生成す
ることができる。In the present invention, the hysteresis voltage of the threshold voltage and the emitter area ratio are set to 1 to n by switching the current ratio of the current mirror circuit according to the level of the collector voltage of one of the differential pair transistors. It can be generated by utilizing the difference between the base-emitter voltage of the differential pair transistor.
【0029】これにより、従来回路と異なり、ヒステリ
シス電圧の生成に抵抗を必要とせず、ヒステリシス電圧
の精度を容易に高くすることが可能とする。With this, unlike the conventional circuit, a resistor is not required for generating the hysteresis voltage, and the accuracy of the hysteresis voltage can be easily increased.
【0030】[0030]
【実施例】図1は本発明の一実施例の比較回路の回路図
を示す。差動対トランジスタ21は、NPN型のトラン
ジスタQ31,Q32からなり、トランジスタQ31とトラン
ジスタQ32は、エミッタ面積比を1対3に設定してあ
る。トランジスタQ31,Q32の共通エミッタには、電流
値I30の電流源30が接続されている。1 is a circuit diagram of a comparison circuit according to an embodiment of the present invention. Differential pair transistors 21 consists NPN type transistor Q 31, Q 32, transistor Q 31 and the transistor Q 32 is is set to the emitter area ratio to 1: 3. The common emitter of the transistors Q 31, Q 32, the current source 30 of a current value I 30 is connected.
【0031】カレントミラー回路22は、PNP型トラ
ンジスタQ33,Q34,Q35とショットキーダイオードD
36からなる。ダイオード接続のトランジスタQ33のコレ
クタは、トランジスタQ31のコレクタに接続されてお
り、トランジスタQ34のコレクタは、トランジスタQ32
のコレクタに接続されている。また、トランジスタQ35
のコレクタは、ダイオードD36を介して、トランジスタ
Q32のコレクタに接続されている。The current mirror circuit 22 includes PNP type transistors Q 33 , Q 34 and Q 35 and a Schottky diode D.
It consists of 36 . The collector of the diode-connected transistor Q 33 is connected to the collector of the transistor Q 31 , and the collector of the transistor Q 34 is connected to the transistor Q 32.
Connected to the collector. Also, the transistor Q 35
Is connected to the collector of the transistor Q 32 via the diode D 36 .
【0032】出力回路23は、ショットキーダイオード
D37、トランジスタQ38,Q39,Q 41、電流値I40の電
流源40、電流値I42の電流源42、抵抗R41からな
る。ダイオードD37のカソードはトランジスタQ32のコ
レクタに接続されている。トランジスタQ38のベース
は、ダイオードD37のアノードに接続され、エミッタ
は、トランジスタQ39のエミッタと共に、電源端子に接
続されている。The output circuit 23 is a Schottky diode.
D37, Transistor Q38, Q39, Q 41, Current value I40Electric power
Source 40, current value I42Current source 42, resistor R41Empty
It Diode D37Is the transistor Q32The
Connected to the lector. Transistor Q38Base of
Is the diode D37Connected to the anode of the emitter
Is the transistor Q39Connect to the power supply terminal together with the
Has been continued.
【0033】トランジスタQ39のベースは、自身の一方
のコレクタ、トランジスタQ38のコレクタ、及び電流源
40に接続されている。The base of the transistor Q 39 is connected to its own collector, the collector of the transistor Q 38 , and the current source 40.
【0034】トランジスタQ39の他方のコレクタは、ト
ランジスタQ41のベースに接続されると共に、抵抗R41
を介して接地されている。トランジスタQ41のエミッタ
は接地され、コレクタは電流源42に接続されると共
に、出力端子48に接続されている。The other collector of the transistor Q 39 is connected to the base of the transistor Q 41 and also has a resistance R 41.
Grounded through. The emitter of the transistor Q 41 is grounded, the collector is connected to the current source 42 and the output terminal 48.
【0035】切り換えトランジスタQ45のベースはトラ
ンジスタQ41のコレクタに接続され、エミッタは接地さ
れ、コレクタはダイオードD36のアノードに接続されて
いる。なお、切り換え回路は、出力回路23と切り換え
トランジスタQ45から構成される。The base of the switching transistor Q 45 is connected to the collector of the transistor Q 41 , the emitter is grounded, and the collector is connected to the anode of the diode D 36 . The switching circuit is composed of the output circuit 23 and the switching transistor Q 45 .
【0036】定電圧ダイオードD46のアノードは接地さ
れ、カソードは電流値I47の電流源47に接続されてい
る。トランジスタQ32のベースには、定電圧ダイオード
D46から定電圧VZ が供給されている。The anode of the constant voltage diode D 46 is grounded, and the cathode is connected to the current source 47 having the current value I 47 . The constant voltage V Z is supplied from the constant voltage diode D 46 to the base of the transistor Q 32 .
【0037】トランジスタQ31のベースには、検出対象
電圧である電源電圧Vccを抵抗R1と抵抗R2 とで分圧
した電圧Vs が供給される。The base of the transistor Q 31 is supplied with a voltage V s obtained by dividing the power supply voltage Vcc which is the detection target voltage by the resistors R 1 and R 2 .
【0038】ここで、R2 /(R1 +R2 )=1/kと
すると、電圧VS は、VS =(1/k)・Vccである。When R 2 / (R 1 + R 2 ) = 1 / k, the voltage V S is V S = (1 / k) Vcc.
【0039】次に、本実施例の比較回路の動作について
説明する。先ず、電圧VS がVZ より十分高い場合(即
ち、電源電圧Vccが、閾値電圧より十分高い場合)、ト
ランジスタQ31はオンとなり、トランジスタQ32はオフ
となる。このとき、トランジスタQ32のコレクタ電圧が
ハイレベルとなり、ダイオードD37とトランジスタQ 38
はオフする。これによりトランジスタQ39がオンとな
り、トランジスタQ39のコレクタ電流がトランジスタQ
41のベースに流入して、トランジスタQ41がオンとな
る。従って、出力端子48の電圧は、ローレベルとな
る。Next, the operation of the comparison circuit of this embodiment
explain. First, the voltage VSIs VZIf higher enough (immediately
If the power supply voltage Vcc is sufficiently higher than the threshold voltage),
Langista Q31Turns on and transistor Q32Is off
Becomes At this time, the transistor Q32The collector voltage of
High level, diode D37And transistor Q 38
Turn off. This allows the transistor Q39Is on
Transistor Q39Collector current of transistor Q
41Flows into the base of transistor Q41Is on
It Therefore, the voltage of the output terminal 48 becomes low level.
It
【0040】このように、電源電圧Vccが閾値電圧より
高い場合、出力電圧がローレベルとなる。Thus, when the power supply voltage Vcc is higher than the threshold voltage, the output voltage becomes low level.
【0041】このとき、トランジスタQ45はオフでコ
レクタ電流が流れない。このため、ダイオードD36が順
バイアスでオンとなり、カレントミラー回路22のトラ
ンジスタQ35が動作する。これにより、カレントミラー
回路22のトランジスタQ33側と、トランジスタQ34,
Q35側の電流比が、1対3となる。At this time, the transistor Q45 is off and no collector current flows. Therefore, the diode D 36 is turned on by forward bias, and the transistor Q 35 of the current mirror circuit 22 operates. As a result, the transistor Q 33 side of the current mirror circuit 22 and the transistors Q 34 ,
The current ratio on the Q 35 side is 1: 3.
【0042】このため、トランジスタQ31とトランジス
タQ32のベース電圧が等しいときに、トランジスタQ31
とトランジスタQ32のコレクタ電流比が1対3となり、
かつ、カレントミラー回路22のトランジスタQ33側
と、トランジスタQ34,Q35側の電流比が1対3とな
り、バランスがとれる。即ち、電圧VS =VZ のとき、
バランスがとれる。Therefore, when the base voltages of the transistor Q 31 and the transistor Q 32 are equal, the transistor Q 31
And the collector current ratio of the transistor Q 32 becomes 1: 3,
In addition, the current ratio between the transistor Q 33 side of the current mirror circuit 22 and the transistors Q 34 and Q 35 side becomes 1: 3, which is balanced. That is, when the voltage V S = V Z ,
Be balanced.
【0043】従って、電圧VS がVZ より十分高い値か
ら下がり電圧VZ になったときに、上記のように、トラ
ンジスタQ31とトランジスタQ32のコレクタ電流比が1
対3で、かつ、カレントミラー回路22のトランジスタ
Q33側とトランジスタQ34,Q35側の電流比が1対3で
バランスがとれる。[0043] Therefore, when the voltage V S becomes voltage V Z drops from sufficiently higher than V Z, as described above, the collector current ratio of the transistor Q 31 and the transistor Q 32 is 1
The current ratio between the transistor Q 33 side of the current mirror circuit 22 and the current ratio of the transistors Q 34 and Q 35 is 1: 3.
【0044】このバランス状態から、電圧VS が極僅か
に下がると、トランジスタQ31がオフとなり、トランジ
スタQ32がオンとなり、トランジスタQ32のコレクタが
ローレベルとなる。これにより、ダイオードD37とトラ
ンジスタQ38がオンとなり、トランジスタQ39がオフと
なり、トランジスタQ39のコレクタ電流が0となる。こ
のため、トランジスタQ41がオフとなり、出力端子48
の電圧は、ローレベルからハイレベルに変わる。From this balanced state, when the voltage V S drops very slightly, the transistor Q 31 turns off, the transistor Q 32 turns on, and the collector of the transistor Q 32 becomes low level. As a result, the diode D 37 and the transistor Q 38 are turned on, the transistor Q 39 is turned off, and the collector current of the transistor Q 39 becomes zero. Therefore, the transistor Q 41 is turned off and the output terminal 48
The voltage of changes from low level to high level.
【0045】このように、電圧VS がハイレベルからロ
ーレベルになるときの、電圧VS に対する閾値電圧VRL
は、下記(7) 式のようになる。Thus, the threshold voltage V RL for the voltage V S when the voltage V S changes from the high level to the low level
Is as shown in equation (7) below.
【0046】 VRL=VS (7) 電圧VS が閾値電圧VRL以下の場合(即ち、電源電圧V
ccがVRL・kなる閾値電圧以下の場合)、出力端子48
の電圧がハイレベルとなる。V RL = V S (7) When the voltage V S is less than or equal to the threshold voltage V RL (that is, the power supply voltage V
If cc is less than the threshold voltage of V RL · k), output terminal 48
Voltage becomes high level.
【0047】出力端子48の電圧がハイレベルに変わる
と、トランジスタQ45はオンでコレクタ電流が流れ
て、コレクタがローレベルとなる。このため、ダイオー
ドD36が逆バイアスでオフとなり、カレントミラー回路
22のトランジスタQ35が動作しない状態となる。これ
により、カレントミラー回路22のトランジスタQ33側
とトランジスタQ34,Q35側の電流比が、1対1とな
る。When the voltage at the output terminal 48 changes to the high level, the transistor Q45 is turned on and the collector current flows, and the collector becomes the low level. Therefore, the diode D 36 is turned off by the reverse bias, and the transistor Q 35 of the current mirror circuit 22 becomes inoperative. As a result, the current ratio between the transistor Q 33 side and the transistors Q 34 , Q 35 side of the current mirror circuit 22 becomes 1: 1.
【0048】この状態では、カレントミラー回路22の
トランジスタQ33側とトランジスタQ34,Q35側の電流
比が、1対1であるのに対して、トランジスタQ31,Q
32のエミッタ面積比は、1対3である。In this state, the current ratio of the transistor Q 33 side and the transistors Q 34 and Q 35 side of the current mirror circuit 22 is 1: 1, while the transistors Q 31 and Q 35.
The emitter area ratio of 32 is 1: 3.
【0049】このため、トランジスタQ32のベースエミ
ッタ間電圧とトランジスタQ31のベースエミッタ間電圧
VBE31との関係が下記(8) 式のようになったときに、ト
ランジスタQ31,Q32のコレクタ電流が等しくなり、か
つ、カレントミラー回路22のトランジスタQ33側とト
ランジスタQ34側の電流比が1対1で、バランスがとれ
る。 Therefore , when the relationship between the base-emitter voltage of the transistor Q 32 and the base-emitter voltage V BE31 of the transistor Q 31 becomes as shown in the following equation (8), the collectors of the transistors Q 31 and Q 32 are: The currents are equal and the current ratio between the transistor Q 33 side and the transistor Q 34 side of the current mirror circuit 22 is 1: 1 so that the current is balanced.
【0050】 VBE32=VBE31−(KT/q)・ln3 (8) (ここで、Kはボルツマン定数、Tは絶対温度、qは電
子の電荷を示す) 従って、VS が、VS =VZ +(KT/q)・ln3に
なったとき、上記バランス状態となる。V BE32 = V BE31 − (KT / q) · ln3 (8) (where K is the Boltzmann constant, T is the absolute temperature, and q is the electron charge). Therefore, V S is V S = When V Z + (KT / q) · ln3, the above-mentioned balanced state is achieved.
【0051】次に、電圧VS が、VZ 以下の電圧から上
昇する場合について考える。電圧V S が、VZ 以下の電
圧である場合、前記のように、カレントミラー回路22
のトランジスタQ33側とトランジスタQ34,Q35側の電
流比が1対1である。電圧V S が上昇して、VZ +(K
T/q)・ln3に達したとき、トランジスタQ31,Q
32のコレクタ電流が等しくなり、かつ、カレントミラー
回路22のトランジスタQ33側とトランジスタQ34側の
電流比が1対1で、バランスがとれる。Next, the voltage VSBut VZAbove voltage below
Consider the case of rising. Voltage V SBut VZThe following
If it is a pressure, as described above, the current mirror circuit 22
Transistor Q33Side and transistor Q34, Q35Side power
The flow ratio is 1: 1. Voltage V SRises to VZ+ (K
T / q) · ln3, the transistor Q31, Q
32Collector currents are equal and the current mirror
Transistor Q of circuit 2233Side and transistor Q34On the side
The current ratio is 1: 1 and the balance is good.
【0052】このバランス状態から、電圧VS がVZ +
(KT/q)・ln3から極わずかに上昇すると、トラ
ンジスタQ31はオンとなり、トランジスタQ32はオフと
なる。このとき、トランジスタQ32のコレクタ電圧がハ
イレベルとなり、ダイオードD37とトランジスタQ38は
オフする。これによりトランジスタQ39がオンとなり、
トランジスタQ39のコレクタ電流がトランジスタQ41の
ベースに流入して、トランジスタQ41がオンとなる。従
って、出力端子48の電圧は、ローレベルとなる。From this balance state, the voltage V S is V Z +
When (KT / q) · ln3 rises slightly, transistor Q 31 turns on and transistor Q 32 turns off. At this time, the collector voltage of the transistor Q 32 becomes high level, and the diode D 37 and the transistor Q 38 are turned off. This turns on transistor Q 39 ,
The collector current of the transistor Q 39 flows into the base of the transistor Q 41, the transistor Q 41 is turned on. Therefore, the voltage of the output terminal 48 becomes low level.
【0053】このように、VS がローレベルからハイレ
ベルに変化するときの、電圧VS に対する閾値電圧VRH
は、下記(9) 式で表される。また、電源電圧Vccに対す
る閾値電圧は、VRH・kである。[0053] Thus, when the V S changes from low level to high level, the threshold voltage V RH for the voltage V S
Is expressed by the following equation (9). The threshold voltage for the power supply voltage Vcc is V RH · k.
【0054】 VRH=VZ +(KT/q)・ln3 (9) 一旦、電圧VS がハイレベルになると、出力端子48の
電圧は、ローレベルとなるため、前記のように、トラン
ジスタQ45はオフとなり、ダイオードD36が順バイア
スでオンとなり、カレントミラー回路22のトランジス
タQ35が動作する。これにより、カレントミラー回路2
2のトランジスタQ33側と、トランジスタQ34,Q35側
の電流比が1対3となる。このため、電圧VS に対する
閾値電圧は、再びVRL=VS となる。V RH = V Z + (KT / q) · ln3 (9) Once the voltage V S becomes the high level, the voltage of the output terminal 48 becomes the low level, and as described above, the transistor Q45 Turns off, the diode D 36 turns on with forward bias, and the transistor Q 35 of the current mirror circuit 22 operates. As a result, the current mirror circuit 2
The current ratio between the second transistor Q 33 side and the transistors Q 34 and Q 35 side is 1: 3. Therefore, the threshold voltage for the voltage V S becomes V RL = V S again.
【0055】電圧VS に対するヒステリシス電圧VRHYS
は、下記(10)式で表される。Hysteresis voltage V RHYS with respect to voltage V S
Is expressed by the following equation (10).
【0056】 VRHYS=VRH−VRL=(KT/q)・ln3R3 ・I7 (10) また、検出対象電圧である電源電圧Vccの閾値電圧
VCH,VCLと、ヒステリシス電圧VCHYSは、下記のよう
になる。V RHYS = V RH −V RL = (KT / q) · ln3R 3 · I 7 (10) Further, the threshold voltages V CH and V CL of the power supply voltage Vcc, which is the detection target voltage, and the hysteresis voltage V CHYS. Is as follows.
【0057】 VCH=(VZ +(KT/q)・ln3 )・k (11) VCL=VZ ・k (12) VCHYS=(KT/q)・ln3・k (13) 上記のように、本実施例では、差動対トランジスタ21
の一方のコレクタ電圧のレベルに応じて、カレントミラ
ー回路22の電流比を1対1又は1対3に切り換える。
これにより、エミッタ面積比を1対3に設定された差動
対トランジスタ21のベースエミッタ間電圧の差を利用
して、閾値電圧のヒステリシス電圧を生成することがで
きる。[0057] V CH = (V Z + ( KT / q) · ln3) · k (11) V CL = V Z · k (12) V CHYS = (KT / q) · ln3 · k (13) above Thus, in this embodiment, the differential pair transistor 21
The current ratio of the current mirror circuit 22 is switched to 1: 1 or 1: 3 according to the level of the collector voltage of one side.
Thereby, the hysteresis voltage of the threshold voltage can be generated by utilizing the difference between the base-emitter voltages of the differential pair transistor 21 in which the emitter area ratio is set to 1: 3.
【0058】このため、従来回路と異なり、ヒステリシ
ス電圧の生成に抵抗を必要とせず、ヒステリシス電圧の
精度を容易に高くすることができる。Therefore, unlike the conventional circuit, no resistor is required to generate the hysteresis voltage, and the accuracy of the hysteresis voltage can be easily increased.
【0059】なお、差動対トランジスタ21のエミッタ
面積比、及びカレントミラー回路22の電流比は、1対
3に限られず、設定するヒステリシス電圧に応じて、適
宜設定することができる。The ratio of the emitter area of the differential-to-transistor 21 and the current ratio of the current mirror circuit 22 are not limited to 1: 3, but can be set appropriately according to the hysteresis voltage to be set.
【0060】図2は、本発明の変形例の比較回路の説明
図を示す。図2において、図1と同一構成部分には、同
一符号を付し、適宜説明を省略する。差動対トランジス
タ51を構成するトランジスタQ52とトランジスタQ53
のエミッタ面積比を1対N(N>1)に設定する。トラ
ンジスタQ52,Q53の共通エミッタには、電流値I55の
電流源55が接続される。カレントミラー回路50は、
トランジスタQ56,Q 57,Q58、ダイオードD59からな
る。カレントミラー回路50は、カレントミラー回路2
2と同様の回路であり、電流比を1対1又は1対M(M
<N)に切り換えられる。FIG. 2 illustrates a comparison circuit according to a modification of the present invention.
The figure is shown. 2, the same components as in FIG.
A reference numeral is given and the description is omitted as appropriate. Differential pair Transis
Transistor Q that forms the transistor 5152And transistor Q53
The emitter area ratio is set to 1: N (N> 1). Tiger
Register Q52, Q53The common emitter of the55of
The current source 55 is connected. The current mirror circuit 50 is
Transistor Q56, Q 57, Q58, Diode D59Empty
It The current mirror circuit 50 is the current mirror circuit 2
The circuit is the same as that of 2, and the current ratio is 1: 1 or 1: M (M
<N).
【0061】トランジスタQ53のコレクタは、出力回路
23のダイオードD37に接続される。また、ダイオード
D59のアノードは、トランジスタQ45のコレクタに接続
される。The collector of the transistor Q 53 is connected to the diode D 37 of the output circuit 23. The anode of the diode D 59 is connected to the collector of the transistor Q 45 .
【0062】ダイオード接続のトランジスタQ54と抵抗
R1 ,R2 ,R3 の直列回路が、電源端子と接地間に接
続されている。抵抗R1 と抵抗R2 の接続点が、トラン
ジスタQ52のベースに接続され、抵抗R2 と抵抗R3 の
接続点が、トランジスタQ53のベースに接続される。A series circuit of a diode-connected transistor Q 54 and resistors R 1 , R 2 and R 3 is connected between the power supply terminal and ground. The connection point between the resistors R 1 and R 2 is connected to the base of the transistor Q 52 , and the connection point between the resistors R 2 and R 3 is connected to the base of the transistor Q 53 .
【0063】ここで、p=(R1 +R2 +R3 )/R2
とし、トランジスタQ54のベースエミッタ間電圧をV
BE54とすると、電源電圧Vccの閾値電圧と、ヒステリシ
ス電圧は、下記(14)〜(16)のようになる。Here, p = (R 1 + R 2 + R 3 ) / R 2
And the base-emitter voltage of the transistor Q 54 is V
Assuming BE54 , the threshold voltage of the power supply voltage Vcc and the hysteresis voltage are as shown in (14) to (16) below.
【0064】 VCH=p・ (KT/q)・lnN+VBE54 (14) VCL=p・ (KT/q)・lnN−ΔVBE53+VBE54 (15) VCHYS=ΔVBE53 (16) なお、ΔVBE53は、カレントミラー回路50の電流比が
1対1の場合と、1対Mの場合の、夫々の場合のバラン
ス状態におけるトランジスタQ53のベースエミッタ間電
圧の差である。ΔVBE53 の値は、Mを変えることによ
り、適宜設定できる。[0064] V CH = p · (KT / q) · lnN + V BE54 (14) V CL = p · (KT / q) · lnN-ΔV BE53 + V BE54 (15) V CHYS = ΔV BE53 (16) In addition, [Delta] V BE53 is the case the current ratio of the current mirror circuit 50 is a one-to-one, in the case of one-to-M, which is the difference between the base-emitter voltage of the transistor Q 53 in the balance state of each case. The value of ΔV BE53 can be appropriately set by changing M.
【0065】このように、図1の回路と同様にして、ヒ
ステリシス電圧を設定することができる。また、この変
形例では、閾値電圧の基準となる定電圧VZ の定電圧ダ
イオードを必要としない。In this way, the hysteresis voltage can be set in the same manner as the circuit of FIG. Further, in this modified example, the constant voltage diode of the constant voltage V Z which is the reference of the threshold voltage is not required.
【0066】なお、本発明は、上記の回路に限られず、
図1、図2の回路で、PNP型トランジスタとNPN型
トランジスタを入れ換え、それに伴い、電源電圧を負の
電圧とした構成とすることもできる。また、トランジス
タの代わりに、FETを用いた構成とすることもでき
る。The present invention is not limited to the above circuit,
In the circuits of FIGS. 1 and 2, the PNP type transistor and the NPN type transistor may be replaced with each other, and the power supply voltage may be set to a negative voltage accordingly. Further, instead of the transistor, an FET may be used.
【0067】[0067]
【発明の効果】上述の如く、本発明によれば、閾値電圧
のヒステリシス電圧を、エミッタ面積比を1対nに設定
された差動対トランジスタのベースエミッタ間電圧の差
を利用して生成することができるため、従来回路と異な
り、ヒステリシス電圧の生成に抵抗を必要とせず、ヒス
テリシス電圧の精度を容易に高くすることができる。As described above, according to the present invention, the hysteresis voltage of the threshold voltage is generated by using the difference between the base-emitter voltage of the differential pair transistor whose emitter area ratio is set to 1: n. Therefore, unlike the conventional circuit, a resistor is not required to generate the hysteresis voltage, and the accuracy of the hysteresis voltage can be easily increased.
【図1】本発明の一実施例の比較回路の回路図である。FIG. 1 is a circuit diagram of a comparison circuit according to an embodiment of the present invention.
【図2】本発明の変形例の比較回路の説明図である。FIG. 2 is an explanatory diagram of a comparison circuit according to a modified example of the present invention.
【図3】従来の一例の比較回路の回路図である。FIG. 3 is a circuit diagram of a conventional comparison circuit.
21 差動対トランジスタ 22 カレントミラー回路 23 出力回路 Q45 切り換えトランジスタ I30 電流源 D46 定電圧ダイオード21 differential pair transistor 22 current mirror circuit 23 output circuit Q 45 switching transistor I 30 current source D 46 constant voltage diode
Claims (1)
り、共通エミッタに所定電流値の電流源が接続されてお
り、各ベース間に、閾値電圧と比較する検出対象電圧の
変化に対応して変化する電圧が供給される差動対トラン
ジスタと、 前記差動対トランジスタの夫々のコレクタに能動負荷と
して接続されており、電流比が1対1又は1対1以外の
比に切り換え可能なカレントミラー回路と、 前記差動対トランジスタの一方のコレクタに接続されて
おり、前記差動対トランジスタの一方のコレクタ電圧の
レベルに応じた出力電圧を生成する出力回路と、 前記差動対トランジスタの一方のコレクタ電圧のレベル
に応じて、前記カレントミラー回路の電流比を、1対1
又は1対1以外の比に切り換える切り換え回路とを有す
る構成としたことを特徴とする比較回路。1. An emitter area ratio is set to 1: n, a current source of a predetermined current value is connected to a common emitter, and a change in a detection target voltage compared with a threshold voltage is supported between each base. And a differential pair transistor to which a varying voltage is supplied, and an active load connected to each collector of the differential pair transistor, and the current ratio can be switched to 1: 1 or a ratio other than 1: 1. A current mirror circuit; an output circuit that is connected to one collector of the differential pair transistor and that generates an output voltage according to the level of one collector voltage of the differential pair transistor; According to the level of one collector voltage, the current ratio of the current mirror circuit is set to 1: 1.
Alternatively, a comparison circuit having a configuration including a switching circuit for switching to a ratio other than 1: 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122632A JPH07336200A (en) | 1994-06-03 | 1994-06-03 | Comparison circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122632A JPH07336200A (en) | 1994-06-03 | 1994-06-03 | Comparison circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336200A true JPH07336200A (en) | 1995-12-22 |
Family
ID=14840781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6122632A Pending JPH07336200A (en) | 1994-06-03 | 1994-06-03 | Comparison circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336200A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225860B1 (en) | 1997-10-27 | 2001-05-01 | Kondenshi Corporation | Source voltage detecting circuit |
| US10084374B1 (en) | 2017-03-23 | 2018-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1994
- 1994-06-03 JP JP6122632A patent/JPH07336200A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225860B1 (en) | 1997-10-27 | 2001-05-01 | Kondenshi Corporation | Source voltage detecting circuit |
| US10084374B1 (en) | 2017-03-23 | 2018-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
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