JPH0723299A - 駆動パルス生成回路 - Google Patents
駆動パルス生成回路Info
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- JPH0723299A JPH0723299A JP5183290A JP18329093A JPH0723299A JP H0723299 A JPH0723299 A JP H0723299A JP 5183290 A JP5183290 A JP 5183290A JP 18329093 A JP18329093 A JP 18329093A JP H0723299 A JPH0723299 A JP H0723299A
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- JP
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- signal
- drive pulse
- vertical transfer
- mos transistor
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Abstract
(57)【要約】
【目的】 チップ面積の縮小化、低消費電力化を図り、
生成される駆動パルスの出力信号波形の特性（出力遷移
時間）の改善を図る。 【構成】 ソース端子ｂが共通とされた第１のＮ−ＭＯ
ＳトランジスタＴｒ１及び第２のＮ−ＭＯＳトランジス
タＴｒ２を形成し、基準クロックＰｃが入力される入力
端子φｉｎを後段の入力側ノードａ及びＣＭＯＳインバ
ータ１を介して第１のＮ−ＭＯＳトランジスタＴｒ１の
ゲート電極に接続し、入力側ノードａを介して第２のＮ
−ＭＯＳトランジスタＴｒ２のゲート電極に接続して構
成する。そして、これら第１及び第２のＮ−ＭＯＳトラ
ンジスタＴｒ１及びＴｒ２の共通のソース端子ｂの後段
に負荷２を接続する。第１のＮ−ＭＯＳトランジスタＴ
ｒ１のドレイン端子を接地とし、第２のＮ−ＭＯＳトラ
ンジスタＴｒ２のドレイン端子に低レベルの電源電圧Ｖ
L を印加する。
生成される駆動パルスの出力信号波形の特性（出力遷移
時間）の改善を図る。 【構成】 ソース端子ｂが共通とされた第１のＮ−ＭＯ
ＳトランジスタＴｒ１及び第２のＮ−ＭＯＳトランジス
タＴｒ２を形成し、基準クロックＰｃが入力される入力
端子φｉｎを後段の入力側ノードａ及びＣＭＯＳインバ
ータ１を介して第１のＮ−ＭＯＳトランジスタＴｒ１の
ゲート電極に接続し、入力側ノードａを介して第２のＮ
−ＭＯＳトランジスタＴｒ２のゲート電極に接続して構
成する。そして、これら第１及び第２のＮ−ＭＯＳトラ
ンジスタＴｒ１及びＴｒ２の共通のソース端子ｂの後段
に負荷２を接続する。第１のＮ−ＭＯＳトランジスタＴ
ｒ１のドレイン端子を接地とし、第２のＮ−ＭＯＳトラ
ンジスタＴｒ２のドレイン端子に低レベルの電源電圧Ｖ
L を印加する。
Description
【０００１】
【産業上の利用分野】本発明は、駆動パルス生成回路に
関し、特に受光部が多数に配列されてなる撮像領域を有
する固体撮像素子の上記各受光部に蓄積された信号電荷
を行単位に垂直方向に転送する垂直転送部に印加される
垂直転送パルスや読出しパルスを生成する回路に用いて
好適な駆動パルス生成回路に関する。
関し、特に受光部が多数に配列されてなる撮像領域を有
する固体撮像素子の上記各受光部に蓄積された信号電荷
を行単位に垂直方向に転送する垂直転送部に印加される
垂直転送パルスや読出しパルスを生成する回路に用いて
好適な駆動パルス生成回路に関する。
【０００２】
【従来の技術】一般に、ＣＣＤ固体撮像素子、例えば垂
直レジスタが４相駆動とされたフィールド読出し方式の
ＣＣＤ固体撮像素子においては、例えばインターライン
転送（ＩＴ）方式の構造を例にとると、撮像領域に入射
された光をその光量に応じた量の電荷に変換する受光部
が多数個マトリクス状に配列され、列方向に配列された
受光部に対して共通とされた垂直レジスタが多数本、そ
れぞれ水平レジスタ側に延長形成され、４枚の垂直転送
電極を１組とする電極群が垂直レジスタに沿って多数組
配列された構造を有し、各受光部から対応する垂直レジ
スタに転送された信号電荷を、各垂直転送電極にそれぞ
れ互いに位相の異なる４相の垂直転送パルスを印加する
ことにより、垂直レジスタに沿って水平レジスタ側に行
単位に転送するように構成されている。
直レジスタが４相駆動とされたフィールド読出し方式の
ＣＣＤ固体撮像素子においては、例えばインターライン
転送（ＩＴ）方式の構造を例にとると、撮像領域に入射
された光をその光量に応じた量の電荷に変換する受光部
が多数個マトリクス状に配列され、列方向に配列された
受光部に対して共通とされた垂直レジスタが多数本、そ
れぞれ水平レジスタ側に延長形成され、４枚の垂直転送
電極を１組とする電極群が垂直レジスタに沿って多数組
配列された構造を有し、各受光部から対応する垂直レジ
スタに転送された信号電荷を、各垂直転送電極にそれぞ
れ互いに位相の異なる４相の垂直転送パルスを印加する
ことにより、垂直レジスタに沿って水平レジスタ側に行
単位に転送するように構成されている。
【０００３】上記垂直転送電極に印加される４相の垂直
転送パルスは、２値の信号レベルを有する２種類のパル
ス信号と、３値の信号レベルを有する２種類のパルス信
号とからなり、それぞれ垂直ドライバ回路から供給され
る。
転送パルスは、２値の信号レベルを有する２種類のパル
ス信号と、３値の信号レベルを有する２種類のパルス信
号とからなり、それぞれ垂直ドライバ回路から供給され
る。
【０００４】ここで、垂直レジスタ上に配列形成される
４枚の垂直転送電極を、水平レジスタ側に向かってそれ
ぞれ第１、第２、第３及び第４の垂直転送電極として定
義すると、通常、受光部からの信号電荷は、第１及び第
３の垂直転送電極下に読み出されることになる。そし
て、これら第１及び第３の垂直転送電極下に読み出され
た信号電荷は、例えば垂直レジスタ上での転送過程にお
いて混合されて順次水平レジスタ側に転送される。
４枚の垂直転送電極を、水平レジスタ側に向かってそれ
ぞれ第１、第２、第３及び第４の垂直転送電極として定
義すると、通常、受光部からの信号電荷は、第１及び第
３の垂直転送電極下に読み出されることになる。そし
て、これら第１及び第３の垂直転送電極下に読み出され
た信号電荷は、例えば垂直レジスタ上での転送過程にお
いて混合されて順次水平レジスタ側に転送される。
【０００５】従って、垂直転送パルスは、信号電荷を転
送させるために必要な中間レベル及び低レベルを有する
２値の信号レベル波形と、受光部から垂直レジスタに読
み出すために必要な高レベルの信号レベル波形を有する
３値のパルス信号と、この３値のパルス信号とは別に、
信号電荷を転送させるために必要な中間レベル及び低レ
ベルを有する２値の信号レベル波形のみからなるパルス
信号とから構成されることになる。
送させるために必要な中間レベル及び低レベルを有する
２値の信号レベル波形と、受光部から垂直レジスタに読
み出すために必要な高レベルの信号レベル波形を有する
３値のパルス信号と、この３値のパルス信号とは別に、
信号電荷を転送させるために必要な中間レベル及び低レ
ベルを有する２値の信号レベル波形のみからなるパルス
信号とから構成されることになる。
【０００６】３値のパルス信号は、上記の例では、第１
及び第３の垂直転送電極に印加される第１及び第３の垂
直転送パルスＰ1 及びＰ3 が相当し、上記２値のパルス
信号は、第２及び第４の垂直転送電極に印加される第２
及び第４の垂直転送パルスＰ2 及びＰ4 が相当する。
及び第３の垂直転送電極に印加される第１及び第３の垂
直転送パルスＰ1 及びＰ3 が相当し、上記２値のパルス
信号は、第２及び第４の垂直転送電極に印加される第２
及び第４の垂直転送パルスＰ2 及びＰ4 が相当する。
【０００７】代表的に、第１の垂直転送パルスＰ1 と第
２の垂直転送パルスＰ2 を生成するための駆動パルス生
成回路を以下に説明する。
２の垂直転送パルスＰ2 を生成するための駆動パルス生
成回路を以下に説明する。
【０００８】まず、第２の垂直転送パルスＰ2 を生成す
る２値ドライバ回路は、図１２に示すように、基準クロ
ックＰｃが入力される入力端子φｉｎの後段に入力側ノ
ードａを介してトランスファ・ゲートＧが接続されて構
成され、このトランスファ・ゲートＧの後段には出力側
ノードｂを介して負荷（この場合、ＣＣＤ固体撮像素子
である）１０１が接続されている。
る２値ドライバ回路は、図１２に示すように、基準クロ
ックＰｃが入力される入力端子φｉｎの後段に入力側ノ
ードａを介してトランスファ・ゲートＧが接続されて構
成され、このトランスファ・ゲートＧの後段には出力側
ノードｂを介して負荷（この場合、ＣＣＤ固体撮像素子
である）１０１が接続されている。
【０００９】トランスファ・ゲートＧは、ドレイン端子
とソース端子がそれぞれ共通とされたＮチャネル形ＭＯ
Ｓトランジスタ（以下、単にＮ−ＭＯＳトランジスタと
記す）Ｔｎ１とＰチャネル形ＭＯＳトランジスタ（以
下、単にＰ−ＭＯＳトランジスタと記す）Ｔｐ１とで構
成されている。このトランスファ・ゲートＧの共通のド
レイン端子は接地とされ、共通のソース端子は上記出力
側ノードｂに接続されている。また、上記Ｐ−ＭＯＳト
ランジスタＴｐ１のゲート電極に上記入力側ノードａが
接続され、上記Ｎ−ＭＯＳトランジスタＴｎ１のゲート
電極に上記入力側ノードａがＣＭＯＳインバータ１０２
を介して接続されている。
とソース端子がそれぞれ共通とされたＮチャネル形ＭＯ
Ｓトランジスタ（以下、単にＮ−ＭＯＳトランジスタと
記す）Ｔｎ１とＰチャネル形ＭＯＳトランジスタ（以
下、単にＰ−ＭＯＳトランジスタと記す）Ｔｐ１とで構
成されている。このトランスファ・ゲートＧの共通のド
レイン端子は接地とされ、共通のソース端子は上記出力
側ノードｂに接続されている。また、上記Ｐ−ＭＯＳト
ランジスタＴｐ１のゲート電極に上記入力側ノードａが
接続され、上記Ｎ−ＭＯＳトランジスタＴｎ１のゲート
電極に上記入力側ノードａがＣＭＯＳインバータ１０２
を介して接続されている。
【００１０】また、この２値ドライバ回路は、出力側ノ
ードｂをソースとするＮ−ＭＯＳトランジスタＴｎ２が
接続され、このＮ−ＭＯＳトランジスタＴｎ２のゲート
電極には、入力側ノードａが接続され、ドレイン端子に
は低レベルの電源電圧ＶL （＝−１０Ｖ）が印加されて
いる。なお、上記トランスファ・ゲートＧにおけるＰ−
ＭＯＳトランジスタＴｐ１の基板バイアス電位は高レベ
ル電位ＶH （＝＋１５Ｖ）とされ、上記Ｎ−ＭＯＳトラ
ンジスタＴｎ１及びＴｎ２の各基板バイアス電位はそれ
ぞれ低レベル電位ＶL （＝−１０Ｖ）とされている。
ードｂをソースとするＮ−ＭＯＳトランジスタＴｎ２が
接続され、このＮ−ＭＯＳトランジスタＴｎ２のゲート
電極には、入力側ノードａが接続され、ドレイン端子に
は低レベルの電源電圧ＶL （＝−１０Ｖ）が印加されて
いる。なお、上記トランスファ・ゲートＧにおけるＰ−
ＭＯＳトランジスタＴｐ１の基板バイアス電位は高レベ
ル電位ＶH （＝＋１５Ｖ）とされ、上記Ｎ−ＭＯＳトラ
ンジスタＴｎ１及びＴｎ２の各基板バイアス電位はそれ
ぞれ低レベル電位ＶL （＝−１０Ｖ）とされている。
【００１１】この２値ドライバ回路の信号処理を図１３
のタイミングチャートに基づいて説明する。入力端子φ
ｉｎに、高レベル電位が５Ｖ、低レベル電位が０Ｖの２
値のパルス信号である基準クロックＰｃが入力される
と、基準クロックＰｃが高レベル時に、トランスファ・
ゲートＧがオフ動作すると同時に、Ｎ−ＭＯＳトランジ
スタＴｎ２がオン動作し、基準クロックＰｃが低レベル
時に、トランスファ・ゲートＧがオン動作すると同時
に、Ｎ−ＭＯＳトランジスタＴｎ２がオフ動作すること
から、負荷１０１には、基準クロックＰｃが高レベルの
期間に接地レベル電位Ｖｓ、基準クロックＰｃが低レベ
ルの期間に低レベル電位ＶL となる２値のパルス信号Ｐ
ｏ、即ち上記例で示すと第２の垂直転送パルスＰ2 が印
加されることになる。
のタイミングチャートに基づいて説明する。入力端子φ
ｉｎに、高レベル電位が５Ｖ、低レベル電位が０Ｖの２
値のパルス信号である基準クロックＰｃが入力される
と、基準クロックＰｃが高レベル時に、トランスファ・
ゲートＧがオフ動作すると同時に、Ｎ−ＭＯＳトランジ
スタＴｎ２がオン動作し、基準クロックＰｃが低レベル
時に、トランスファ・ゲートＧがオン動作すると同時
に、Ｎ−ＭＯＳトランジスタＴｎ２がオフ動作すること
から、負荷１０１には、基準クロックＰｃが高レベルの
期間に接地レベル電位Ｖｓ、基準クロックＰｃが低レベ
ルの期間に低レベル電位ＶL となる２値のパルス信号Ｐ
ｏ、即ち上記例で示すと第２の垂直転送パルスＰ2 が印
加されることになる。
【００１２】次に、第１の垂直転送パルスＰ1 を生成す
る３値ドライバ回路は、上記２値ドライバ回路と同様
に、トランスファ・ゲートＧとＮ−ＭＯＳトランジスタ
Ｔｎ２を有するが、出力側ノードｂをソースとし、ドレ
イン端子に高レベルの電源電圧ＶH が印加されたＰ−Ｍ
ＯＳトランジスタＴｐ２が接続されている点と、このＰ
−ＭＯＳトランジスタＴｐ２のゲート電極、トランスフ
ァ・ゲートＧ及びＮ−ＭＯＳトランジスタＴｎ２のゲー
ト電極にそれぞれ互いに位相が異なる第１、第２及び第
３の基準クロックＰｃ１、Ｐｃ２及びＰｃ３がそれぞれ
入力端子φ１、φ２及びφ３を介して入力されている点
で異なる。各基準クロックＰｃ１、Ｐｃ２及びＰｃ３
は、高レベル電位が５Ｖ、低レベル電位が０Ｖの２値の
パルス信号波形となっている。なお、上記Ｐ−ＭＯＳト
ランジスタＴｐ２の基板バイアス電位は高レベル電位Ｖ
H となっている。
る３値ドライバ回路は、上記２値ドライバ回路と同様
に、トランスファ・ゲートＧとＮ−ＭＯＳトランジスタ
Ｔｎ２を有するが、出力側ノードｂをソースとし、ドレ
イン端子に高レベルの電源電圧ＶH が印加されたＰ−Ｍ
ＯＳトランジスタＴｐ２が接続されている点と、このＰ
−ＭＯＳトランジスタＴｐ２のゲート電極、トランスフ
ァ・ゲートＧ及びＮ−ＭＯＳトランジスタＴｎ２のゲー
ト電極にそれぞれ互いに位相が異なる第１、第２及び第
３の基準クロックＰｃ１、Ｐｃ２及びＰｃ３がそれぞれ
入力端子φ１、φ２及びφ３を介して入力されている点
で異なる。各基準クロックＰｃ１、Ｐｃ２及びＰｃ３
は、高レベル電位が５Ｖ、低レベル電位が０Ｖの２値の
パルス信号波形となっている。なお、上記Ｐ−ＭＯＳト
ランジスタＴｐ２の基板バイアス電位は高レベル電位Ｖ
H となっている。
【００１３】この３値ドライバ回路の信号処理を図１５
のタイミングチャートに基づいて説明する。まず、第
１、第２及び第３の基準クロックＰｃ１、Ｐｃ２及びＰ
ｃ３がそれぞれ高レベル電位である期間においては、Ｐ
−ＭＯＳトランジスタＴｐ２がオフ動作、トランスファ
・ゲートＧがオフ動作、Ｎ−ＭＯＳトランジスタＴｎ２
がオン動作することから、出力電位は低レベル電位ＶL
となる。次に、第１の基準クロックＰｃ１が高レベル電
位、第２及び第３の基準クロックＰｃ２及びＰｃ３がそ
れぞれ低レベル電位である期間においては、Ｐ−ＭＯＳ
トランジスタＴｐ２がオフ動作、トランスファ・ゲート
Ｇがオン動作、Ｎ−ＭＯＳトランジスタＴｎ２がオフ動
作することから、出力電位は接地レベル電位Ｖｓとな
る。次に、第１の基準クロックＰｃ１が低レベル電位、
第２の基準クロックＰｃ２が高レベル電位、第３の基準
クロックＰｃ３が低レベル電位である期間においては、
Ｐ−ＭＯＳトランジスタＴｐ２がオン動作、トランスフ
ァ・ゲートＧがオフ動作、Ｎ−ＭＯＳトランジスタＴｎ
２がオフ動作することから、出力電位は高レベル電位Ｖ
H となる。従って、負荷１０１には、３値のパルス信号
Ｐｏ、即ち上記例で示すと第１の垂直転送パルスＰ1 が
印加されることになる。
のタイミングチャートに基づいて説明する。まず、第
１、第２及び第３の基準クロックＰｃ１、Ｐｃ２及びＰ
ｃ３がそれぞれ高レベル電位である期間においては、Ｐ
−ＭＯＳトランジスタＴｐ２がオフ動作、トランスファ
・ゲートＧがオフ動作、Ｎ−ＭＯＳトランジスタＴｎ２
がオン動作することから、出力電位は低レベル電位ＶL
となる。次に、第１の基準クロックＰｃ１が高レベル電
位、第２及び第３の基準クロックＰｃ２及びＰｃ３がそ
れぞれ低レベル電位である期間においては、Ｐ−ＭＯＳ
トランジスタＴｐ２がオフ動作、トランスファ・ゲート
Ｇがオン動作、Ｎ−ＭＯＳトランジスタＴｎ２がオフ動
作することから、出力電位は接地レベル電位Ｖｓとな
る。次に、第１の基準クロックＰｃ１が低レベル電位、
第２の基準クロックＰｃ２が高レベル電位、第３の基準
クロックＰｃ３が低レベル電位である期間においては、
Ｐ−ＭＯＳトランジスタＴｐ２がオン動作、トランスフ
ァ・ゲートＧがオフ動作、Ｎ−ＭＯＳトランジスタＴｎ
２がオフ動作することから、出力電位は高レベル電位Ｖ
H となる。従って、負荷１０１には、３値のパルス信号
Ｐｏ、即ち上記例で示すと第１の垂直転送パルスＰ1 が
印加されることになる。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
２値ドライバ回路及び３値ドライバ回路においては、接
地レベル電位Ｖｓを選択的に出力するスイッチング回路
として、Ｐ−ＭＯＳトランジスタＴｐ１及びＮ−ＭＯＳ
トランジスタＴｎ１の２つのＭＯＳトランジスタから構
成されるトランスファ・ゲートＧを用いていることか
ら、シリコン基板上におけるトランスファ・ゲートＧを
形成するための占有面積が大きくなるという問題があ
る。
２値ドライバ回路及び３値ドライバ回路においては、接
地レベル電位Ｖｓを選択的に出力するスイッチング回路
として、Ｐ−ＭＯＳトランジスタＴｐ１及びＮ−ＭＯＳ
トランジスタＴｎ１の２つのＭＯＳトランジスタから構
成されるトランスファ・ゲートＧを用いていることか
ら、シリコン基板上におけるトランスファ・ゲートＧを
形成するための占有面積が大きくなるという問題があ
る。
【００１５】特に、各ドライバ回路の駆動力を上げるた
めに、各トランジスタのサイズを大きくする必要がある
が、この場合、トランスファ・ゲートＧを形成するため
の上記占有面積を大きくとる必要があり、チップ面積の
増大化及び消費電力の増大化を招き、製造コストの高価
格化、ＣＣＤ固体撮像素子を搭載した電子機器の大型化
を引き起こすという問題がある。
めに、各トランジスタのサイズを大きくする必要がある
が、この場合、トランスファ・ゲートＧを形成するため
の上記占有面積を大きくとる必要があり、チップ面積の
増大化及び消費電力の増大化を招き、製造コストの高価
格化、ＣＣＤ固体撮像素子を搭載した電子機器の大型化
を引き起こすという問題がある。
【００１６】従って、従来の２値ドライバ回路及び３値
ドライバ回路では、近年のＣＣＤ固体撮像素子における
画素の高密度形成、フレーム・インターライン転送方式
による高速化、ＣＣＤ固体撮像素子を搭載した電子機器
の小型化に対応できないという不都合がある。
ドライバ回路では、近年のＣＣＤ固体撮像素子における
画素の高密度形成、フレーム・インターライン転送方式
による高速化、ＣＣＤ固体撮像素子を搭載した電子機器
の小型化に対応できないという不都合がある。
【００１７】また、上記従来の２値ドライバ回路及び３
値ドライバ回路においては、出力信号である各垂直転送
パルスの立ち上がり時間及び立ち下がり時間が遅くなる
ことから、信号電荷の転送過程において、以下に示すよ
うに、信号電荷の不要な混合（混信）が生じるという不
都合がある。
値ドライバ回路においては、出力信号である各垂直転送
パルスの立ち上がり時間及び立ち下がり時間が遅くなる
ことから、信号電荷の転送過程において、以下に示すよ
うに、信号電荷の不要な混合（混信）が生じるという不
都合がある。
【００１８】即ち、例えば図１６に示すように、第１〜
第４の垂直転送電極ＴＧ１〜ＴＧ４に、互いに位相の異
なる第１〜第４の垂直転送パルスＰ1 〜Ｐ4 を印加する
ことにより、信号電荷ｅを垂直レジスタに沿って水平レ
ジスタ側に転送する場合を考える。
第４の垂直転送電極ＴＧ１〜ＴＧ４に、互いに位相の異
なる第１〜第４の垂直転送パルスＰ1 〜Ｐ4 を印加する
ことにより、信号電荷ｅを垂直レジスタに沿って水平レ
ジスタ側に転送する場合を考える。
【００１９】第１及び第４の垂直転送パルスＰ1 及びＰ
4 が低レベル電位ＶL で、第２及び第３の垂直転送パル
スＰ2 及びＰ3 が接地レベル電位Ｖｓであるｔ1 時にお
いて、第２及び第３の垂直転送電極ＴＧ２及びＴＧ３下
に連続形成されているポテンシャル井戸に信号電荷ｅが
蓄積されている状態から、ｔ3 時に示すように、第２の
垂直転送パルスＰ2 を低レベル電位ＶL 、第４の垂直転
送パルスＰ4 を接地レベル電位Ｖｓにすることにより、
垂直転送電極１段分、水平レジスタ側に転送する過程を
みると、第２の転送パルスＰ2 の立ち下がり時間及び第
４の転送パルスＰ4 の立ち上がり時間が遅いことから、
その転送過程のｔ2 時における第２及び第４の垂直転送
電極ＴＧ２及びＴＧ４下のポテンシャル井戸の深さが浅
くなり、このため、上記ポテンシャル井戸に蓄積されて
いた信号電荷ｅが溢れ出て、結果的に、互いに隣接する
ポテンシャル井戸間において信号電荷ｅが不要に混合さ
れるという問題が生じる。この信号電荷ｅの不要な混合
は、再生画像として見た場合、混信として現れ、画質を
著しく劣化させる。
4 が低レベル電位ＶL で、第２及び第３の垂直転送パル
スＰ2 及びＰ3 が接地レベル電位Ｖｓであるｔ1 時にお
いて、第２及び第３の垂直転送電極ＴＧ２及びＴＧ３下
に連続形成されているポテンシャル井戸に信号電荷ｅが
蓄積されている状態から、ｔ3 時に示すように、第２の
垂直転送パルスＰ2 を低レベル電位ＶL 、第４の垂直転
送パルスＰ4 を接地レベル電位Ｖｓにすることにより、
垂直転送電極１段分、水平レジスタ側に転送する過程を
みると、第２の転送パルスＰ2 の立ち下がり時間及び第
４の転送パルスＰ4 の立ち上がり時間が遅いことから、
その転送過程のｔ2 時における第２及び第４の垂直転送
電極ＴＧ２及びＴＧ４下のポテンシャル井戸の深さが浅
くなり、このため、上記ポテンシャル井戸に蓄積されて
いた信号電荷ｅが溢れ出て、結果的に、互いに隣接する
ポテンシャル井戸間において信号電荷ｅが不要に混合さ
れるという問題が生じる。この信号電荷ｅの不要な混合
は、再生画像として見た場合、混信として現れ、画質を
著しく劣化させる。
【００２０】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、チップ面積の縮小化を
図ることができ、しかも消費電力の低減化を図ることが
できる駆動パルス生成回路を提供することにある。
ので、その目的とするところは、チップ面積の縮小化を
図ることができ、しかも消費電力の低減化を図ることが
できる駆動パルス生成回路を提供することにある。
【００２１】また、本発明の他の目的は、生成される駆
動パルスの出力信号波形の特性（出力遷移時間）の改善
を図ることができる駆動パルス生成回路を提供すること
にある。
動パルスの出力信号波形の特性（出力遷移時間）の改善
を図ることができる駆動パルス生成回路を提供すること
にある。
【００２２】また、本発明の他の目的は、受光部が多数
に配列されてなる撮像領域を有する固体撮像素子の上記
各受光部に蓄積された信号電荷を行単位に垂直方向に転
送する垂直転送部に印加される垂直転送パルス並びに読
出しパルスを生成する駆動パルス生成回路に適用した場
合において、上記垂直転送部での垂直転送電荷量を改善
することができ、再生画像の画質の劣化（いわゆるＶ垂
れやスミア等）を抑制することができる駆動パルス生成
回路を提供することにある。
に配列されてなる撮像領域を有する固体撮像素子の上記
各受光部に蓄積された信号電荷を行単位に垂直方向に転
送する垂直転送部に印加される垂直転送パルス並びに読
出しパルスを生成する駆動パルス生成回路に適用した場
合において、上記垂直転送部での垂直転送電荷量を改善
することができ、再生画像の画質の劣化（いわゆるＶ垂
れやスミア等）を抑制することができる駆動パルス生成
回路を提供することにある。
【００２３】また、本発明の他の目的は、上記固体撮像
素子の垂直転送パルス並びに読出しパルスを生成する駆
動パルス生成回路に適用した場合において、この固体撮
像素子を搭載した電子機器のＩＣの低消費電力化及び小
型化を図ることができ、上記電子機器の小型軽量化を達
成させることができる駆動パルス生成回路を提供するこ
とにある。
素子の垂直転送パルス並びに読出しパルスを生成する駆
動パルス生成回路に適用した場合において、この固体撮
像素子を搭載した電子機器のＩＣの低消費電力化及び小
型化を図ることができ、上記電子機器の小型軽量化を達
成させることができる駆動パルス生成回路を提供するこ
とにある。
【００２４】
【課題を解決するための手段】本発明に係る駆動パルス
生成回路は、２値の信号レベルを有するタイミング信号
Ｐｃが入力され、該タイミング信号Ｐｃが一方の値のと
きにオン動作が行われて、駆動パルスを構成する第１の
信号レベル波形Ｖｓを選択的に出力する第１のスイッチ
ング回路と、上記タイミング信号Ｐｃが入力され、該タ
イミング信号Ｐｃが他方の値のときにオン動作が行われ
て、上記駆動パルスを構成する第２の信号レベル波形Ｖ
L を選択的に出力する第２のスイッチング回路とを具備
させて構成し、更に上記第１及び第２のスイッチング回
路を共に、それぞれ単体のＮチャネル形ＭＩＳトランジ
スタＴｒ１及びＴｒ２にて構成する。
生成回路は、２値の信号レベルを有するタイミング信号
Ｐｃが入力され、該タイミング信号Ｐｃが一方の値のと
きにオン動作が行われて、駆動パルスを構成する第１の
信号レベル波形Ｖｓを選択的に出力する第１のスイッチ
ング回路と、上記タイミング信号Ｐｃが入力され、該タ
イミング信号Ｐｃが他方の値のときにオン動作が行われ
て、上記駆動パルスを構成する第２の信号レベル波形Ｖ
L を選択的に出力する第２のスイッチング回路とを具備
させて構成し、更に上記第１及び第２のスイッチング回
路を共に、それぞれ単体のＮチャネル形ＭＩＳトランジ
スタＴｒ１及びＴｒ２にて構成する。
【００２５】また、本発明に係る駆動パルス生成回路
は、上記タイミング信号Ｐｃとして、それぞれ独立に供
給される互いに位相が異なる第１、第２及び第３のタイ
ミング信号Ｐｃ１、Ｐｃ２及びＰｃ３とし、上記第１及
び第２のスイッチング回路Ｔｒ１及びＴｒ２のほかに、
上記第３のタイミング信号Ｐｃ１の入力に基づいて、選
択的にオン動作が行われ、上記駆動パルスを構成する第
３の信号レベル波形ＶHを選択的に出力する第３のスイ
ッチング回路を設けて構成し、上記第１のスイッチング
回路Ｔｒ１は、上記第１のタイミング信号Ｐｃ２の入力
に基づいて、選択的に上記第１の信号レベル波形Ｖｓを
出力させるようにし、上記第２のスイッチング回路Ｔｒ
２は、上記第２のタイミング信号Ｐｃ３の入力に基づい
て、選択的に上記第２の信号レベル波形ＶL を出力させ
るようにし、上記第３のスイッチング回路は、単体のＰ
チャネル形ＭＩＳトランジスタＴｒ３にて構成する。
は、上記タイミング信号Ｐｃとして、それぞれ独立に供
給される互いに位相が異なる第１、第２及び第３のタイ
ミング信号Ｐｃ１、Ｐｃ２及びＰｃ３とし、上記第１及
び第２のスイッチング回路Ｔｒ１及びＴｒ２のほかに、
上記第３のタイミング信号Ｐｃ１の入力に基づいて、選
択的にオン動作が行われ、上記駆動パルスを構成する第
３の信号レベル波形ＶHを選択的に出力する第３のスイ
ッチング回路を設けて構成し、上記第１のスイッチング
回路Ｔｒ１は、上記第１のタイミング信号Ｐｃ２の入力
に基づいて、選択的に上記第１の信号レベル波形Ｖｓを
出力させるようにし、上記第２のスイッチング回路Ｔｒ
２は、上記第２のタイミング信号Ｐｃ３の入力に基づい
て、選択的に上記第２の信号レベル波形ＶL を出力させ
るようにし、上記第３のスイッチング回路は、単体のＰ
チャネル形ＭＩＳトランジスタＴｒ３にて構成する。
【００２６】上記本発明に係る駆動パルス生成回路にお
いて、上記第１のスイッチング回路Ｔｒ１あるいは第２
のスイッチング回路Ｔｒ２の前段に反転回路３を接続し
て構成してもよい。
いて、上記第１のスイッチング回路Ｔｒ１あるいは第２
のスイッチング回路Ｔｒ２の前段に反転回路３を接続し
て構成してもよい。
【００２７】また、上記本発明に係る駆動パルス生成回
路を、受光部が多数に配列されてなる撮像領域を有する
固体撮像素子に適用させた場合、上記駆動パルス生成回
路から出力される駆動パルス、特に、第１の信号レベル
波形Ｖｓ及び第２の信号レベル波形ＶL にて構成される
駆動パルスを、各受光部に蓄積された信号電荷を行単位
に垂直方向に転送する垂直転送部に印加される垂直転送
パルスとすることができる。
路を、受光部が多数に配列されてなる撮像領域を有する
固体撮像素子に適用させた場合、上記駆動パルス生成回
路から出力される駆動パルス、特に、第１の信号レベル
波形Ｖｓ及び第２の信号レベル波形ＶL にて構成される
駆動パルスを、各受光部に蓄積された信号電荷を行単位
に垂直方向に転送する垂直転送部に印加される垂直転送
パルスとすることができる。
【００２８】また、上記本発明に係る駆動パルス生成回
路を、受光部が多数に配列されてなる撮像領域を有する
固体撮像素子に適用させた場合、上記駆動パルス生成回
路から出力される駆動パルス、即ち、第１〜第３の信号
レベル波形中、上記第１及び第２の信号レベル波形Ｖｓ
及びＶL を、各受光部に蓄積された信号電荷を行単位に
垂直方向に転送する垂直転送部に印加される垂直転送パ
ルスとすることができ、第３の信号レベル波形ＶH を、
各受光部に蓄積された信号電荷を垂直転送部に転送する
ための読出しパルスとすることができる。
路を、受光部が多数に配列されてなる撮像領域を有する
固体撮像素子に適用させた場合、上記駆動パルス生成回
路から出力される駆動パルス、即ち、第１〜第３の信号
レベル波形中、上記第１及び第２の信号レベル波形Ｖｓ
及びＶL を、各受光部に蓄積された信号電荷を行単位に
垂直方向に転送する垂直転送部に印加される垂直転送パ
ルスとすることができ、第３の信号レベル波形ＶH を、
各受光部に蓄積された信号電荷を垂直転送部に転送する
ための読出しパルスとすることができる。
【００２９】
【作用】本発明に係る駆動パルス生成回路においては、
まず、第１のスイッチング回路Ｔｒ１及び第２のスイッ
チング回路Ｔｒ２に２値の信号レベルを有するタイミン
グ信号Ｐｃが入力されることになる。そして、タイミン
グ信号Ｐｃの信号レベルが一方の値のとき、第１のスイ
ッチング回路Ｔｒ１がオン動作を行い、この第１のスイ
ッチング回路Ｔｒ１からは第１の信号レベル波形Ｖｓが
出力される。
まず、第１のスイッチング回路Ｔｒ１及び第２のスイッ
チング回路Ｔｒ２に２値の信号レベルを有するタイミン
グ信号Ｐｃが入力されることになる。そして、タイミン
グ信号Ｐｃの信号レベルが一方の値のとき、第１のスイ
ッチング回路Ｔｒ１がオン動作を行い、この第１のスイ
ッチング回路Ｔｒ１からは第１の信号レベル波形Ｖｓが
出力される。
【００３０】一方、上記タイミング信号Ｐｃの信号レベ
ルが他方の値のとき、今度は、第２のスイッチング回路
Ｔｒ２がオン動作を行い、この第２のスイッチング回路
Ｔｒ２からは第２の信号レベル波形ＶL が出力される。
ルが他方の値のとき、今度は、第２のスイッチング回路
Ｔｒ２がオン動作を行い、この第２のスイッチング回路
Ｔｒ２からは第２の信号レベル波形ＶL が出力される。
【００３１】即ち、入力されるタイミング信号Ｐｃの信
号レベルに対応して第１の信号レベル波形Ｖｓ及び第２
の信号レベル波形ＶL が選択的に出力され、結果的に２
値の駆動パルスが生成されることになる。
号レベルに対応して第１の信号レベル波形Ｖｓ及び第２
の信号レベル波形ＶL が選択的に出力され、結果的に２
値の駆動パルスが生成されることになる。
【００３２】特に、本発明の場合、第１及び第２のスイ
ッチング回路Ｔｒ１及びＴｒ２を共に、それぞれ単体の
Ｎチャネル形ＭＩＳトランジスタにて構成しているた
め、トランスファ・ゲートを用いた従来のものよりも、
その素子形成に要する占有面積を縮小させることができ
る。
ッチング回路Ｔｒ１及びＴｒ２を共に、それぞれ単体の
Ｎチャネル形ＭＩＳトランジスタにて構成しているた
め、トランスファ・ゲートを用いた従来のものよりも、
その素子形成に要する占有面積を縮小させることができ
る。
【００３３】即ち、上記トランスファ・ゲートは、Ｐチ
ャネル形ＭＩＳトランジスタとＮチャネル形ＭＩＳトラ
ンジスタから構成されるが、本発明では、このトランス
ファ・ゲートの構成部材であるＰチャネル形ＭＩＳトラ
ンジスタの占有面積分を削除し、この削除した部分に、
Ｎチャネル形ＭＩＳトランジスタを形成して、Ｎチャネ
ル形ＭＩＳトランジスタの面積を２倍にすることが可能
となる。
ャネル形ＭＩＳトランジスタとＮチャネル形ＭＩＳトラ
ンジスタから構成されるが、本発明では、このトランス
ファ・ゲートの構成部材であるＰチャネル形ＭＩＳトラ
ンジスタの占有面積分を削除し、この削除した部分に、
Ｎチャネル形ＭＩＳトランジスタを形成して、Ｎチャネ
ル形ＭＩＳトランジスタの面積を２倍にすることが可能
となる。
【００３４】この場合、一般に、Ｐチャネル形ＭＩＳト
ランジスタの占有面積Ａｐ＞Ｎチャネル形ＭＩＳトラン
ジスタの占有面積Ａｎであるため、Ｎチャネル形ＭＩＳ
トランジスタを２倍の大きさにしても、トランスファ・
ゲートの形成面積よりも小さくなる。従って、全体のチ
ップ面積を縮小化することができ、低消費電力も達成さ
せることができる。
ランジスタの占有面積Ａｐ＞Ｎチャネル形ＭＩＳトラン
ジスタの占有面積Ａｎであるため、Ｎチャネル形ＭＩＳ
トランジスタを２倍の大きさにしても、トランスファ・
ゲートの形成面積よりも小さくなる。従って、全体のチ
ップ面積を縮小化することができ、低消費電力も達成さ
せることができる。
【００３５】また、第１及び第２のスイッチング回路Ｔ
ｒ１及びＴｒ２がそれぞれ単体のＮチャネル形ＭＩＳト
ランジスタにて構成されるため、生成される駆動パルス
の出力信号波形の特性（出力遷移時間）の改善を図るこ
とができる。
ｒ１及びＴｒ２がそれぞれ単体のＮチャネル形ＭＩＳト
ランジスタにて構成されるため、生成される駆動パルス
の出力信号波形の特性（出力遷移時間）の改善を図るこ
とができる。
【００３６】従って、本発明に係る駆動パルス生成回路
を、受光部が多数に配列されてなる撮像領域を有する固
体撮像素子の上記各受光部に蓄積された信号電荷を行単
位に垂直方向に転送する垂直転送部に印加される垂直転
送パルスを生成する駆動パルス生成回路に適用した場
合、上記固体撮像素子を搭載した電子機器のＩＣの低消
費電力化及び小型化を図ることができ、上記電子機器の
小型軽量化を達成させることができる。また、上記垂直
転送部での垂直転送電荷量を改善することができ、再生
画像の画質の劣化（いわゆるＶ垂れやスミア等）を抑制
することができる。
を、受光部が多数に配列されてなる撮像領域を有する固
体撮像素子の上記各受光部に蓄積された信号電荷を行単
位に垂直方向に転送する垂直転送部に印加される垂直転
送パルスを生成する駆動パルス生成回路に適用した場
合、上記固体撮像素子を搭載した電子機器のＩＣの低消
費電力化及び小型化を図ることができ、上記電子機器の
小型軽量化を達成させることができる。また、上記垂直
転送部での垂直転送電荷量を改善することができ、再生
画像の画質の劣化（いわゆるＶ垂れやスミア等）を抑制
することができる。
【００３７】次に、本発明に係る駆動パルス生成回路に
おいて、上記タイミング信号Ｐｃを、それぞれ独立に供
給される互いに位相が異なる第１、第２及び第３のタイ
ミング信号Ｐｃ１、Ｐｃ２及びＰｃ３とし、上記第１及
び第２のスイッチング回路Ｔｒ１及びＴｒ２のほかに、
上記第３のタイミング信号Ｐｃ１の入力に基づいて、選
択的にオン動作が行われ、上記駆動パルスを構成する第
３の信号レベル波形ＶH を選択的に出力する第３のスイ
ッチング回路Ｔｒ３を設けた場合においては、まず、第
１のスイッチング回路Ｔｒ１及び第２のスイッチング回
路Ｔｒ２並びに第３のスイッチング回路Ｔｒ３にそれぞ
れ２値の信号レベルを有する第１、第２及び第３のタイ
ミング信号Ｐｃ２、Ｐｃ３及びＰｃ１がそれぞれ入力さ
れることになる。
おいて、上記タイミング信号Ｐｃを、それぞれ独立に供
給される互いに位相が異なる第１、第２及び第３のタイ
ミング信号Ｐｃ１、Ｐｃ２及びＰｃ３とし、上記第１及
び第２のスイッチング回路Ｔｒ１及びＴｒ２のほかに、
上記第３のタイミング信号Ｐｃ１の入力に基づいて、選
択的にオン動作が行われ、上記駆動パルスを構成する第
３の信号レベル波形ＶH を選択的に出力する第３のスイ
ッチング回路Ｔｒ３を設けた場合においては、まず、第
１のスイッチング回路Ｔｒ１及び第２のスイッチング回
路Ｔｒ２並びに第３のスイッチング回路Ｔｒ３にそれぞ
れ２値の信号レベルを有する第１、第２及び第３のタイ
ミング信号Ｐｃ２、Ｐｃ３及びＰｃ１がそれぞれ入力さ
れることになる。
【００３８】そして、第１のタイミング信号Ｐｃ２の入
力に基づいて第１のスイッチング回路Ｔｒ１がオン動作
を行い、この第１のスイッチング回路Ｔｒ１からは第１
の信号レベル波形Ｖｓが出力される。また、第２のタイ
ミング信号Ｐｃ３の入力に基づいて第２のスイッチング
回路Ｔｒ２がオン動作を行い、この第２のスイッチング
回路Ｔｒ２からは第２の信号レベル波形ＶL が出力され
る。また、第３のタイミング信号Ｐｃ１の入力に基づい
て、第３のスイッチング回路Ｔｒ３が選択的にオン動作
し、第３の信号レベル波形ＶH が出力される。
力に基づいて第１のスイッチング回路Ｔｒ１がオン動作
を行い、この第１のスイッチング回路Ｔｒ１からは第１
の信号レベル波形Ｖｓが出力される。また、第２のタイ
ミング信号Ｐｃ３の入力に基づいて第２のスイッチング
回路Ｔｒ２がオン動作を行い、この第２のスイッチング
回路Ｔｒ２からは第２の信号レベル波形ＶL が出力され
る。また、第３のタイミング信号Ｐｃ１の入力に基づい
て、第３のスイッチング回路Ｔｒ３が選択的にオン動作
し、第３の信号レベル波形ＶH が出力される。
【００３９】即ち、第１、第２及び第３のタイミング信
号Ｐｃ２、Ｐｃ３及びＰｃ１の入力に対応して第１の信
号レベル波形Ｖｓ及び第２の信号レベル波形ＶL 並びに
第３の信号レベル波形ＶH が選択的に出力され、結果的
に３値の駆動パルスが生成されることになる。
号Ｐｃ２、Ｐｃ３及びＰｃ１の入力に対応して第１の信
号レベル波形Ｖｓ及び第２の信号レベル波形ＶL 並びに
第３の信号レベル波形ＶH が選択的に出力され、結果的
に３値の駆動パルスが生成されることになる。
【００４０】この場合も同様に、第１及び第２のスイッ
チング回路Ｔｒ１及びＴｒ２を共に、それぞれ単体のＮ
チャネル形ＭＩＳトランジスタにて構成しているため、
トランスファ・ゲートを用いた従来のものよりも、その
素子形成に要する占有面積を縮小させることができ、チ
ップ面積の縮小化を実現させることができ、しかも生成
される駆動パルスの出力信号波形の特性（出力遷移時
間）の改善を図ることができる。
チング回路Ｔｒ１及びＴｒ２を共に、それぞれ単体のＮ
チャネル形ＭＩＳトランジスタにて構成しているため、
トランスファ・ゲートを用いた従来のものよりも、その
素子形成に要する占有面積を縮小させることができ、チ
ップ面積の縮小化を実現させることができ、しかも生成
される駆動パルスの出力信号波形の特性（出力遷移時
間）の改善を図ることができる。
【００４１】従って、上記本発明に係る駆動パルス生成
回路を、受光部が多数に配列されてなる撮像領域を有す
る固体撮像素子に適用し、第１及び第２の信号レベル波
形を、上記各受光部に蓄積された信号電荷を行単位に垂
直方向に転送する垂直転送部に印加される垂直転送パル
ス及び読出しパルスとして利用し、第３の信号レベル波
形を各受光部に蓄積された信号電荷を上記垂直転送部に
転送するための読出しパルスとして利用した場合、上記
固体撮像素子を搭載した電子機器のＩＣの低消費電力化
及び小型化を図ることができ、上記電子機器の小型軽量
化を達成させることができる。また、上記垂直転送部で
の垂直転送電荷量を改善することができ、再生画像の画
質の劣化（いわゆるＶ垂れやスミア等）を抑制すること
ができる。
回路を、受光部が多数に配列されてなる撮像領域を有す
る固体撮像素子に適用し、第１及び第２の信号レベル波
形を、上記各受光部に蓄積された信号電荷を行単位に垂
直方向に転送する垂直転送部に印加される垂直転送パル
ス及び読出しパルスとして利用し、第３の信号レベル波
形を各受光部に蓄積された信号電荷を上記垂直転送部に
転送するための読出しパルスとして利用した場合、上記
固体撮像素子を搭載した電子機器のＩＣの低消費電力化
及び小型化を図ることができ、上記電子機器の小型軽量
化を達成させることができる。また、上記垂直転送部で
の垂直転送電荷量を改善することができ、再生画像の画
質の劣化（いわゆるＶ垂れやスミア等）を抑制すること
ができる。
【００４２】
【実施例】以下、本発明に係る駆動パルス生成回路を、
ＣＣＤ固体撮像素子を用いた例えばインターライン転送
方式のイメージセンサにおける垂直転送パルスを生成す
るための駆動パルス生成回路に適用した実施例（以下、
単に実施例に係る駆動パルス生成回路と記す）を図１〜
図１１を参照しながら説明する。
ＣＣＤ固体撮像素子を用いた例えばインターライン転送
方式のイメージセンサにおける垂直転送パルスを生成す
るための駆動パルス生成回路に適用した実施例（以下、
単に実施例に係る駆動パルス生成回路と記す）を図１〜
図１１を参照しながら説明する。
【００４３】この実施例に係る駆動パルス生成回路が適
用されるＣＣＤ固体撮像素子は、例えば垂直レジスタが
４相駆動とされたフィールド読出し方式のＣＣＤ固体撮
像素子、例えばインターライン転送（ＩＴ）方式の構造
を例にとると、撮像領域に入射された光をその光量に応
じた量の電荷に変換する受光部が多数個マトリクス状に
配列され、列方向に配列された受光部に対して共通とさ
れた垂直レジスタが多数本、それぞれ水平レジスタ側に
延長形成され、４枚の垂直転送電極を１組とする電極群
が垂直レジスタに沿って多数組配列された構造を有し、
各受光部から対応する垂直レジスタに転送された信号電
荷を、各垂直転送電極にそれぞれ互いに位相の異なる４
相の垂直転送パルスを印加することにより、垂直レジス
タに沿って水平レジスタ側に行単位に転送するように構
成される。
用されるＣＣＤ固体撮像素子は、例えば垂直レジスタが
４相駆動とされたフィールド読出し方式のＣＣＤ固体撮
像素子、例えばインターライン転送（ＩＴ）方式の構造
を例にとると、撮像領域に入射された光をその光量に応
じた量の電荷に変換する受光部が多数個マトリクス状に
配列され、列方向に配列された受光部に対して共通とさ
れた垂直レジスタが多数本、それぞれ水平レジスタ側に
延長形成され、４枚の垂直転送電極を１組とする電極群
が垂直レジスタに沿って多数組配列された構造を有し、
各受光部から対応する垂直レジスタに転送された信号電
荷を、各垂直転送電極にそれぞれ互いに位相の異なる４
相の垂直転送パルスを印加することにより、垂直レジス
タに沿って水平レジスタ側に行単位に転送するように構
成される。
【００４４】上記垂直転送電極に印加される４相の垂直
転送パルスは、２値の信号レベルを有する２種類のパル
ス信号と、３値の信号レベルを有する２種類のパルス信
号とからなり、それぞれ垂直ドライバ回路から供給され
る。
転送パルスは、２値の信号レベルを有する２種類のパル
ス信号と、３値の信号レベルを有する２種類のパルス信
号とからなり、それぞれ垂直ドライバ回路から供給され
る。
【００４５】ここで、垂直レジスタ上に配列形成される
４枚の垂直転送電極を、水平レジスタ側に向かってそれ
ぞれ第１、第２、第３及び第４の垂直転送電極として定
義すると、通常、受光部からの信号電荷は、第１及び第
３の垂直転送電極下に読み出されることになる。そし
て、これら第１及び第３の垂直転送電極下に読み出され
た信号電荷は、例えば垂直レジスタ上での転送過程にお
いて混合されて順次水平レジスタ側に転送される。
４枚の垂直転送電極を、水平レジスタ側に向かってそれ
ぞれ第１、第２、第３及び第４の垂直転送電極として定
義すると、通常、受光部からの信号電荷は、第１及び第
３の垂直転送電極下に読み出されることになる。そし
て、これら第１及び第３の垂直転送電極下に読み出され
た信号電荷は、例えば垂直レジスタ上での転送過程にお
いて混合されて順次水平レジスタ側に転送される。
【００４６】従って、垂直転送パルスは、信号電荷を転
送させるために必要な中間レベル及び低レベルを有する
２値の信号レベル波形と受光部から垂直レジスタに読み
出すために必要な高レベルの信号レベル波形を有する３
値のパルス信号と、この３値のパルス信号とは別に、信
号電荷を転送させるために必要な中間レベル及び低レベ
ルを有する２値の信号レベル波形のみからなるパルス信
号とから構成されることになる。
送させるために必要な中間レベル及び低レベルを有する
２値の信号レベル波形と受光部から垂直レジスタに読み
出すために必要な高レベルの信号レベル波形を有する３
値のパルス信号と、この３値のパルス信号とは別に、信
号電荷を転送させるために必要な中間レベル及び低レベ
ルを有する２値の信号レベル波形のみからなるパルス信
号とから構成されることになる。
【００４７】３値のパルス信号は、上記の例では、第１
及び第３の垂直転送電極に印加される第１及び第３の垂
直転送パルスＰ1 及びＰ3 が相当し、上記２値のパルス
信号は、第２及び第４の垂直転送電極に印加される第２
及び第４の垂直転送パルスＰ2 及びＰ4 が相当する。
及び第３の垂直転送電極に印加される第１及び第３の垂
直転送パルスＰ1 及びＰ3 が相当し、上記２値のパルス
信号は、第２及び第４の垂直転送電極に印加される第２
及び第４の垂直転送パルスＰ2 及びＰ4 が相当する。
【００４８】代表的に、第１の垂直転送パルスＰ1 と第
２の垂直転送パルスＰ2 を生成するための本実施例に係
る駆動パルス生成回路、即ち３値ドライバ回路及び２値
ドライバ回路を以下に説明する。
２の垂直転送パルスＰ2 を生成するための本実施例に係
る駆動パルス生成回路、即ち３値ドライバ回路及び２値
ドライバ回路を以下に説明する。
【００４９】まず、第２の垂直転送パルスＰ2 を生成す
る２値ドライバ回路は、図１に示すように、ソース端子
ｂが共通とされた２つのＮチャネル形ＭＯＳトランジス
タ（第１のＮ−ＭＯＳトランジスタＴｒ１及び第２のＮ
−ＭＯＳトランジスタＴｒ２）を有し、前段からの基準
クロックＰｃが入力される入力端子φｉｎが、後段の入
力側ノードａ及びＣＭＯＳインバータ１を介して第１の
Ｎ−ＭＯＳトランジスタＴｒ１のゲート電極に接続され
ると共に、上記入力側ノードａを介して第２のＮ−ＭＯ
ＳトランジスタＴｒ２のゲート電極に接続されて構成さ
れている。そして、これら第１及び第２のＮ−ＭＯＳト
ランジスタＴｒ１及びＴｒ２の共通のソース端子ｂの後
段には負荷（この場合、ＣＣＤ固体撮像素子である）２
が接続されている。
る２値ドライバ回路は、図１に示すように、ソース端子
ｂが共通とされた２つのＮチャネル形ＭＯＳトランジス
タ（第１のＮ−ＭＯＳトランジスタＴｒ１及び第２のＮ
−ＭＯＳトランジスタＴｒ２）を有し、前段からの基準
クロックＰｃが入力される入力端子φｉｎが、後段の入
力側ノードａ及びＣＭＯＳインバータ１を介して第１の
Ｎ−ＭＯＳトランジスタＴｒ１のゲート電極に接続され
ると共に、上記入力側ノードａを介して第２のＮ−ＭＯ
ＳトランジスタＴｒ２のゲート電極に接続されて構成さ
れている。そして、これら第１及び第２のＮ−ＭＯＳト
ランジスタＴｒ１及びＴｒ２の共通のソース端子ｂの後
段には負荷（この場合、ＣＣＤ固体撮像素子である）２
が接続されている。
【００５０】上記第１のＮ−ＭＯＳトランジスタＴｒ１
は、そのドレイン端子が接地とされ、基板バイアス電位
が高レベル電位ＶH （＝＋１５Ｖ）とされている。第２
のＮ−ＭＯＳトランジスタＴｒ２は、そのドレイン端子
に低レベルの電源電圧ＶL （＝−１０Ｖ）が印加され、
基板バイアス電位が低レベル電位ＶL （＝−１０Ｖ）と
されている。
は、そのドレイン端子が接地とされ、基板バイアス電位
が高レベル電位ＶH （＝＋１５Ｖ）とされている。第２
のＮ−ＭＯＳトランジスタＴｒ２は、そのドレイン端子
に低レベルの電源電圧ＶL （＝−１０Ｖ）が印加され、
基板バイアス電位が低レベル電位ＶL （＝−１０Ｖ）と
されている。
【００５１】上記実施例に係る２値ドライバ回路の信号
処理を図２で示すシミュレーションによる波形図に基づ
いて説明する。入力端子φｉｎに、高レベル電位が５
Ｖ、低レベル電位が０Ｖの２値のパルス信号である基準
クロックＰｃが入力されると、基準クロックＰｃが高レ
ベル時に、第１のＮ−ＭＯＳトランジスタＴｒ１がオフ
動作すると同時に、第２のＮ−ＭＯＳトランジスタＴｒ
２がオン動作し、基準クロックＰｃが低レベル時に、第
１のＮ−ＭＯＳトランジスタＴｒ１がオン動作すると同
時に、第２のＮ−ＭＯＳトランジスタＴｒ２がオフ動作
することから、負荷２には、基準クロックＰｃが高レベ
ル期間に低レベル電位ＶL 、基準クロックＰｃが低レベ
ル期間に接地レベル電位Ｖｓとなる２値のパルス信号Ｐ
ｏ、即ち上記例で示すと第２の垂直転送パルスＰ2 が印
加されることになる。
処理を図２で示すシミュレーションによる波形図に基づ
いて説明する。入力端子φｉｎに、高レベル電位が５
Ｖ、低レベル電位が０Ｖの２値のパルス信号である基準
クロックＰｃが入力されると、基準クロックＰｃが高レ
ベル時に、第１のＮ−ＭＯＳトランジスタＴｒ１がオフ
動作すると同時に、第２のＮ−ＭＯＳトランジスタＴｒ
２がオン動作し、基準クロックＰｃが低レベル時に、第
１のＮ−ＭＯＳトランジスタＴｒ１がオン動作すると同
時に、第２のＮ−ＭＯＳトランジスタＴｒ２がオフ動作
することから、負荷２には、基準クロックＰｃが高レベ
ル期間に低レベル電位ＶL 、基準クロックＰｃが低レベ
ル期間に接地レベル電位Ｖｓとなる２値のパルス信号Ｐ
ｏ、即ち上記例で示すと第２の垂直転送パルスＰ2 が印
加されることになる。
【００５２】このように、本実施例に係る２値ドライバ
回路においては、第２の垂直転送パルスＰ2 の接地レベ
ル波形を選択的に出力する回路を、単体の第１のＮ−Ｍ
ＯＳトランジスタＴｒ１にて構成し、第２の垂直転送パ
ルスＰ2 の低レベル波形を選択的に出力する回路を、単
体の第２のＮ−ＭＯＳトランジスタＴｒ２にて構成する
ようにしたので、第２の垂直転送パルスＰ2 の接地レベ
ル波形を選択的に出力する回路としてトランスファ・ゲ
ートを用いた従来のものよりも、その素子形成に要する
占有面積を縮小させることができる。
回路においては、第２の垂直転送パルスＰ2 の接地レベ
ル波形を選択的に出力する回路を、単体の第１のＮ−Ｍ
ＯＳトランジスタＴｒ１にて構成し、第２の垂直転送パ
ルスＰ2 の低レベル波形を選択的に出力する回路を、単
体の第２のＮ−ＭＯＳトランジスタＴｒ２にて構成する
ようにしたので、第２の垂直転送パルスＰ2 の接地レベ
ル波形を選択的に出力する回路としてトランスファ・ゲ
ートを用いた従来のものよりも、その素子形成に要する
占有面積を縮小させることができる。
【００５３】即ち、上記トランスファ・ゲートは、Ｐ−
ＭＯＳトランジスタとＮ−ＭＯＳトランジスタから構成
されることから、例えば図３（ａ）に示すように、Ｐ−
ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタを形成
するための占有面積をそれぞれＡｐ及びＡｎとすると、
トランスファ・ゲートの形成するための占有面積はＡｐ
＋Ａｎとなる。一般に、Ｐ−ＭＯＳトランジスタの占有
面積Ａｐ＞Ｎ−ＭＯＳトランジスタの形成面積Ａｎであ
るため、Ａｐ＋Ａｎ＞２Ａｎとなる。
ＭＯＳトランジスタとＮ−ＭＯＳトランジスタから構成
されることから、例えば図３（ａ）に示すように、Ｐ−
ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタを形成
するための占有面積をそれぞれＡｐ及びＡｎとすると、
トランスファ・ゲートの形成するための占有面積はＡｐ
＋Ａｎとなる。一般に、Ｐ−ＭＯＳトランジスタの占有
面積Ａｐ＞Ｎ−ＭＯＳトランジスタの形成面積Ａｎであ
るため、Ａｐ＋Ａｎ＞２Ａｎとなる。
【００５４】本実施例においては、上記第２の垂直転送
パルスＰ2 の接地レベル波形を選択的に出力する回路と
して、単体の第１のＮ−ＭＯＳトランジスタＴｒ１にて
構成しているため、図３（ｂ）に示すように、この第１
のＮ−ＭＯＳトランジスタＴｒ１の占有面積Ａを上記ト
ランスファ・ゲートを構成するＮ−ＭＯＳトランジスタ
の占有面積Ａｎの２倍（２Ａｎ）にしたとしても、その
面積Ａは、トランスファ・ゲートの全体の占有面積より
も小さいものとなる。
パルスＰ2 の接地レベル波形を選択的に出力する回路と
して、単体の第１のＮ−ＭＯＳトランジスタＴｒ１にて
構成しているため、図３（ｂ）に示すように、この第１
のＮ−ＭＯＳトランジスタＴｒ１の占有面積Ａを上記ト
ランスファ・ゲートを構成するＮ−ＭＯＳトランジスタ
の占有面積Ａｎの２倍（２Ａｎ）にしたとしても、その
面積Ａは、トランスファ・ゲートの全体の占有面積より
も小さいものとなる。
【００５５】このように、上記実施例に係る２値ドライ
バ回路によれば、従来のトランスファ・ゲートを用いた
ものと比して全体のチップ面積を縮小化することがで
き、低消費電力も達成させることができる。
バ回路によれば、従来のトランスファ・ゲートを用いた
ものと比して全体のチップ面積を縮小化することがで
き、低消費電力も達成させることができる。
【００５６】また、図２のシミュレーションによる波形
図から、この２値ドライバ回路から出力されるパルス信
号Ｐｏ（第２の垂直転送パルスＰ2 ）における低レベル
から接地レベルに立ち上がる時間が非常に速くなり、出
力信号波形の特性（出力遷移時間）が改善されているこ
とがわかる。
図から、この２値ドライバ回路から出力されるパルス信
号Ｐｏ（第２の垂直転送パルスＰ2 ）における低レベル
から接地レベルに立ち上がる時間が非常に速くなり、出
力信号波形の特性（出力遷移時間）が改善されているこ
とがわかる。
【００５７】次に、第１の垂直転送パルスＰ1 を生成す
る本実施例に係る３値ドライバ回路について図４〜図９
を参照しながら説明する。なお、図１と対応するものに
ついては同符号を記す。
る本実施例に係る３値ドライバ回路について図４〜図９
を参照しながら説明する。なお、図１と対応するものに
ついては同符号を記す。
【００５８】この実施例に係る３値ドライバ回路は、図
４に示すように、上記２値ドライバ回路と同様に、第１
のＮ−ＭＯＳトランジスタＴｒ１と第２のＮ−ＭＯＳト
ランジスタＴｒ２を有するが、第１及び第２のＮ−ＭＯ
ＳトランジスタＴｒ１及びＴｒ２の上記共通のソース端
子ｂをソースとし、ドレイン端子に高レベルの電源電圧
ＶH （＝＋１５Ｖ）が印加されたＰ−ＭＯＳトランジス
タＴｒ３が接続されている点と、このＰ−ＭＯＳトラン
ジスタＴｒ３のゲート電極、上記第１のＮ−ＭＯＳトラ
ンジスタＴｒ１のゲート電極及び第２のＮ−ＭＯＳトラ
ンジスタＴｒ２のゲート電極にそれぞれ互いに位相が異
なる第１、第２及び第３の基準クロックＰｃ１、Ｐｃ２
及びＰｃ３がそれぞれ入力端子φ１、φ２及びφ３を介
して入力されている点で異なる。各基準クロックＰｃ
１、Ｐｃ２及びＰｃ３は、高レベル電位が５Ｖ、低レベ
ル電位が０Ｖの２値のパルス信号波形となっている。な
お、上記Ｐ−ＭＯＳトランジスタＴｒ３の基板バイアス
電位は高レベル電位ＶH （＝＋１５Ｖ）となっている。
４に示すように、上記２値ドライバ回路と同様に、第１
のＮ−ＭＯＳトランジスタＴｒ１と第２のＮ−ＭＯＳト
ランジスタＴｒ２を有するが、第１及び第２のＮ−ＭＯ
ＳトランジスタＴｒ１及びＴｒ２の上記共通のソース端
子ｂをソースとし、ドレイン端子に高レベルの電源電圧
ＶH （＝＋１５Ｖ）が印加されたＰ−ＭＯＳトランジス
タＴｒ３が接続されている点と、このＰ−ＭＯＳトラン
ジスタＴｒ３のゲート電極、上記第１のＮ−ＭＯＳトラ
ンジスタＴｒ１のゲート電極及び第２のＮ−ＭＯＳトラ
ンジスタＴｒ２のゲート電極にそれぞれ互いに位相が異
なる第１、第２及び第３の基準クロックＰｃ１、Ｐｃ２
及びＰｃ３がそれぞれ入力端子φ１、φ２及びφ３を介
して入力されている点で異なる。各基準クロックＰｃ
１、Ｐｃ２及びＰｃ３は、高レベル電位が５Ｖ、低レベ
ル電位が０Ｖの２値のパルス信号波形となっている。な
お、上記Ｐ−ＭＯＳトランジスタＴｒ３の基板バイアス
電位は高レベル電位ＶH （＝＋１５Ｖ）となっている。
【００５９】この実施例に係る３値ドライバ回路の信号
処理を図５で示すシミュレーションによる波形図に基づ
いて説明する。まず、第１及び第３の基準クロックＰｃ
１及びＰｃ３が高レベル電位、第２の基準クロックＰｃ
２が低レベル電位である期間においては、Ｐ−ＭＯＳト
ランジスタＴｒ３がオフ動作、第１のＮ−ＭＯＳトラン
ジスタＴｒ１がオフ動作、第２のＮ−ＭＯＳトランジス
タＴｒ２がオン動作することから、出力電位は低レベル
電位ＶL となる。次に、第１及び第２の基準クロックＰ
ｃ１及びＰｃ２が高レベル電位、第３の基準クロックＰ
ｃ３が低レベル電位である期間においては、Ｐ−ＭＯＳ
トランジスタＴｒ３がオフ動作、第１のＮ−ＭＯＳトラ
ンジスタＴｒ１がオン動作、第２のＮ−ＭＯＳトランジ
スタＴｒ２がオフ動作することから、出力電位は接地レ
ベル電位Ｖｓとなる。
処理を図５で示すシミュレーションによる波形図に基づ
いて説明する。まず、第１及び第３の基準クロックＰｃ
１及びＰｃ３が高レベル電位、第２の基準クロックＰｃ
２が低レベル電位である期間においては、Ｐ−ＭＯＳト
ランジスタＴｒ３がオフ動作、第１のＮ−ＭＯＳトラン
ジスタＴｒ１がオフ動作、第２のＮ−ＭＯＳトランジス
タＴｒ２がオン動作することから、出力電位は低レベル
電位ＶL となる。次に、第１及び第２の基準クロックＰ
ｃ１及びＰｃ２が高レベル電位、第３の基準クロックＰ
ｃ３が低レベル電位である期間においては、Ｐ−ＭＯＳ
トランジスタＴｒ３がオフ動作、第１のＮ−ＭＯＳトラ
ンジスタＴｒ１がオン動作、第２のＮ−ＭＯＳトランジ
スタＴｒ２がオフ動作することから、出力電位は接地レ
ベル電位Ｖｓとなる。
【００６０】次に、第１、第２及び第３の基準クロック
Ｐｃ１、Ｐｃ２及びＰｃ３がそれぞれ低レベル電位であ
る期間においては、Ｐ−ＭＯＳトランジスタＴｒ３がオ
ン動作、第１のＮ−ＭＯＳトランジスタＴｒ１がオフ動
作、第２のＮ−ＭＯＳトランジスタＴｒ２がオフ動作す
ることから、出力電位は高レベル電位ＶH となる。従っ
て、負荷２には、３値のパルス信号Ｐｏ、即ち上記例で
示すと第１の垂直転送パルスＰ1 が印加されることにな
る。
Ｐｃ１、Ｐｃ２及びＰｃ３がそれぞれ低レベル電位であ
る期間においては、Ｐ−ＭＯＳトランジスタＴｒ３がオ
ン動作、第１のＮ−ＭＯＳトランジスタＴｒ１がオフ動
作、第２のＮ−ＭＯＳトランジスタＴｒ２がオフ動作す
ることから、出力電位は高レベル電位ＶH となる。従っ
て、負荷２には、３値のパルス信号Ｐｏ、即ち上記例で
示すと第１の垂直転送パルスＰ1 が印加されることにな
る。
【００６１】このように、本実施例に係る３値ドライバ
回路においても、第１の垂直転送パルスＰ1 の接地レベ
ル波形を選択的に出力する回路を、単体の第１のＮ−Ｍ
ＯＳトランジスタＴｒ１にて構成し、第１の垂直転送パ
ルスＰ1 の低レベル波形を選択的に出力する回路を、単
体の第２のＮ−ＭＯＳトランジスタＴｒ２にて構成する
ようにしたので、第１の垂直転送パルスＴｒ１の接地レ
ベル波形を選択的に出力する回路としてトランスファ・
ゲートを用いた従来のものよりも、その素子形成に要す
る占有面積を縮小させることができ、従来のトランスフ
ァ・ゲートを用いたものと比して全体のチップ面積を縮
小化することができ、低消費電力も達成させることがで
きる。しかも、この実施例に係る３値ドライバ回路にお
いては、第１の基準クロックＰ1 を直接第１のＮ−ＭＯ
ＳトランジスタＴｒ１のゲート電極に入力させるように
構成したので、図１４で示す従来の３値ドライバ回路と
比較した場合、第２の基準クロックＰｃ２の入力ライン
に挿入されていたＣＭＯＳインバータを削除することが
でき、その分、チップ面積を小さくすることができる。
回路においても、第１の垂直転送パルスＰ1 の接地レベ
ル波形を選択的に出力する回路を、単体の第１のＮ−Ｍ
ＯＳトランジスタＴｒ１にて構成し、第１の垂直転送パ
ルスＰ1 の低レベル波形を選択的に出力する回路を、単
体の第２のＮ−ＭＯＳトランジスタＴｒ２にて構成する
ようにしたので、第１の垂直転送パルスＴｒ１の接地レ
ベル波形を選択的に出力する回路としてトランスファ・
ゲートを用いた従来のものよりも、その素子形成に要す
る占有面積を縮小させることができ、従来のトランスフ
ァ・ゲートを用いたものと比して全体のチップ面積を縮
小化することができ、低消費電力も達成させることがで
きる。しかも、この実施例に係る３値ドライバ回路にお
いては、第１の基準クロックＰ1 を直接第１のＮ−ＭＯ
ＳトランジスタＴｒ１のゲート電極に入力させるように
構成したので、図１４で示す従来の３値ドライバ回路と
比較した場合、第２の基準クロックＰｃ２の入力ライン
に挿入されていたＣＭＯＳインバータを削除することが
でき、その分、チップ面積を小さくすることができる。
【００６２】また、図５のシミュレーションによる波形
図から、この３値ドライバ回路から出力されるパルス信
号Ｐｏ（第１の垂直転送パルスＰ1 ）における低レベル
から接地レベルに立ち上がる時間及び接地レベルから高
レベルに立ち上がる時間が非常に速くなり、出力信号波
形の特性（出力遷移時間）が改善されていることがわか
る。
図から、この３値ドライバ回路から出力されるパルス信
号Ｐｏ（第１の垂直転送パルスＰ1 ）における低レベル
から接地レベルに立ち上がる時間及び接地レベルから高
レベルに立ち上がる時間が非常に速くなり、出力信号波
形の特性（出力遷移時間）が改善されていることがわか
る。
【００６３】従って、ＣＣＤ固体撮像素子の垂直レジス
タに沿って配された第１〜第４の垂直転送電極に対応さ
せて、図４で示す３値ドライバ回路をそれぞれ２つ、図
１で示す２値ドライバ回路をそれぞれ２つ設けるように
し、上記第１〜第４の垂直転送電極にそれぞれ供給され
る第１〜第４の垂直転送パルスＰ1 〜Ｐ4 のうち、読出
しパルスを有する第１及び第３の垂直転送パルスＰ1 及
びＰ3 を上記２つの３値ドライバ回路にてそれぞれ生成
し、読出しパルスのない第２及び第４の垂直転送パルス
Ｐ2 及びＰ4 を上記２つの２値ドライバ回路にてそれぞ
れ生成するようにすれば、立ち上がり時間が非常に速い
第１〜第４の垂直転送パルスＰ1 〜Ｐ4を提供させるこ
とができ、従来、問題となっていた信号電荷の不要な混
合に起因する再生画像の混信ノイズの発生を防止するこ
とができる。
タに沿って配された第１〜第４の垂直転送電極に対応さ
せて、図４で示す３値ドライバ回路をそれぞれ２つ、図
１で示す２値ドライバ回路をそれぞれ２つ設けるように
し、上記第１〜第４の垂直転送電極にそれぞれ供給され
る第１〜第４の垂直転送パルスＰ1 〜Ｐ4 のうち、読出
しパルスを有する第１及び第３の垂直転送パルスＰ1 及
びＰ3 を上記２つの３値ドライバ回路にてそれぞれ生成
し、読出しパルスのない第２及び第４の垂直転送パルス
Ｐ2 及びＰ4 を上記２つの２値ドライバ回路にてそれぞ
れ生成するようにすれば、立ち上がり時間が非常に速い
第１〜第４の垂直転送パルスＰ1 〜Ｐ4を提供させるこ
とができ、従来、問題となっていた信号電荷の不要な混
合に起因する再生画像の混信ノイズの発生を防止するこ
とができる。
【００６４】即ち、例えば図６に示すように、第１〜第
４の垂直転送電極ＴＧ１〜ＴＧ４に、互いに位相の異な
る第１〜第４の垂直転送パルスＰ1 〜Ｐ4 を印加するこ
とにより、信号電荷ｅを垂直レジスタに沿って水平レジ
スタ側に転送する場合を考える。
４の垂直転送電極ＴＧ１〜ＴＧ４に、互いに位相の異な
る第１〜第４の垂直転送パルスＰ1 〜Ｐ4 を印加するこ
とにより、信号電荷ｅを垂直レジスタに沿って水平レジ
スタ側に転送する場合を考える。
【００６５】まず、図７に示すように、第１及び第４の
垂直転送パルスＰ1 及びＰ4 が低レベル電位ＶL で、第
２及び第３の垂直転送パルスＰ2 及びＰ3 が接地レベル
電位Ｖｓであるｔ1 時において、第２及び第３の垂直転
送電極ＴＧ２及びＴＧ３下に連続形成されているポテン
シャル井戸に信号電荷ｅが蓄積されている状態から、ｔ
3 時に示すように、第２の垂直転送パルスＰ2 を低レベ
ル電位ＶL 、第４の垂直転送パルスＰ4 を接地レベル電
位Ｖｓにすることにより、垂直転送電極１段分、水平レ
ジスタ側に転送する過程をみると、第２の転送パルスＰ
2 の立ち下がり時間は遅いが、第４の転送パルスＰ4 の
立ち上がり時間が非常に速いことから、第３及び第４の
垂直転送電極ＴＧ３及びＴＧ４下に十分な深さのポテン
シャル井戸が連続形成されることになる。このため、上
記転送過程において、ポテンシャル井戸に蓄積されてい
た信号電荷ｅが溢れ出るということがなくなり、互いに
隣接するポテンシャル井戸間において信号電荷が不要に
混合されるという問題は生じなくなる。
垂直転送パルスＰ1 及びＰ4 が低レベル電位ＶL で、第
２及び第３の垂直転送パルスＰ2 及びＰ3 が接地レベル
電位Ｖｓであるｔ1 時において、第２及び第３の垂直転
送電極ＴＧ２及びＴＧ３下に連続形成されているポテン
シャル井戸に信号電荷ｅが蓄積されている状態から、ｔ
3 時に示すように、第２の垂直転送パルスＰ2 を低レベ
ル電位ＶL 、第４の垂直転送パルスＰ4 を接地レベル電
位Ｖｓにすることにより、垂直転送電極１段分、水平レ
ジスタ側に転送する過程をみると、第２の転送パルスＰ
2 の立ち下がり時間は遅いが、第４の転送パルスＰ4 の
立ち上がり時間が非常に速いことから、第３及び第４の
垂直転送電極ＴＧ３及びＴＧ４下に十分な深さのポテン
シャル井戸が連続形成されることになる。このため、上
記転送過程において、ポテンシャル井戸に蓄積されてい
た信号電荷ｅが溢れ出るということがなくなり、互いに
隣接するポテンシャル井戸間において信号電荷が不要に
混合されるという問題は生じなくなる。
【００６６】従って、本実施例に係る２値ドライバ回路
及び３値ドライバ回路を、ＣＣＤ固体撮像素子の各受光
部に蓄積された信号電荷を行単位に垂直方向に転送する
垂直転送部に印加される垂直転送パルス並びに読出しパ
ルスを生成する駆動パルス生成回路に適用した場合、上
記垂直転送部での垂直転送電荷量を改善することがで
き、再生画像の画質の劣化（いわゆるＶ垂れやスミア
等）を抑制することができる。
及び３値ドライバ回路を、ＣＣＤ固体撮像素子の各受光
部に蓄積された信号電荷を行単位に垂直方向に転送する
垂直転送部に印加される垂直転送パルス並びに読出しパ
ルスを生成する駆動パルス生成回路に適用した場合、上
記垂直転送部での垂直転送電荷量を改善することがで
き、再生画像の画質の劣化（いわゆるＶ垂れやスミア
等）を抑制することができる。
【００６７】また、２値ドライバ回路及び３値ドライバ
回路の形成面積が縮小化されるため、ＣＣＤ固体撮像素
子を搭載した電子機器のＩＣの低消費電力化及び小型化
を図ることができ、上記電子機器の小型軽量化を達成さ
せることができる。
回路の形成面積が縮小化されるため、ＣＣＤ固体撮像素
子を搭載した電子機器のＩＣの低消費電力化及び小型化
を図ることができ、上記電子機器の小型軽量化を達成さ
せることができる。
【００６８】このようなことから、本実施例に係る２値
ドライバ回路及び３値ドライバ回路を用いれば、近年の
ＣＣＤ固体撮像素子における画素の高密度形成、フレー
ム・インターライン転送方式による高速化、ＣＣＤ固体
撮像素子を搭載した電子機器の小型化を促進させること
ができる。
ドライバ回路及び３値ドライバ回路を用いれば、近年の
ＣＣＤ固体撮像素子における画素の高密度形成、フレー
ム・インターライン転送方式による高速化、ＣＣＤ固体
撮像素子を搭載した電子機器の小型化を促進させること
ができる。
【００６９】なお、上記３値ドライバ回路では、第１の
Ｎ−ＭＯＳトランジスタＴｒ１のゲート電極に直接第２
の基準クロックＰｃ２を入力するようにしたが、その
他、図８に示すように、第２の基準クロックＰｃ２をＣ
ＭＯＳインバータ３を介して第１のＮ−ＭＯＳトランジ
スタＴｒ１のゲート電極に入力させるようにしてもよ
い。この場合、第２の基準クロックＰｃ２は、図９に示
すように、図５で示す第２の基準クロックの信号波形を
反転させた信号波形とする。
Ｎ−ＭＯＳトランジスタＴｒ１のゲート電極に直接第２
の基準クロックＰｃ２を入力するようにしたが、その
他、図８に示すように、第２の基準クロックＰｃ２をＣ
ＭＯＳインバータ３を介して第１のＮ−ＭＯＳトランジ
スタＴｒ１のゲート電極に入力させるようにしてもよ
い。この場合、第２の基準クロックＰｃ２は、図９に示
すように、図５で示す第２の基準クロックの信号波形を
反転させた信号波形とする。
【００７０】また、上記例では、主にＣＣＤ固体撮像素
子の垂直転送部における第１〜第４の垂直転送電極ＴＧ
１〜ＴＧ４に供給するための第１〜第４の垂直転送パル
スＰ1 〜Ｐ4 を生成する２値ドライバ回路及び３値ドラ
イバ回路について説明したが、その他、本実施例に係る
駆動パルス生成回路を反転回路にも適用させることがで
きる。
子の垂直転送部における第１〜第４の垂直転送電極ＴＧ
１〜ＴＧ４に供給するための第１〜第４の垂直転送パル
スＰ1 〜Ｐ4 を生成する２値ドライバ回路及び３値ドラ
イバ回路について説明したが、その他、本実施例に係る
駆動パルス生成回路を反転回路にも適用させることがで
きる。
【００７１】即ち、通常の反転回路は、図１０（ａ）に
示すように、ドレイン端子に高レベルの電源電圧ＶH が
印加されたＰ−ＭＯＳトランジスタＱｐと、ドレイン端
子に低レベルの電源電圧ＶL が印加されたＮ−ＭＯＳト
ランジスタＱｎとが共通のソース端子ｂにて直列接続さ
れ、入力端子φｉｎに供給された入力信号Ｓが入力側ノ
ードａを介して各トランジスタＱｐ及びＱｎのゲート電
極に印加されるように配線接続され、更に上記共通のソ
ース端子ｂから出力端子φｏｕｔを介して出力信号Ｓｏ
を取り出すように構成されている。この場合、反転回路
の駆動力を上げるためには、図１１（ａ）に示すよう
に、Ｐ−ＭＯＳトランジスタＱｐ及びＮ−ＭＯＳトラン
ジスタＱｎの占有面積Ａｐ及びＡｎを大きくする必要が
ある。
示すように、ドレイン端子に高レベルの電源電圧ＶH が
印加されたＰ−ＭＯＳトランジスタＱｐと、ドレイン端
子に低レベルの電源電圧ＶL が印加されたＮ−ＭＯＳト
ランジスタＱｎとが共通のソース端子ｂにて直列接続さ
れ、入力端子φｉｎに供給された入力信号Ｓが入力側ノ
ードａを介して各トランジスタＱｐ及びＱｎのゲート電
極に印加されるように配線接続され、更に上記共通のソ
ース端子ｂから出力端子φｏｕｔを介して出力信号Ｓｏ
を取り出すように構成されている。この場合、反転回路
の駆動力を上げるためには、図１１（ａ）に示すよう
に、Ｐ−ＭＯＳトランジスタＱｐ及びＮ−ＭＯＳトラン
ジスタＱｎの占有面積Ａｐ及びＡｎを大きくする必要が
ある。
【００７２】これに対して、本実施例に係る反転回路
は、図１０（ｂ）に示すように、上記通常の反転回路に
おけるＰ−ＭＯＳトランジスタＱｐの代わりにＮ−ＭＯ
ＳトランジスタＱｎを設け、更にこのＮ−ＭＯＳトラン
ジスタＱｎと入力側ノードａとの間にＣＭＯＳインバー
タ１１を接続して構成される。
は、図１０（ｂ）に示すように、上記通常の反転回路に
おけるＰ−ＭＯＳトランジスタＱｐの代わりにＮ−ＭＯ
ＳトランジスタＱｎを設け、更にこのＮ−ＭＯＳトラン
ジスタＱｎと入力側ノードａとの間にＣＭＯＳインバー
タ１１を接続して構成される。
【００７３】この場合、ＣＭＯＳインバータ１１と合わ
せて、トランジスタの数は、Ｎ−ＭＯＳトランジスタが
３つ、Ｐ−ＭＯＳトランジスタが１つとなり、結果的に
４つのトランジスタを使用することになるが、図１１
（ｂ）に示すように、各トランジスタの占有面積Ａｐ及
びＡｎは小さく、駆動力を上げるために各トランジスタ
の占有面積Ａｐ及びＡｎを大きくしたとしても、その拡
大幅は小さくて済み、上記通常の反転回路の場合（図１
１（ａ）参照）と比べて全体の占有面積Ａ（＝Ａｐ＋３
Ａｎ）は小さいものとなる。
せて、トランジスタの数は、Ｎ−ＭＯＳトランジスタが
３つ、Ｐ−ＭＯＳトランジスタが１つとなり、結果的に
４つのトランジスタを使用することになるが、図１１
（ｂ）に示すように、各トランジスタの占有面積Ａｐ及
びＡｎは小さく、駆動力を上げるために各トランジスタ
の占有面積Ａｐ及びＡｎを大きくしたとしても、その拡
大幅は小さくて済み、上記通常の反転回路の場合（図１
１（ａ）参照）と比べて全体の占有面積Ａ（＝Ａｐ＋３
Ａｎ）は小さいものとなる。
【００７４】しかも、ＣＭＯＳインバータ１１を挿入し
ていることから出力波形の特性改善を図ることができ
る。
ていることから出力波形の特性改善を図ることができ
る。
【００７５】
【発明の効果】上述のように、本発明に係る駆動パルス
生成回路によれば、２値の信号レベルを有するタイミン
グ信号が入力され、該タイミング信号が一方の値のとき
にオン動作が行われて、駆動パルスを構成する第１の信
号レベル波形を選択的に出力する第１のスイッチング回
路と、上記タイミング信号が入力され、該タイミング信
号が他方の値のときにオン動作が行われて、上記駆動パ
ルスを構成する第２の信号レベル波形を選択的に出力す
る第２のスイッチング回路とを具備させて構成し、更に
上記第１及び第２のスイッチング回路を共に、それぞれ
単体のＮチャネル形ＭＩＳトランジスタにて構成するよ
うにしたので、少なくとも２値の信号レベル波形を有す
るパルス信号を出力する駆動パルス生成回路が形成され
たチップ面積の縮小化を図ることができ、しかも消費電
力の低減化を図ることができ、加えて生成される駆動パ
ルスの出力信号波形の特性（出力遷移時間）の改善を図
ることができる。
生成回路によれば、２値の信号レベルを有するタイミン
グ信号が入力され、該タイミング信号が一方の値のとき
にオン動作が行われて、駆動パルスを構成する第１の信
号レベル波形を選択的に出力する第１のスイッチング回
路と、上記タイミング信号が入力され、該タイミング信
号が他方の値のときにオン動作が行われて、上記駆動パ
ルスを構成する第２の信号レベル波形を選択的に出力す
る第２のスイッチング回路とを具備させて構成し、更に
上記第１及び第２のスイッチング回路を共に、それぞれ
単体のＮチャネル形ＭＩＳトランジスタにて構成するよ
うにしたので、少なくとも２値の信号レベル波形を有す
るパルス信号を出力する駆動パルス生成回路が形成され
たチップ面積の縮小化を図ることができ、しかも消費電
力の低減化を図ることができ、加えて生成される駆動パ
ルスの出力信号波形の特性（出力遷移時間）の改善を図
ることができる。
【００７６】また、上記タイミング信号として、それぞ
れ独立に供給される互いに位相が異なる第１、第２及び
第３のタイミング信号とし、上記第１及び第２のスイッ
チング回路のほかに、上記第３のタイミング信号の入力
に基づいて、選択的にオン動作が行われ、上記駆動パル
スを構成する第３の信号レベル波形を選択的に出力する
第３のスイッチング回路を設けて構成し、上記第１のス
イッチング回路は、上記第１のタイミング信号の入力に
基づいて、選択的に上記第１の信号レベル波形を出力さ
せるようにし、上記第２のスイッチング回路は、上記第
２のタイミング信号の入力に基づいて、選択的に上記第
２の信号レベル波形を出力させるようにし、上記第３の
スイッチング回路は、単体のＰチャネル形ＭＩＳトラン
ジスタにて構成するようにしたので、３値の信号レベル
波形を有するパルス信号を出力する駆動パルス生成回路
が形成されたチップ面積の縮小化を図ることができ、し
かも消費電力の低減化を図ることができ、加えて生成さ
れる駆動パルスの出力信号波形の特性（出力遷移時間）
の改善を図ることができる。
れ独立に供給される互いに位相が異なる第１、第２及び
第３のタイミング信号とし、上記第１及び第２のスイッ
チング回路のほかに、上記第３のタイミング信号の入力
に基づいて、選択的にオン動作が行われ、上記駆動パル
スを構成する第３の信号レベル波形を選択的に出力する
第３のスイッチング回路を設けて構成し、上記第１のス
イッチング回路は、上記第１のタイミング信号の入力に
基づいて、選択的に上記第１の信号レベル波形を出力さ
せるようにし、上記第２のスイッチング回路は、上記第
２のタイミング信号の入力に基づいて、選択的に上記第
２の信号レベル波形を出力させるようにし、上記第３の
スイッチング回路は、単体のＰチャネル形ＭＩＳトラン
ジスタにて構成するようにしたので、３値の信号レベル
波形を有するパルス信号を出力する駆動パルス生成回路
が形成されたチップ面積の縮小化を図ることができ、し
かも消費電力の低減化を図ることができ、加えて生成さ
れる駆動パルスの出力信号波形の特性（出力遷移時間）
の改善を図ることができる。
【００７７】従って、受光部が多数に配列されてなる撮
像領域を有する固体撮像素子の上記各受光部に蓄積され
た信号電荷を行単位に垂直方向に転送する垂直転送部に
印加される垂直転送パルス並びに読出しパルスを生成す
る駆動パルス生成回路に適用した場合、上記垂直転送部
での垂直転送電荷量を改善することができ、再生画像の
画質の劣化（いわゆるＶ垂れやスミア等）を抑制するこ
とが可能となる。また、上記固体撮像素子の垂直転送パ
ルス並びに読出しパルスを生成する駆動パルス生成回路
に適用した場合、この固体撮像素子を搭載した電子機器
のＩＣの低消費電力化及び小型化を図ることができ、上
記電子機器の小型軽量化を達成させることができる。
像領域を有する固体撮像素子の上記各受光部に蓄積され
た信号電荷を行単位に垂直方向に転送する垂直転送部に
印加される垂直転送パルス並びに読出しパルスを生成す
る駆動パルス生成回路に適用した場合、上記垂直転送部
での垂直転送電荷量を改善することができ、再生画像の
画質の劣化（いわゆるＶ垂れやスミア等）を抑制するこ
とが可能となる。また、上記固体撮像素子の垂直転送パ
ルス並びに読出しパルスを生成する駆動パルス生成回路
に適用した場合、この固体撮像素子を搭載した電子機器
のＩＣの低消費電力化及び小型化を図ることができ、上
記電子機器の小型軽量化を達成させることができる。
【図１】本発明に係る駆動パルス生成回路を、ＣＣＤ固
体撮像素子を用いた例えばインターライン転送方式のイ
メージセンサにおける垂直転送パルスを生成するための
２値ドライバ回路に適用した実施例（以下、単に実施例
に係る２値ドライバ回路と記す）を示す回路図である。
体撮像素子を用いた例えばインターライン転送方式のイ
メージセンサにおける垂直転送パルスを生成するための
２値ドライバ回路に適用した実施例（以下、単に実施例
に係る２値ドライバ回路と記す）を示す回路図である。
【図２】本実施例に係る２値ドライバ回路の信号処理を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】本実施例に係る２値ドライバ回路を構成するＮ
−ＭＯＳトランジスタの占有面積を、従来のトランスフ
ァ・ゲートと比較して示す概念図であり、同図（ａ）は
従来のトランスファ・ゲートの占有面積を示し、同図
（ｂ）は上記Ｎ−ＭＯＳトランジスタの占有面積を示
す。
−ＭＯＳトランジスタの占有面積を、従来のトランスフ
ァ・ゲートと比較して示す概念図であり、同図（ａ）は
従来のトランスファ・ゲートの占有面積を示し、同図
（ｂ）は上記Ｎ−ＭＯＳトランジスタの占有面積を示
す。
【図４】本発明に係る駆動パルス生成回路を、ＣＣＤ固
体撮像素子を用いた例えばインターライン転送方式のイ
メージセンサにおける垂直転送パルスを生成するための
３値ドライバ回路に適用した実施例（以下、単に実施例
に係る３値ドライバ回路と記す）を示す回路図である。
体撮像素子を用いた例えばインターライン転送方式のイ
メージセンサにおける垂直転送パルスを生成するための
３値ドライバ回路に適用した実施例（以下、単に実施例
に係る３値ドライバ回路と記す）を示す回路図である。
【図５】本実施例に係る３値ドライバ回路の信号処理を
示すタイミングチャートである。
示すタイミングチャートである。
【図６】本実施例に係る２値ドライバ回路及び３値ドラ
イバ回路にて第１〜第４の垂直転送パルスを生成した場
合において、これら垂直転送パルスの印加による信号電
荷の転送状態を示す動作概念図である。
イバ回路にて第１〜第４の垂直転送パルスを生成した場
合において、これら垂直転送パルスの印加による信号電
荷の転送状態を示す動作概念図である。
【図７】本実施例に係る２値ドライバ回路及び３値ドラ
イバ回路にて作成された第１〜第４の垂直転送パルスを
示すタイミングチャートである。
イバ回路にて作成された第１〜第４の垂直転送パルスを
示すタイミングチャートである。
【図８】本実施例に係る３値ドライバ回路の他の例を示
す回路図である。
す回路図である。
【図９】本実施例に係る３値ドライバ回路の他の例の信
号処理を示すタイミングチャートである。
号処理を示すタイミングチャートである。
【図１０】本発明に係る駆動パルス生成回路を、反転回
路に適用した実施例（以下、単に実施例に係る反転回路
と記す）を、通常の反転回路と比較して示す回路図であ
り、同図（ａ）は通常の反転回路を示し、同図（ｂ）は
本実施例に係る反転回路を示す。
路に適用した実施例（以下、単に実施例に係る反転回路
と記す）を、通常の反転回路と比較して示す回路図であ
り、同図（ａ）は通常の反転回路を示し、同図（ｂ）は
本実施例に係る反転回路を示す。
【図１１】本実施例に係る反転回路を構成する各トラン
ジスタの占有面積を、通常の反転回路を構成するＣＭＯ
Ｓトランジスタの占有面積と比較して示す概念図であ
り、同図（ａ）は通常の反転回路の占有面積を示し、同
図（ｂ）は本実施例に係る反転回路を構成する各トラン
ジスタの占有面積を示す。
ジスタの占有面積を、通常の反転回路を構成するＣＭＯ
Ｓトランジスタの占有面積と比較して示す概念図であ
り、同図（ａ）は通常の反転回路の占有面積を示し、同
図（ｂ）は本実施例に係る反転回路を構成する各トラン
ジスタの占有面積を示す。
【図１２】従来例に係る２値ドライバ回路を示す回路図
である。
である。
【図１３】従来例に係る２値ドライバ回路の信号処理を
示すタイミングチャートである。
示すタイミングチャートである。
【図１４】従来例に係る３値ドライバ回路を示す回路図
である。
である。
【図１５】従来例に係る３値ドライバ回路の信号処理を
示すタイミングチャートである。
示すタイミングチャートである。
【図１６】従来例に係る２値ドライバ回路及び３値ドラ
イバ回路にて第１〜第４の垂直転送パルスを生成した場
合において、これら垂直転送パルスの印加による信号電
荷の転送状態を示す動作概念図である。
イバ回路にて第１〜第４の垂直転送パルスを生成した場
合において、これら垂直転送パルスの印加による信号電
荷の転送状態を示す動作概念図である。
【図１７】従来例に係る２値ドライバ回路及び３値ドラ
イバ回路にて作成された第１〜第４の垂直転送パルスを
示すタイミングチャートである。
イバ回路にて作成された第１〜第４の垂直転送パルスを
示すタイミングチャートである。
Ｔｒ１ 第１のＮ−ＭＯＳトランジスタ Ｔｒ２ 第２のＮ−ＭＯＳトランジスタ Ｔｒ３ Ｐ−ＭＯＳトランジスタ １，３ ＣＭＯＳインバータ ２ 負荷 Ｐｃ 基準クロック Ｐｃ１、Ｐｃ２及びＰｃ３ 第１、第２及び第３の基準
クロック ＴＧ１〜ＴＧ４ 第１〜第４の垂直転送電極 Ｐ1 〜Ｐ4 第１〜第４の垂直転送パルス
クロック ＴＧ１〜ＴＧ４ 第１〜第４の垂直転送電極 Ｐ1 〜Ｐ4 第１〜第４の垂直転送パルス
Claims (5)
- 【請求項１】 ２値の信号レベルを有するタイミング信
号が入力され、該タイミング信号が一方の値のときにオ
ン動作が行われて、駆動パルスを構成する第１の信号レ
ベル波形を選択的に出力する第１のスイッチング回路
と、 上記タイミング信号が入力され、該タイミング信号が他
方の値のときにオン動作が行われて、上記駆動パルスを
構成する第２の信号レベル波形を選択的に出力する第２
のスイッチング回路とを具備し、 上記第１及び第２のスイッチング回路が共に、それぞれ
単体のＮチャネル形ＭＩＳトランジスタにて構成されて
いることを特徴とする駆動パルス生成回路。 - 【請求項２】 上記タイミング信号が、それぞれ独立に
供給される互いに位相が異なる第１、第２及び第３のタ
イミング信号であり、 上記第１及び第２のスイッチング回路のほかに、上記第
３のタイミング信号の入力に基づいて、選択的にオン動
作が行われ、上記駆動パルスを構成する第３の信号レベ
ル波形を選択的に出力する第３のスイッチング回路を有
し、 上記第１のスイッチング回路は、上記第１のタイミング
信号の入力に基づいて、選択的に上記第１の信号レベル
波形を出力し、 上記第２のスイッチング回路は、上記第２のタイミング
信号の入力に基づいて、選択的に上記第２の信号レベル
波形を出力し、 上記第３のスイッチング回路は、単体のＰチャネル形Ｍ
ＩＳトランジスタにて構成されていることを特徴とする
請求項１記載の駆動パルス生成回路。 - 【請求項３】 上記第１のスイッチング回路あるいは第
２のスイッチング回路の前段に反転回路が接続されてい
ることを特徴とする請求項１又は２記載の駆動パルス生
成回路。 - 【請求項４】 上記第１の信号レベル波形及び第２の信
号レベル波形にて構成される駆動パルスは、受光部が多
数に配列されてなる撮像領域を有する固体撮像素子の上
記各受光部に蓄積された信号電荷を行単位に垂直方向に
転送する垂直転送部に印加される垂直転送パルスである
ことを特徴とする請求項１、２又は３記載の駆動パルス
生成回路。 - 【請求項５】 上記駆動パルスを構成する第１〜第３の
信号レベル波形中、上記第１及び第２の信号レベル波形
は、受光部が多数に配列されてなる撮像領域を有する固
体撮像素子の上記各受光部に蓄積された信号電荷を行単
位に垂直方向に転送する垂直転送部に印加される垂直転
送パルスであり、上記第３の信号レベル波形は、上記各
受光部に蓄積された信号電荷を上記垂直転送部に転送す
るための読出しパルスであることを特徴とする請求項
２、３又は４記載の駆動パルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183290A JPH0723299A (ja) | 1993-06-30 | 1993-06-30 | 駆動パルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183290A JPH0723299A (ja) | 1993-06-30 | 1993-06-30 | 駆動パルス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0723299A true JPH0723299A (ja) | 1995-01-24 |
Family
ID=16133073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183290A Withdrawn JPH0723299A (ja) | 1993-06-30 | 1993-06-30 | 駆動パルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0723299A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2220209A1 (es) * | 2003-04-25 | 2004-12-01 | Universidad De Sevilla | Metodo para conmutar interruptores bajo condiciones de baja tension de alimentacion e interruptor para la puesta en practica del mismo. |
| JP2005328524A (ja) * | 2004-05-11 | 2005-11-24 | Samsung Electronics Co Ltd | 消費電力を低減した水平ｃｃｄ駆動回路、それを備えた固体撮像素子及びその駆動方法 |
| WO2008018363A1 (en) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | Image sensor drive device |
| JP2010041361A (ja) * | 2008-08-05 | 2010-02-18 | Sony Corp | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 |
| US8416222B2 (en) | 2007-05-17 | 2013-04-09 | Sony Corporation | Driving apparatus |
-
1993
- 1993-06-30 JP JP5183290A patent/JPH0723299A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2220209A1 (es) * | 2003-04-25 | 2004-12-01 | Universidad De Sevilla | Metodo para conmutar interruptores bajo condiciones de baja tension de alimentacion e interruptor para la puesta en practica del mismo. |
| JP2005328524A (ja) * | 2004-05-11 | 2005-11-24 | Samsung Electronics Co Ltd | 消費電力を低減した水平ｃｃｄ駆動回路、それを備えた固体撮像素子及びその駆動方法 |
| WO2008018363A1 (en) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | Image sensor drive device |
| JPWO2008018363A1 (ja) * | 2006-08-09 | 2009-12-24 | パナソニック株式会社 | イメージセンサ駆動装置 |
| US8416222B2 (en) | 2007-05-17 | 2013-04-09 | Sony Corporation | Driving apparatus |
| JP2010041361A (ja) * | 2008-08-05 | 2010-02-18 | Sony Corp | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |