JPH07211756A - 半導体チップにバーン・イン操作を実施するための方法 - Google Patents
半導体チップにバーン・イン操作を実施するための方法Info
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- JPH07211756A JPH07211756A JP6337241A JP33724194A JPH07211756A JP H07211756 A JPH07211756 A JP H07211756A JP 6337241 A JP6337241 A JP 6337241A JP 33724194 A JP33724194 A JP 33724194A JP H07211756 A JPH07211756 A JP H07211756A
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- Japan
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- burn
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- conductor
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
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- G—PHYSICS
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【目的】 チップを容器に組込むことから生じる難点を
回避し、テスト操作を複数のチップに並行して行うこと
のできる半導体デバイスにバーン・イン操作を実施する
ための方法を提供する。 【構成】 一時的電圧供給のために導体路５、６及び接
続面７、８を有するパターン化された金属化部を施し、
この金属化部によりデバイスを検査するための供給電圧
を印加し、バーン・インテストを実施し、次いで金属化
部を再び半導体ウェハの表面から除去する。短絡から保
護するためにこの金属化部と個々のデバイス１の端子接
触部２、３との間のリード線内に狭窄部をヒューズ４と
して形成する。
回避し、テスト操作を複数のチップに並行して行うこと
のできる半導体デバイスにバーン・イン操作を実施する
ための方法を提供する。 【構成】 一時的電圧供給のために導体路５、６及び接
続面７、８を有するパターン化された金属化部を施し、
この金属化部によりデバイスを検査するための供給電圧
を印加し、バーン・インテストを実施し、次いで金属化
部を再び半導体ウェハの表面から除去する。短絡から保
護するためにこの金属化部と個々のデバイス１の端子接
触部２、３との間のリード線内に狭窄部をヒューズ４と
して形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスに早期
のエージングを達成し、このようなデバイスを初期不良
により選別することができるようにするためのいわゆる
バーン・インテスト操作を実施するための方法に関す
る。
のエージングを達成し、このようなデバイスを初期不良
により選別することができるようにするためのいわゆる
バーン・インテスト操作を実施するための方法に関す
る。
【０００２】
【従来の技術】マルチチップモジュールをより広範に使
用することに関して重大な障害の１つは、容器なしで供
給されその機能がテスト済みのチップを不十分にしか使
用できないことである。この理由はとりわけ、一般にバ
ーン・インテスト操作が容器に組み込まれているチップ
に対してだけ実施されることに起因する。この種のテス
ト操作ではデバイスは、人為的なエージングプロセスを
惹起するため、高温及び作動電圧に何時間も曝される。
初期の作動段階では故障率が特に高いが、この故障率は
後には著しく小さくなることが知られている。バーン・
イン操作で初期の作動段階は促進され、それにより欠陥
のあるチップをこれに続く機能テストにより容易に選別
することができる。
用することに関して重大な障害の１つは、容器なしで供
給されその機能がテスト済みのチップを不十分にしか使
用できないことである。この理由はとりわけ、一般にバ
ーン・インテスト操作が容器に組み込まれているチップ
に対してだけ実施されることに起因する。この種のテス
ト操作ではデバイスは、人為的なエージングプロセスを
惹起するため、高温及び作動電圧に何時間も曝される。
初期の作動段階では故障率が特に高いが、この故障率は
後には著しく小さくなることが知られている。バーン・
イン操作で初期の作動段階は促進され、それにより欠陥
のあるチップをこれに続く機能テストにより容易に選別
することができる。
【０００３】バーン・インテスト操作は時間がかかり過
ぎるので、チップが形成された半導体ウェハ上に存在す
る限りチップを連続してテストする、即ち連続法を適用
することはできない。チップを細分化して容器に組み込
む場合チップは差込みカード上に取り付けられ、バーン
・イン操作は並行して、即ち同時に実施可能となる。こ
のテストでの歩留りが低い場合、チップを容器内にセッ
トすることが出費を高める原因となり、また容器に入れ
られたチップの大多数をテスト後に使用不能として捨て
なければならないため、この方法は高価なものにつく。
従ってバーン・インテストは通常その機能を既にウェハ
上で予めテストされたチップだけに対して容認される。
このようにしてバーン・インテストの際の故障率を限度
内に保つことになる。個々のチップをそのために特に開
発された容器に一時的に組込むことによってバーン・イ
ンテストを簡素化することが試みられている。テストそ
のものはこうして簡素化されるが、しかしそれぞれ新た
に設計されるデバイスに対して新しい容器を設計しなけ
ればならない。
ぎるので、チップが形成された半導体ウェハ上に存在す
る限りチップを連続してテストする、即ち連続法を適用
することはできない。チップを細分化して容器に組み込
む場合チップは差込みカード上に取り付けられ、バーン
・イン操作は並行して、即ち同時に実施可能となる。こ
のテストでの歩留りが低い場合、チップを容器内にセッ
トすることが出費を高める原因となり、また容器に入れ
られたチップの大多数をテスト後に使用不能として捨て
なければならないため、この方法は高価なものにつく。
従ってバーン・インテストは通常その機能を既にウェハ
上で予めテストされたチップだけに対して容認される。
このようにしてバーン・インテストの際の故障率を限度
内に保つことになる。個々のチップをそのために特に開
発された容器に一時的に組込むことによってバーン・イ
ンテストを簡素化することが試みられている。テストそ
のものはこうして簡素化されるが、しかしそれぞれ新た
に設計されるデバイスに対して新しい容器を設計しなけ
ればならない。
【０００４】
【発明が解決しようとする課題】本発明の課題は、チッ
プを容器に組込むことから生じる難点を回避し、テスト
操作を複数のチップに並行して行うことのできる、半導
体デバイスにバーン・イン操作を実施するための方法を
提供することにある。
プを容器に組込むことから生じる難点を回避し、テスト
操作を複数のチップに並行して行うことのできる、半導
体デバイスにバーン・イン操作を実施するための方法を
提供することにある。
【０００５】
【課題を解決するための手段】この課題は本発明によ
り、半導体ウェハ上にまとめて形成されているテストす
べきデバイスに導電性のパターン化された導体層を備
え、この導体層を供給電圧を印加するために設けられた
テストすべき各デバイスの端子をこの導体層を介して供
給電圧と接続可能となるようにパターン化し、この導体
層を介して供給電圧が半導体ウェハ上にあるテストすべ
きデバイスに印加されるようにバーン・インテスト操作
を実施し、テスト操作後にこの導体層を除去することに
より解決される。
り、半導体ウェハ上にまとめて形成されているテストす
べきデバイスに導電性のパターン化された導体層を備
え、この導体層を供給電圧を印加するために設けられた
テストすべき各デバイスの端子をこの導体層を介して供
給電圧と接続可能となるようにパターン化し、この導体
層を介して供給電圧が半導体ウェハ上にあるテストすべ
きデバイスに印加されるようにバーン・インテスト操作
を実施し、テスト操作後にこの導体層を除去することに
より解決される。
【０００６】本発明方法の場合バーン・インテストは複
数のデバイスが形成されている半導体ウェハ上で行われ
る。ウェハ上のチップをすべて作動電圧（端子Ｖss及び
Ｖdd）と接続可能にするには、半導体ウェハ上にチップ
を完成した後導体層が施され、パターン化される。供給
電圧を印加するためには個々のチップの回路を２個の接
触部だけを介して接続すればよいので、この導体層は常
に交差することなく単一平面内に配設可能である。これ
は例えば図示されているように両側から互いに噛み合う
カム状のパターンにより実現可能である。
数のデバイスが形成されている半導体ウェハ上で行われ
る。ウェハ上のチップをすべて作動電圧（端子Ｖss及び
Ｖdd）と接続可能にするには、半導体ウェハ上にチップ
を完成した後導体層が施され、パターン化される。供給
電圧を印加するためには個々のチップの回路を２個の接
触部だけを介して接続すればよいので、この導体層は常
に交差することなく単一平面内に配設可能である。これ
は例えば図示されているように両側から互いに噛み合う
カム状のパターンにより実現可能である。
【０００７】
【実施例】本発明を１実施例及び図面に基づき以下に詳
述する。
述する。
【０００８】図１には半導体ウェハ内に形成された個々
のデバイス１が概略的に示されている。本発明ではこれ
らのデバイス１の上側に導電性材料、例えば金属化物か
らなる層が施され、パターン化され、その結果層は例え
ば図示されているパターン化された導体層を形成する。
接続面７、８は外部の供給電圧の接続のために設けられ
ている。これらの接続面７、８から、本実施例では並列
に向かい合って通されカム状に噛み合わされている導体
路５、６がそれぞれ分岐している。これらの導体路５、
６はそれぞれ接続面７、８の１つを一連の連続してウェ
ハ内に配設されている個々のデバイス１の電気的端子と
接続する。導体路５、６は、各デバイス１にそれぞれ分
岐部が各デバイス１の供給電圧の電気的接続のための端
子接触部２、３に通されるように形成されている。
のデバイス１が概略的に示されている。本発明ではこれ
らのデバイス１の上側に導電性材料、例えば金属化物か
らなる層が施され、パターン化され、その結果層は例え
ば図示されているパターン化された導体層を形成する。
接続面７、８は外部の供給電圧の接続のために設けられ
ている。これらの接続面７、８から、本実施例では並列
に向かい合って通されカム状に噛み合わされている導体
路５、６がそれぞれ分岐している。これらの導体路５、
６はそれぞれ接続面７、８の１つを一連の連続してウェ
ハ内に配設されている個々のデバイス１の電気的端子と
接続する。導体路５、６は、各デバイス１にそれぞれ分
岐部が各デバイス１の供給電圧の電気的接続のための端
子接触部２、３に通されるように形成されている。
【０００９】本発明により施された導体層が比較的粗い
パターンを有していてもよいことから、パターン化には
例えばデバイス内に形成される機能素子の形成に比べて
粗いフォトリソグラフィが使用可能である。幅数ミリメ
ートルのデバイス１では導体路５、６は例えば１ｍｍの
幅に形成可能である。半導体ウェハに沿って供給電圧が
０．５Ｖ程降下することが許容でき、待機電流が１デバ
イス当り０．５ｍＡを超えない場合、直径２０ｃｍ及び
１個のデバイスのエッジ長さが２ｃｍである半導体ウェ
ハに対して導体層の材料が１Ω／□（オーム／平方）を
超えない電気抵抗を有すべきものとみなす。種々の金属
やケイ化物はこの要件を満たすものである。場合によっ
てはドープされたポリシリコン又は導電性ポリマーをこ
の導体層に使用することも考えられる。リソグラフィに
使用される層は例えばフォトレジスト又はＳｉＯ2であ
ってもよく、半導体ウェハの上側と本発明により施され
た導体層との間に絶縁層としてそのまま残すこともでき
る。
パターンを有していてもよいことから、パターン化には
例えばデバイス内に形成される機能素子の形成に比べて
粗いフォトリソグラフィが使用可能である。幅数ミリメ
ートルのデバイス１では導体路５、６は例えば１ｍｍの
幅に形成可能である。半導体ウェハに沿って供給電圧が
０．５Ｖ程降下することが許容でき、待機電流が１デバ
イス当り０．５ｍＡを超えない場合、直径２０ｃｍ及び
１個のデバイスのエッジ長さが２ｃｍである半導体ウェ
ハに対して導体層の材料が１Ω／□（オーム／平方）を
超えない電気抵抗を有すべきものとみなす。種々の金属
やケイ化物はこの要件を満たすものである。場合によっ
てはドープされたポリシリコン又は導電性ポリマーをこ
の導体層に使用することも考えられる。リソグラフィに
使用される層は例えばフォトレジスト又はＳｉＯ2であ
ってもよく、半導体ウェハの上側と本発明により施され
た導体層との間に絶縁層としてそのまま残すこともでき
る。
【００１０】本発明方法の一実施例では、まず簡単なフ
ォトリソグラフィでチップの供給電圧用接触部をウェハ
上に開ける準備をする。それに使用されたフォトレジス
ト層は次に施される導体層の絶縁層として使用されるた
め除去されない。この導体層は金属化部として施され、
パターン化される。これらのパターンの精度及び整合精
度に対する要求は通常の方法で板面をパターン化する場
合よりも高度なものではないので、この金属化部は例え
ばシルク・スクリーニング及び導電性ペーストを使用し
て施してもよい。また同様にアルミニウム層の析出も考
えられるが、これは第２の粗いリソグラフィによりパタ
ーン化される。この金属化部はバーン・インテスト操作
を行った後、その下にあるフォトレジストからなる絶縁
層と共に溶剤で剥離（リフト・オフ）することにより取
り除いてもよい。
ォトリソグラフィでチップの供給電圧用接触部をウェハ
上に開ける準備をする。それに使用されたフォトレジス
ト層は次に施される導体層の絶縁層として使用されるた
め除去されない。この導体層は金属化部として施され、
パターン化される。これらのパターンの精度及び整合精
度に対する要求は通常の方法で板面をパターン化する場
合よりも高度なものではないので、この金属化部は例え
ばシルク・スクリーニング及び導電性ペーストを使用し
て施してもよい。また同様にアルミニウム層の析出も考
えられるが、これは第２の粗いリソグラフィによりパタ
ーン化される。この金属化部はバーン・インテスト操作
を行った後、その下にあるフォトレジストからなる絶縁
層と共に溶剤で剥離（リフト・オフ）することにより取
り除いてもよい。
【００１１】デバイスが供給電圧用端子間で短絡する場
合も考えられる。その場合には給電線上に電圧降下が起
こるか又はウェハ全体に対する電圧供給が中断されるで
あろう。いずれの場合にも確実なバーン・インは不可能
となろう。従って導体層を、導体路から分岐部がデバイ
ス１の端子接触部２、３に通され、それぞれこれらの分
岐部の少なくとも１つにヒューズ４（図１参照）の作用
をする狭窄部を設けるようにパターン化すると有利であ
る。短絡が生じた場合当該デバイス内に極めて高い電流
が流れるためこのヒューズ４が切断され、それにより当
該デバイスの電圧供給が中断される。従って電圧供給に
使われる電源部はその値がこのヒューズ４の応動しきい
値よりも十分高いところにある電流制限部を有していな
ければならなず、それにより全てのデバイスが供給電圧
の短絡で切断された時初めて動作電圧が得られる。短絡
の発生に際し共通基板上にある全てのチップを短絡させ
ることを回避するため、この種のヒューズ４は基板がｐ
導電性にドープされている場合少なくとも陽極のために
設けられたリード線に装着される。反対に基板がｎ導電
性にドープされている場合ヒューズは陰極のために設け
られたリード線に設置される。安全を確保するために当
然端子接触部２、３への全てのリード線にこの種のヒュ
ーズを備えることもできる。
合も考えられる。その場合には給電線上に電圧降下が起
こるか又はウェハ全体に対する電圧供給が中断されるで
あろう。いずれの場合にも確実なバーン・インは不可能
となろう。従って導体層を、導体路から分岐部がデバイ
ス１の端子接触部２、３に通され、それぞれこれらの分
岐部の少なくとも１つにヒューズ４（図１参照）の作用
をする狭窄部を設けるようにパターン化すると有利であ
る。短絡が生じた場合当該デバイス内に極めて高い電流
が流れるためこのヒューズ４が切断され、それにより当
該デバイスの電圧供給が中断される。従って電圧供給に
使われる電源部はその値がこのヒューズ４の応動しきい
値よりも十分高いところにある電流制限部を有していな
ければならなず、それにより全てのデバイスが供給電圧
の短絡で切断された時初めて動作電圧が得られる。短絡
の発生に際し共通基板上にある全てのチップを短絡させ
ることを回避するため、この種のヒューズ４は基板がｐ
導電性にドープされている場合少なくとも陽極のために
設けられたリード線に装着される。反対に基板がｎ導電
性にドープされている場合ヒューズは陰極のために設け
られたリード線に設置される。安全を確保するために当
然端子接触部２、３への全てのリード線にこの種のヒュ
ーズを備えることもできる。
【００１２】バーン・インテスト後に導体層（例えばパ
ターン化された金属化物）は除去され、その際施された
絶縁層はリフト・オフ層として使用可能であるる。テス
トに耐え得たデバイスは細分化され、容器に入れること
ができる。従ってこの出費を要する組み立ては機能が完
全でエージングに耐え得るチップ対してだけ実施すれば
良いことになる。
ターン化された金属化物）は除去され、その際施された
絶縁層はリフト・オフ層として使用可能であるる。テス
トに耐え得たデバイスは細分化され、容器に入れること
ができる。従ってこの出費を要する組み立ては機能が完
全でエージングに耐え得るチップ対してだけ実施すれば
良いことになる。
【図１】本発明による半導体チップの上側に接続面から
対向してカム状に分岐する導体路を施されたデバイスの
平面図。
対向してカム状に分岐する導体路を施されたデバイスの
平面図。
１ デバイス ２、３ 端子接触部 ４ ヒューズ ５、６ 導体層 ７、８ 接続面
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 27/04 21/822 8832−4Ｍ Ｈ０１Ｌ 21/82 Ｒ 21/88 Ｚ 27/04 Ｈ
Claims (5)
- 【請求項１】 半導体ウェハ上にまとめて形成されてい
るテストすべきデバイス（１）に導電性のパターン化さ
れた導体層（５、６、７、８）を備え、この導体層を、
供給電圧を印加するために設けられたテストすべき各デ
バイス（１）の端子と供給電圧とがこの導体層を介して
接続可能になるようにパターン化し、この導体層を介し
て供給電圧が半導体ウェハ上にあるテストすべきデバイ
スに印加されるようにバーン・インテスト操作を実施
し、このテスト操作後に導体層を除去することを特徴と
する半導体デバイスにバーン・イン操作を実施するため
の方法。 - 【請求項２】 導体層がカム状のパターンを有してお
り、供給電圧のための接続面（７、８）からそれぞれ複
数のほぼ並列に向かい合って通されたそれぞれ複数の直
列に連続して配設されたデバイス（１）の端子接触部
（２、３）と導電性に接続されている導体路（５、６）
に分岐されていることを特徴とする請求項１記載の方
法。 - 【請求項３】 各デバイス（１）用の供給電圧の端子用
に備えられた導体路（５、６）の少なくとも１方の狭窄
部を特にヒューズ（４）として形成することを特徴とす
る請求項１又は２記載の方法。 - 【請求項４】 ヒューズ（４）を、半導体ウェハの導電
形の符号又は半導体ウェハ内に当該デバイス（１）の機
能素子を形成するために作られたドープされた範囲（ｎ
ウェル又はｐウェル）の符号に相当する符号の供給電圧
の電極端子用に備えられた導体路（５）内に形成するこ
とを特徴とする請求項３記載の方法。 - 【請求項５】 導体層（５、６、７、８）を施す前に絶
縁層を施し、供給電圧の端子用に設けられたデバイス
（１）の部位に接触孔を設け、バーン・インテスト操作
後にこの絶縁層をリフト・オフ層として使用して導体層
を除去することを特徴とする請求項１ないし４の１つに
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4400118A DE4400118A1 (de) | 1994-01-04 | 1994-01-04 | Verfahren zum Durchführen von Burn-in-Prozeduren an Halbleiterchips |
| DE4400118.5 | 1994-01-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211756A true JPH07211756A (ja) | 1995-08-11 |
Family
ID=6507455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6337241A Withdrawn JPH07211756A (ja) | 1994-01-04 | 1994-12-26 | 半導体チップにバーン・イン操作を実施するための方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0661550A3 (ja) |
| JP (1) | JPH07211756A (ja) |
| KR (1) | KR950024290A (ja) |
| DE (1) | DE4400118A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114578216A (zh) * | 2022-04-30 | 2022-06-03 | 南昌耀德精密五金有限公司 | 一种芯片测试用导电装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600257A (en) * | 1995-08-09 | 1997-02-04 | International Business Machines Corporation | Semiconductor wafer test and burn-in |
| DE19707312C2 (de) * | 1997-02-11 | 2002-10-24 | X Fab Semiconductor Foundries | Schaltungsanordnung zur Verbesserung der Zuverlässigkeit beim Prüfen integrierter Schaltkreise |
| US6008523A (en) * | 1998-08-26 | 1999-12-28 | Siemens Aktiengesellschaft | Electrical fuses with tight pitches and method of fabrication in semiconductors |
| DE19936321C2 (de) * | 1999-08-02 | 2003-12-24 | Infineon Technologies Ag | Anordnung und Verfahren zum Testen einer Vielzahl von Halbleiterchips auf Waferebene |
| DE10152086B4 (de) | 2001-10-23 | 2007-03-22 | Infineon Technologies Ag | Verfahren zum Testen einer Mehrzahl von Bauelementen auf einem Wafer mit einer gemeinsamen Datenleitung und einer gemeinsamen Versorgungsleitung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281449A (en) * | 1979-12-21 | 1981-08-04 | Harris Corporation | Method for qualifying biased burn-in integrated circuits on a wafer level |
| JP2585799B2 (ja) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
| US5047711A (en) * | 1989-08-23 | 1991-09-10 | Silicon Connections Corporation | Wafer-level burn-in testing of integrated circuits |
| EP0494782B1 (en) * | 1991-01-11 | 1997-04-23 | Texas Instruments Incorporated | Wafer burn-in and test system and method of making the same |
-
1994
- 1994-01-04 DE DE4400118A patent/DE4400118A1/de not_active Withdrawn
- 1994-12-26 JP JP6337241A patent/JPH07211756A/ja not_active Withdrawn
- 1994-12-27 KR KR1019940037172A patent/KR950024290A/ko not_active Withdrawn
- 1994-12-30 EP EP94120963A patent/EP0661550A3/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114578216A (zh) * | 2022-04-30 | 2022-06-03 | 南昌耀德精密五金有限公司 | 一种芯片测试用导电装置 |
| CN114578216B (zh) * | 2022-04-30 | 2022-07-15 | 南昌耀德精密五金有限公司 | 一种芯片测试用导电装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0661550A3 (de) | 1997-01-08 |
| DE4400118A1 (de) | 1995-07-06 |
| KR950024290A (ko) | 1995-08-21 |
| EP0661550A2 (de) | 1995-07-05 |
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