JPH07111521B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
- Publication number
- JPH07111521B2 JPH07111521B2 JP22875487A JP22875487A JPH07111521B2 JP H07111521 B2 JPH07111521 B2 JP H07111521B2 JP 22875487 A JP22875487 A JP 22875487A JP 22875487 A JP22875487 A JP 22875487A JP H07111521 B2 JPH07111521 B2 JP H07111521B2
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- JP
- Japan
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- bus line
- pixel electrode
- liquid crystal
- gate bus
- conductive film
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、アクティブマトリクス型液晶表示装置の構造
に関し、 画素電極とドレインバスラインとの間の容量を減少さ
せ、ドレインバスラインの電位による画素電極の電圧変
動の防止と、光によるリーク電流の発生を防止するため
動作半導体層の遮光とともに、ブラックストライプを設
けるという課題を一挙に解決することを目的とし、 絶縁性基板上にマトリクス状に配列された画素対応の薄
膜トランジスタ及び該薄膜トランジスタにより駆動され
る液晶セルの画素電極と、前記画素の行方向に配設され
たゲートバスライン及び列方向に配設されたドレインバ
スラインとを具備する液晶表示構成において、前記各ド
レインバスラインの各画素電極対応部分と、該画素電極
に連なる薄膜トランジスタとを保護絶縁膜を介してそれ
ぞれ個別に被覆する遮光性の導電膜を設け、且つ該導電
膜パターンの一部を走査順位が前位のゲートバスライン
上に延長して当該ゲートバスラインに接続した構成とす
る。
に関し、 画素電極とドレインバスラインとの間の容量を減少さ
せ、ドレインバスラインの電位による画素電極の電圧変
動の防止と、光によるリーク電流の発生を防止するため
動作半導体層の遮光とともに、ブラックストライプを設
けるという課題を一挙に解決することを目的とし、 絶縁性基板上にマトリクス状に配列された画素対応の薄
膜トランジスタ及び該薄膜トランジスタにより駆動され
る液晶セルの画素電極と、前記画素の行方向に配設され
たゲートバスライン及び列方向に配設されたドレインバ
スラインとを具備する液晶表示構成において、前記各ド
レインバスラインの各画素電極対応部分と、該画素電極
に連なる薄膜トランジスタとを保護絶縁膜を介してそれ
ぞれ個別に被覆する遮光性の導電膜を設け、且つ該導電
膜パターンの一部を走査順位が前位のゲートバスライン
上に延長して当該ゲートバスラインに接続した構成とす
る。
本発明はアクティブマトリクス型液晶表示装置の構造に
関する。
関する。
鮮明な画像を得るには画素電極の電圧を正確に制御する
必要がある。しかしバスラインとの容量結合が生じ、画
素電極の電圧が変動してしまう。このため、画素電極の
電圧変動を抑える構造が必要である。
必要がある。しかしバスラインとの容量結合が生じ、画
素電極の電圧が変動してしまう。このため、画素電極の
電圧変動を抑える構造が必要である。
第４図（ａ）は従来のアクティブマトリクス型液晶表示
装置におけるTFTマトリクスパネルの構造を示す図で、
図中、１はガラス基板、２はドレインバスライン、３は
ゲートバスライン、４はTFT、６は画素電極である。同
図に示すように、従来のTFTマトリクスは、ドレインバ
スライン２と画素電極６とが、隣接して配置された構造
を有する。
装置におけるTFTマトリクスパネルの構造を示す図で、
図中、１はガラス基板、２はドレインバスライン、３は
ゲートバスライン、４はTFT、６は画素電極である。同
図に示すように、従来のTFTマトリクスは、ドレインバ
スライン２と画素電極６とが、隣接して配置された構造
を有する。
そのため、画素電極６とドレインバスライン２との間に
容量CDSが生じる。
容量CDSが生じる。
この容量CDSは、同図（ｂ）に見られる如く、画素電極
６及びドレインバスライン２表面同士の間の容量成分C
DS1と裏面同士の間の容量成分CDS2とからなり、従ってC
DS＝CDS1＋CDS2で表される。
６及びドレインバスライン２表面同士の間の容量成分C
DS1と裏面同士の間の容量成分CDS2とからなり、従ってC
DS＝CDS1＋CDS2で表される。
上記容量CDSによってドレインバスライン２と画素電極
６とが結合され、ドレインバスライン２の電圧変化によ
って、画素電極６の電位が容易に変動する。
６とが結合され、ドレインバスライン２の電圧変化によ
って、画素電極６の電位が容易に変動する。
またTFTの動作半導体層はa-Si（アモルファス・シリコ
ン）層を用いて形成されているため、光によるリーク電
流が生起されるという問題がある。更に鮮明な画像を得
るためにコントラストを高めることを要請されており、
そのためにはブラックストライプを設けることが望まし
い。
ン）層を用いて形成されているため、光によるリーク電
流が生起されるという問題がある。更に鮮明な画像を得
るためにコントラストを高めることを要請されており、
そのためにはブラックストライプを設けることが望まし
い。
上述したように従来のTFTマトリクスパネルの構成で
は、画素電極６とドレインバスライン２との間の容量C
DSに二つの容量成分を含むので、その値が大きくなり、
そのため画素電極６の電位がドレイン電圧の変化によっ
て容易に影響され、また動作半導体層に光が入射すると
リーク電流が流れるという問題があり、一方では鮮明な
画像を得るためにブラックストライプを設けることが望
まれている。
は、画素電極６とドレインバスライン２との間の容量C
DSに二つの容量成分を含むので、その値が大きくなり、
そのため画素電極６の電位がドレイン電圧の変化によっ
て容易に影響され、また動作半導体層に光が入射すると
リーク電流が流れるという問題があり、一方では鮮明な
画像を得るためにブラックストライプを設けることが望
まれている。
本発明は、画素電極とドレインバスラインとの間の容量
を減少させ、ドレインバスラインの電位による画素電極
の電圧変動の防止と、光によるリーク電流の発生を防止
するため動作半導体層の遮光とともに、ブラックストラ
イプを設けるという課題を一挙に解決することを目的と
する。
を減少させ、ドレインバスラインの電位による画素電極
の電圧変動の防止と、光によるリーク電流の発生を防止
するため動作半導体層の遮光とともに、ブラックストラ
イプを設けるという課題を一挙に解決することを目的と
する。
〔問題点を解決するための手段〕 以下本発明の原理を第１図（ａ）〜（ｃ）に示すアクテ
ィブマトリクスパネルにより説明する。なお同図
（ｂ），（ｃ）は、（ａ）のＢ−Ｂ矢視部,C−Ｃ矢視部
を示す要部断面図である。
ィブマトリクスパネルにより説明する。なお同図
（ｂ），（ｃ）は、（ａ）のＢ−Ｂ矢視部,C−Ｃ矢視部
を示す要部断面図である。
本発明においては、同図（ａ），（ｂ）に示すように、
ガラス基板１のような絶縁性基板上に形成されたドレイ
ンバスライン2,ゲートバスライン３およびTFT4の上に、
保護絶縁膜５を介して画素対応の遮光性導電膜７を設
け、且つその導電膜７のパターンの一部を同図（ｃ）に
見られるように、走査順位が前位のゲートバスライン上
に延長して当該ゲートバスライン３に接続したものであ
る。
ガラス基板１のような絶縁性基板上に形成されたドレイ
ンバスライン2,ゲートバスライン３およびTFT4の上に、
保護絶縁膜５を介して画素対応の遮光性導電膜７を設
け、且つその導電膜７のパターンの一部を同図（ｃ）に
見られるように、走査順位が前位のゲートバスライン上
に延長して当該ゲートバスライン３に接続したものであ
る。
上記遮光性導電膜７は走査順位が前位のゲートバスライ
ン３に接続されているので、その電位は走査順位が前位
のゲートバスライン３が走査された時以外は０電位とな
る。従って導電膜７は画素電極６とドレインバスライン
２間のシールド膜として働き、前述の寄生容量CDSから
容量成分CDS1がなくなり、その結果、裏面同士の間の容
量成分CDS2のみが残留することとなる。
ン３に接続されているので、その電位は走査順位が前位
のゲートバスライン３が走査された時以外は０電位とな
る。従って導電膜７は画素電極６とドレインバスライン
２間のシールド膜として働き、前述の寄生容量CDSから
容量成分CDS1がなくなり、その結果、裏面同士の間の容
量成分CDS2のみが残留することとなる。
この二つの容量成分の大きさは、CDS2を構成するガラス
の誘電率ε２が４程度であるのに対して、CDS1を構成す
る液晶の誘電率ε１は10〜15程度で、ε２の約３倍ほど
である。従ってCDS1はCDS2の凡そ３倍程度あるので、こ
れが無くなることにより、画素電極６とドレインバスラ
イン２間の容量CDSは従来の約1/4に減少する。そのた
め、画素電極６の電位VLCに対するドレインバスライン
２の電位VDの影響は非常に小さくなり、望ましくない電
圧変動が抑制され、良好な画質が得られる。
の誘電率ε２が４程度であるのに対して、CDS1を構成す
る液晶の誘電率ε１は10〜15程度で、ε２の約３倍ほど
である。従ってCDS1はCDS2の凡そ３倍程度あるので、こ
れが無くなることにより、画素電極６とドレインバスラ
イン２間の容量CDSは従来の約1/4に減少する。そのた
め、画素電極６の電位VLCに対するドレインバスライン
２の電位VDの影響は非常に小さくなり、望ましくない電
圧変動が抑制され、良好な画質が得られる。
また上記遮光性導電膜７はTFT4を被覆しているので、光
はTFT4に入射せず、従って光によるリーク電流が流れる
ことがなくなる。
はTFT4に入射せず、従って光によるリーク電流が流れる
ことがなくなる。
更に上記導電膜７はドレインバスライン２とともにゲー
トバスライン３の上を被覆するよう配設しているので、
各画素は導電膜７で取り囲まれた構成となる。この導電
膜７は不透明膜であるため、ブラック・ストライプとし
て働く。
トバスライン３の上を被覆するよう配設しているので、
各画素は導電膜７で取り囲まれた構成となる。この導電
膜７は不透明膜であるため、ブラック・ストライプとし
て働く。
以下本発明の一実施例におけるTFTマトリクスパネル
を、その製造方法とともに第２図（ａ）〜（ｐ）により
説明する。なお、同図（ａ）〜（ｈ），及び（ｉ）〜
（ｐ）は、それぞれ前記第１図（ａ）のＢ−Ｂ矢視部,C
−Ｃ矢視部を示す断面図である。
を、その製造方法とともに第２図（ａ）〜（ｐ）により
説明する。なお、同図（ａ）〜（ｈ），及び（ｉ）〜
（ｐ）は、それぞれ前記第１図（ａ）のＢ−Ｂ矢視部,C
−Ｃ矢視部を示す断面図である。
まずガラス基板１のような絶縁性基板上に、厚さ約800
ÅのTi（チタン）からなるゲートバスライン３を形成
し、図示はしていないが、ゲート絶縁膜，動作半導体
層，コンタクト層を形成した後、厚さ約800ÅのCr（ク
ロム）と厚さ約１μｍのAl（アルミニウム）からなるド
レインバスライン２を形成する。
ÅのTi（チタン）からなるゲートバスライン３を形成
し、図示はしていないが、ゲート絶縁膜，動作半導体
層，コンタクト層を形成した後、厚さ約800ÅのCr（ク
ロム）と厚さ約１μｍのAl（アルミニウム）からなるド
レインバスライン２を形成する。
次いで上記ゲートバスライン3,ドレインバスライン２上
を含むガラス基板上に、塗布法によりポリイミド樹脂膜
５を約１μｍの厚さに形成する。
を含むガラス基板上に、塗布法によりポリイミド樹脂膜
５を約１μｍの厚さに形成する。
次いで上記ポリイミド樹脂膜５上に所定のパターンに従
ってレジスト膜８を形成する。このレジスト膜８は、TF
T部，ドレインバスライン２上およびゲートバスライン
３上を被覆するパターンとする。ただし、ゲートバスラ
イン３上には、（ｋ）に示すように開口を設けておく。
ってレジスト膜８を形成する。このレジスト膜８は、TF
T部，ドレインバスライン２上およびゲートバスライン
３上を被覆するパターンとする。ただし、ゲートバスラ
イン３上には、（ｋ）に示すように開口を設けておく。
上記レジスト膜８をマスクとしてガスプラズマエッチン
グを行った後、レジスト膜８を除去する。以上で所望部
位を被覆するポリイミドからなる保護絶縁膜５が形成さ
れる。この保護絶縁膜５は、TFT部，ドレインバスライ
ン２上およびゲートバスライン３上を被覆するが、ゲー
トバスライン３上では図示したように開口９が形成さ
れ、この開口部でゲートバスライン３は表面を露呈す
る。
グを行った後、レジスト膜８を除去する。以上で所望部
位を被覆するポリイミドからなる保護絶縁膜５が形成さ
れる。この保護絶縁膜５は、TFT部，ドレインバスライ
ン２上およびゲートバスライン３上を被覆するが、ゲー
トバスライン３上では図示したように開口９が形成さ
れ、この開口部でゲートバスライン３は表面を露呈す
る。
次いで上記ゲートバスライン3,ドレインバスライン２を
被覆するレジスト膜（図示せず）を形成し、これをマス
クとしてITO層を凡そ800Åの厚さに被着せしめた後、上
記レジスト膜を除去する際、同時にその上に付着したIT
O層の不要部分を除去する。以上でITOよりなる画素電極
６が形成される。
被覆するレジスト膜（図示せず）を形成し、これをマス
クとしてITO層を凡そ800Åの厚さに被着せしめた後、上
記レジスト膜を除去する際、同時にその上に付着したIT
O層の不要部分を除去する。以上でITOよりなる画素電極
６が形成される。
次いで不透明導電膜であるCrを凡そ1000Åの厚さに、Al
層を約3000Åの厚さに順次形成し、遮光性導電膜７を形
成する。ここでこの遮光性導電膜７は（ｎ）に見られる
如く、上記開口９内においてゲートバスライン３と電気
的に接続される。
層を約3000Åの厚さに順次形成し、遮光性導電膜７を形
成する。ここでこの遮光性導電膜７は（ｎ）に見られる
如く、上記開口９内においてゲートバスライン３と電気
的に接続される。
次いでドレインバスライン２上及びゲートバスライン３
上を被するレジスト膜９′を形成する。
上を被するレジスト膜９′を形成する。
次いで上記レジスト膜９′をマスクとしてウェットエッ
チングを行い、遮光性導電膜７の不要部を除去する。以
上で前記第１図（ａ）にて説明した如く、各画素ごとに
TFT4部，ドレインバスライン２上を被覆するとともに、
走査順位が前位のゲートバスライン２上を被覆し且つこ
れに接続する遮光性導電膜７が形成される。
チングを行い、遮光性導電膜７の不要部を除去する。以
上で前記第１図（ａ）にて説明した如く、各画素ごとに
TFT4部，ドレインバスライン２上を被覆するとともに、
走査順位が前位のゲートバスライン２上を被覆し且つこ
れに接続する遮光性導電膜７が形成される。
以上のように構成した本実施例の動作を第３図（ａ）に
示す。ゲート電圧VGによって一つのゲートバスライン３
が選択された時、ドレインバスライン２に与えられるデ
ータ電圧VDとドレインの基準電圧との差が、VLCとして
液晶セルの両端に印加される。
示す。ゲート電圧VGによって一つのゲートバスライン３
が選択された時、ドレインバスライン２に与えられるデ
ータ電圧VDとドレインの基準電圧との差が、VLCとして
液晶セルの両端に印加される。
本実施例ではドレイン電極は、走査順位が前位のゲート
バスラインに遮光性導電膜７を介して接続されているの
で、上記ドレインの基準電圧は上記前位のゲートバスラ
インの電圧VG-1となる。この前位のゲートバスラインは
既に走査が終了しているので、その電圧VG-1はオフ電圧
となっており、これは次の走査時まで持続する。
バスラインに遮光性導電膜７を介して接続されているの
で、上記ドレインの基準電圧は上記前位のゲートバスラ
インの電圧VG-1となる。この前位のゲートバスラインは
既に走査が終了しているので、その電圧VG-1はオフ電圧
となっており、これは次の走査時まで持続する。
本実施例の構造では上記遮光性導電膜７の電位は、走査
順位が前位のゲートバスライン３に接続しているので、
上述のVG-1となる。従って同図（ｂ）に見られる如くガ
ラス基板１の表面側では、ドレインバスライン（ドレイ
ン電極）と画素電極６との間が低電位の遮光性導電膜７
でシールドされたこととなり、画素電極６の電位VLCは
ドレインバスライン２の電位VDの変動による影響を殆ど
受けることがなくなり、安定した画質が得られる。
順位が前位のゲートバスライン３に接続しているので、
上述のVG-1となる。従って同図（ｂ）に見られる如くガ
ラス基板１の表面側では、ドレインバスライン（ドレイ
ン電極）と画素電極６との間が低電位の遮光性導電膜７
でシールドされたこととなり、画素電極６の電位VLCは
ドレインバスライン２の電位VDの変動による影響を殆ど
受けることがなくなり、安定した画質が得られる。
また、本実施例の遮光性導電膜７は、各TFT4上を遮光す
るので、たとえ光が入射してもその影響を受けることが
なく、従って光によるリーク電流を生じないので、動作
が安定する。
るので、たとえ光が入射してもその影響を受けることが
なく、従って光によるリーク電流を生じないので、動作
が安定する。
更に、本実施例の遮光性導電膜７は直交配置されたドレ
インバスライン２とゲートバスライン３の双方を殆ど被
覆しているので、各画素はこの遮光性導電膜７で取り囲
まれたこととなる。従って表示上ではこの遮光性導電膜
７はブラックストライプとして働く。
インバスライン２とゲートバスライン３の双方を殆ど被
覆しているので、各画素はこの遮光性導電膜７で取り囲
まれたこととなる。従って表示上ではこの遮光性導電膜
７はブラックストライプとして働く。
このように多目的に作用する遮光性導電膜７を本実施例
では、膜形成工程とこれのエッチング工程を一回実施す
るのみで形成できるので、製造は至って容易である。
では、膜形成工程とこれのエッチング工程を一回実施す
るのみで形成できるので、製造は至って容易である。
以上説明した如く本発明によれば、容量結合による画素
電極の電圧変動を抑制することができ、且つTFTの光に
よるリーク電流の発生が防止されるので、動作特性が安
定となり、鮮明な画像をうるためのこまかな電圧制御が
容易となる。しかも、各画素にはブラックストライプが
配設されるので、画像が鮮明となる。
電極の電圧変動を抑制することができ、且つTFTの光に
よるリーク電流の発生が防止されるので、動作特性が安
定となり、鮮明な画像をうるためのこまかな電圧制御が
容易となる。しかも、各画素にはブラックストライプが
配設されるので、画像が鮮明となる。
第１図は本発明の構成を示す図であって、（ａ）は要部
平面図、（ｂ），（ｃ）は（ａ）のＢ−Ｂ矢視部,C−Ｃ
矢視部を示す断面図、 第２図（ａ）〜（ｐ）は本発明一実施例の説明図、 第３図（ａ），（ｂ）は上記一実施例の効果説明図、 第４図（ａ），（ｂ）は従来のTFTマトリクスパネル説
明図である。 図において、 １はガラス基板（透明絶縁性基板）、２はドレインバス
ライン、３はゲートバスライン、４はTFT（薄膜トラン
ジスタ）、５は保護絶縁膜、６は画素電極、７は遮光性
導電膜 を示す。
平面図、（ｂ），（ｃ）は（ａ）のＢ−Ｂ矢視部,C−Ｃ
矢視部を示す断面図、 第２図（ａ）〜（ｐ）は本発明一実施例の説明図、 第３図（ａ），（ｂ）は上記一実施例の効果説明図、 第４図（ａ），（ｂ）は従来のTFTマトリクスパネル説
明図である。 図において、 １はガラス基板（透明絶縁性基板）、２はドレインバス
ライン、３はゲートバスライン、４はTFT（薄膜トラン
ジスタ）、５は保護絶縁膜、６は画素電極、７は遮光性
導電膜 を示す。
Claims (1)
- 【請求項１】絶縁性基板上にマトリクス状に配列された
画素対応の薄膜トランジスタ及び該薄膜トランジスタに
より駆動される液晶セルの画素電極と、前記画素の行方
向に配設されたゲートバスライン及び列方向に配設され
たドレインバスラインとを具備する液晶表示構成におい
て、 前記各ドレインバスラインの各画素電極対応部分と、該
画素電極に連なる薄膜トランジスタとを保護絶縁膜を介
してそれぞれ個別に被覆する遮光性の導電膜を設け、且
つ該導電膜パターンの一部を走査順位が前位のゲートバ
スライン上に延長して当該ゲートバスラインに接続した
ことを特徴とするアクティブマトリクス型液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22875487A JPH07111521B2 (ja) | 1987-09-11 | 1987-09-11 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22875487A JPH07111521B2 (ja) | 1987-09-11 | 1987-09-11 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6472121A JPS6472121A (en) | 1989-03-17 |
| JPH07111521B2 true JPH07111521B2 (ja) | 1995-11-29 |
Family
ID=16881304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22875487A Expired - Lifetime JPH07111521B2 (ja) | 1987-09-11 | 1987-09-11 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111521B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2245741A (en) * | 1990-06-27 | 1992-01-08 | Philips Electronic Associated | Active matrix liquid crystal devices |
| JP2711015B2 (ja) * | 1990-07-25 | 1998-02-10 | 三菱電機株式会社 | マトリクス形表示装置 |
| JP2518510B2 (ja) * | 1993-04-22 | 1996-07-24 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| JP2777545B2 (ja) * | 1994-12-05 | 1998-07-16 | 株式会社フロンテック | アクティブマトリクス液晶表示素子 |
| JP3685869B2 (ja) * | 1996-05-08 | 2005-08-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595229A (ja) * | 1982-07-01 | 1984-01-12 | Asahi Glass Co Ltd | 画像表示装置 |
| JPS61134785A (ja) * | 1984-12-06 | 1986-06-21 | 松下電器産業株式会社 | 画像表示装置 |
-
1987
- 1987-09-11 JP JP22875487A patent/JPH07111521B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6472121A (en) | 1989-03-17 |
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