JPH07106566A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】半導体集積回路装置において素子が微細
化されるにつれてゲート抵抗やソース抵抗、ドレイン抵
抗等が寄生抵抗として作用し、動作速度に制約を与える
ようになる。これらの抵抗を下げる技術として自己整合
によるシリサイド形成法（サリサイド法）が知られてい
る。このサリサイド法に用いられるシリサイドとしては
サリサイド中最も抵抗が低いチタンシリサイド（ＴｉＳ
ｉ2 ）が有望と考えられている。この方法では、図２４
に示すようにゲート電極７１、ゲート側壁７２、ソース
・ドレイン領域７３，７４、フィールド酸化膜領域７５
を従来の多結晶シリコンゲートＭＯＳＦＥＴの製造プロ
セスによって形成し、この後、図２５に示すように低抵
抗化を行う領域を露出させて全面にチタン膜７６を形成
し、熱処理によってシリサイド化反応を起こさせ、多結
晶シリコンやシリコン基板と接している部分だけシリサ
イド層７７，７８，７９を形成する。次に、図２６に示
すように未反応部分のチタン膜を選択的に除去する。2. Description of the Related Art As elements are miniaturized in semiconductor integrated circuit devices, gate resistances, source resistances, drain resistances, etc. act as parasitic resistances, thereby limiting the operating speed. A self-aligned silicide formation method (salicide method) is known as a technique for reducing these resistances. Titanium silicide (TiS), which has the lowest resistance among salicide, is used as the silicide used in the salicide method.
i 2 ) is considered promising. In this method, as shown in FIG.
, The gate electrode 71, the gate sidewall 72, the source / drain regions 73 and 74, and the field oxide film region 75.
Is formed by a conventional manufacturing process of a polycrystalline silicon gate MOSFET, and thereafter, as shown in FIG. 25, a region for low resistance is exposed to form a titanium film 76 on the entire surface, and a silicidation reaction is caused by heat treatment. Then, the silicide layers 77, 78, 79 are formed only in the portion in contact with the polycrystalline silicon or the silicon substrate. Next, as shown in FIG. 26, the titanium film in the unreacted portion is selectively removed.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法で形成したプロセスでは種々の問題を有し
ている。代表的な問題について以下に記述する。However, the process formed by the above-mentioned conventional method has various problems. The typical problems are described below.
【０００４】（１）シリサイド化反応中にゲート電極７
１およびソース・ドレイン領域７３，７４上に形成され
たチタンシリサイド中のシリコンがチタン層中に拡散し
てゲート側壁７２上に延出し、ゲート電極７１とソース
・ドレイン領域７３，７４間をショートさせる。(1) Gate electrode 7 during silicidation reaction
1 and the silicon in the titanium silicide formed on the source / drain regions 73 and 74 diffuses into the titanium layer and extends onto the gate side wall 72 to short-circuit the gate electrode 71 and the source / drain regions 73 and 74. .
【０００５】（２）シリサイドを形成する下地シリコン
の不純物濃度によりシリサイド形成速度が異なり、特に
Ｎ型高濃度領域上ではシリサイド化がほとんど進行しな
い。そこで、前述の（１）の問題に対しては特開昭６１
−２７６３７３号公報及び特開平４−３４２１４１号公
報において、図２７に示すように、ゲート電極となる多
結晶シリコン８０上に予めメタル（あるいはシリサイド
膜）８１を形成してからその上に絶縁膜８２を形成し、
ゲート電極のパターニングと同時にゲート電極上にシリ
サイドおよび絶縁膜を形成する技術が示されている。こ
の方法では通常のサリサイド工程に加え、成膜工程の増
加やエッチング工程の複雑化等工程負荷が増大してしま
う。この他サイドウォール上でのシリサイド形成を抑制
するための工夫をしたり（特開平４−１９６４４２号公
報，特開平４−１５２６３７号公報，特開平４−３４８
５３２号公報等）、シリサイドの形成が必要な領域のみ
に選択的に形成する方法が提案されている（特開昭６２
−４３１２４号公報，特開平２−６５１２８号公報，特
開平４−３５７８２８号公報等）がいずれも工程コスト
増や工程安定性、再現性に問題があると考えられる。(2) The rate of silicide formation varies depending on the impurity concentration of the underlying silicon forming the silicide, and the silicidation hardly progresses especially on the N-type high concentration region. Therefore, as for the above-mentioned problem (1), JP-A-61-61
In JP-A-276373 and JP-A-4-342141, as shown in FIG. 27, a metal (or a silicide film) 81 is formed in advance on polycrystalline silicon 80 to be a gate electrode, and then an insulating film 82 is formed thereon. To form
A technique for forming a silicide and an insulating film on the gate electrode at the same time as patterning the gate electrode is shown. In this method, in addition to the usual salicide process, the process load such as an increase in the film forming process and a complicated etching process is increased. In addition to this, some measures have been taken to suppress the formation of silicide on the sidewalls (Japanese Patent Laid-Open Nos. 4-196442, 4-152637, and 4-348).
(Japanese Patent Laid-Open No. 532, etc.), a method of selectively forming a silicide only in a region where the silicide needs to be formed has been proposed (JP-A-62-62).
No. 43124, Japanese Patent Application Laid-Open No. 2-65128, Japanese Patent Application Laid-Open No. 4-357828), it is considered that there is a problem in process cost increase, process stability, and reproducibility.
【０００６】又、前述の（２）の問題点に対しては低濃
度あるいは無添加の多結晶シリコン、非晶質シリコンを
高濃度領域上に形成し、その上にシリサイドを形成する
方法（特開平３−２９６２２０号公報，特開平５−２９
３４３号公報，特開平４−８８６４０号公報，特開平１
−１０６４６８号公報等）やＮ型拡散層の形成をシリサ
イド形成後に行う方法（特開昭６３−２９１４５７号公
報）が提案されているが工程増加および工程の複雑化と
なったり、後者ではＰ型拡散層とＮ型拡散層の抵抗値に
差が生じるといった問題点が考えられる。To solve the above problem (2), a method of forming low concentration or non-doped polycrystalline silicon or amorphous silicon on a high concentration region and forming a silicide thereon (special feature JP-A-3-296220 and JP-A-5-29
343, JP-A-4-88640, JP-A-1
No. 106468), and a method of forming an N-type diffusion layer after forming a silicide (Japanese Patent Laid-Open No. 63-291457), but the number of steps is increased and the steps are complicated, and the latter is P-type. A problem that the resistance value of the diffusion layer and the resistance value of the N-type diffusion layer differ may be considered.
【０００７】そこで、この発明の目的は、新規な方法に
よって、ゲート電極とソース・ドレイン領域間のショー
トを防止し、かつ、金属シリサイドを容易に配置できる
半導体装置の製造方法を提供することにある。Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device which can prevent a short circuit between a gate electrode and a source / drain region and can easily dispose a metal silicide by a novel method. .
【０００８】[0008]
【課題を解決するための手段】請求項１の発明は、シリ
コン基板にゲート酸化膜を形成するとともにそのゲート
酸化膜上に多結晶シリコンよりなるゲート電極を配置す
る第１工程と、前記シリコン基板上の全面にシリコン酸
化膜と選択除去が可能なサイドウォール形成用膜を形成
し、異方性エッチングによりゲート電極の側壁部に前記
サイドウォール形成用膜を残すとともに、ソース・ドレ
イン領域のゲート酸化膜を除去する第２工程と、前記シ
リコン基板上の全面に高融点金属を形成し、熱処理にて
ゲート領域上とソース領域上とドレイン領域上に金属シ
リサイドを形成する第３工程と、ソース・ドレイン領域
に高濃度不純物拡散層を形成するとともに、前記ゲート
電極の側壁部のサイドウォール形成用膜を除去する第４
工程とを備えた半導体装置の製造方法をその要旨とす
る。According to a first aspect of the present invention, there is provided a first step of forming a gate oxide film on a silicon substrate and disposing a gate electrode made of polycrystalline silicon on the gate oxide film, and the silicon substrate. A silicon oxide film and a side wall formation film that can be selectively removed are formed on the entire upper surface, and the side wall formation film is left on the side wall portion of the gate electrode by anisotropic etching, and the gate oxidation of the source / drain regions is performed. A second step of removing the film; a third step of forming a refractory metal on the entire surface of the silicon substrate and forming a metal silicide on the gate region, the source region and the drain region by heat treatment; A fourth step of forming a high-concentration impurity diffusion layer in the drain region and removing the side wall forming film on the side wall of the gate electrode;
The gist is a method of manufacturing a semiconductor device including the steps.
【０００９】ここで、前記サイドウォール形成用膜は、
酸化チタンあるいは窒化チタンを用いるのが好ましい。
又、前記高融点金属は、窒素を微量含有するものとする
のが好ましい。Here, the side wall forming film is
It is preferable to use titanium oxide or titanium nitride.
The refractory metal preferably contains a trace amount of nitrogen.
【００１０】さらに、前記窒素を微量含有する高融点金
属は、窒素を１〜１０ａｔｍ％含有するチタンとＴｉＮ
の積層膜であるものとするのが好ましい。請求項５の発
明は、シリコン基板にゲート酸化膜を形成するとともに
そのゲート酸化膜上に多結晶シリコンよりなるゲート電
極、高融点金属シリサイド、犠牲膜を順に配置する第１
工程と、前記シリコン基板上の全面にサイドウォール形
成用膜を形成し、異方性エッチングによりゲート電極の
側壁部にサイドウォール形成用膜を残すとともに、ソー
ス・ドレイン領域のゲート酸化膜を除去する第２工程
と、ソース・ドレイン領域に高融点金属シリサイド膜を
形成するとともにソース・ドレイン領域に高濃度不純物
拡散層を形成する第３工程と、前記ゲート電極上の犠牲
膜と、前記ゲート電極の側壁部のサイドウォール形成用
膜とを除去する第４工程とを備えた半導体装置の製造方
法をその要旨とする。Further, the refractory metal containing a small amount of nitrogen is titanium containing 1 to 10 atm% of nitrogen and TiN.
It is preferable that it is a laminated film of. According to a fifth aspect of the present invention, a gate oxide film is formed on a silicon substrate, and a gate electrode made of polycrystalline silicon, a refractory metal silicide, and a sacrificial film are sequentially arranged on the gate oxide film.
Step and forming a side wall forming film on the entire surface of the silicon substrate, leaving the side wall forming film on the side wall of the gate electrode by anisotropic etching, and removing the gate oxide film in the source / drain regions A second step, a third step of forming a refractory metal silicide film in the source / drain regions and a high-concentration impurity diffusion layer in the source / drain regions, a sacrificial film on the gate electrode, and a gate electrode The gist is a method of manufacturing a semiconductor device including a fourth step of removing the sidewall forming film on the sidewall portion.
【００１１】[0011]
【作用】請求項１の発明は、第１工程により、シリコン
基板にゲート酸化膜が形成されるとともにそのゲート酸
化膜上に多結晶シリコンよりなるゲート電極が配置さ
れ、第２工程により、シリコン基板上の全面にシリコン
酸化膜と選択除去が可能なサイドウォール形成用膜が形
成され、異方性エッチングによりゲート電極の側壁部に
サイドウォール形成用膜が残されるとともに、ソース・
ドレイン領域のゲート酸化膜が除去される。そして、第
３工程により、シリコン基板上の全面に高融点金属が形
成され、熱処理にてゲート領域上とソース領域上とドレ
イン領域上に金属シリサイドが形成され、第４工程によ
り、ソース・ドレイン領域に高濃度不純物拡散層が形成
されるとともに、ゲート電極の側壁部のサイドウォール
形成用膜が除去される。According to the first aspect of the present invention, the gate oxide film is formed on the silicon substrate by the first step, and the gate electrode made of polycrystalline silicon is arranged on the gate oxide film, and the silicon substrate is formed by the second step. A silicon oxide film and a side wall forming film that can be selectively removed are formed on the entire upper surface, and the side wall forming film is left on the side wall of the gate electrode by anisotropic etching.
The gate oxide film in the drain region is removed. Then, a refractory metal is formed on the entire surface of the silicon substrate by the third step, a metal silicide is formed on the gate region, the source region, and the drain region by heat treatment, and a source / drain region is formed by the fourth step. A high-concentration impurity diffusion layer is formed on the substrate, and the sidewall forming film on the sidewall of the gate electrode is removed.
【００１２】よって、ゲート電極の側壁に形成されたサ
イドウォール形成用膜が除去されるので、ゲート電極と
ソース・ドレイン領域との間のショートが回避される。
又、ソース・ドレイン領域に高濃度不純物拡散層を形成
する前にシリサイドを形成しているので、シリサイド化
を円滑に進めることができる。Thus, the side wall forming film formed on the side wall of the gate electrode is removed, so that a short circuit between the gate electrode and the source / drain region is avoided.
Further, since the silicide is formed before forming the high-concentration impurity diffusion layer in the source / drain regions, the silicidation can be smoothly promoted.
【００１３】請求項５の発明は、第１工程により、シリ
コン基板にゲート酸化膜が形成されるとともにそのゲー
ト酸化膜上に多結晶シリコンよりなるゲート電極、高融
点金属シリサイド、犠牲膜が順に配置される。そして、
第２工程により、シリコン基板上の全面にサイドウォー
ル形成用膜が形成され、異方性エッチングによりゲート
電極の側壁部にサイドウォール形成用膜が残されるとと
もに、ソース・ドレイン領域のゲート酸化膜が除去さ
れ、第３工程により、ソース・ドレイン領域に高融点金
属シリサイド膜が形成されるとともにソース・ドレイン
領域に高濃度不純物拡散層が形成される。さらに、第４
工程により、ゲート電極上の犠牲膜と、ゲート電極の側
壁部のサイドウォール形成用膜とが除去される。According to a fifth aspect of the present invention, in the first step, a gate oxide film is formed on a silicon substrate, and a gate electrode made of polycrystalline silicon, a refractory metal silicide, and a sacrificial film are sequentially arranged on the gate oxide film. To be done. And
By the second step, a side wall forming film is formed on the entire surface of the silicon substrate, the side wall forming film is left on the side wall of the gate electrode by anisotropic etching, and the gate oxide film in the source / drain regions is removed. By the third step, the refractory metal silicide film is formed in the source / drain regions and the high-concentration impurity diffusion layer is formed in the source / drain regions by the third step. Furthermore, the fourth
By the process, the sacrificial film on the gate electrode and the sidewall forming film on the sidewall of the gate electrode are removed.
【００１４】よって、ゲート電極の側壁に形成されたサ
イドウォール形成用膜が除去されるので、ゲート電極と
ソース・ドレイン領域との間のショートが回避される。
又、、高融点金属シリサイド膜を用いているので従来で
のシリサイド化の進行が進まないということが回避でき
る。Thus, since the side wall forming film formed on the side wall of the gate electrode is removed, a short circuit between the gate electrode and the source / drain region is avoided.
Further, since the refractory metal silicide film is used, it can be avoided that the conventional silicidation does not proceed.
【００１５】[0015]
【実施例】（第１実施例）以下、この発明を具体化した
第１実施例を図面に従って説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment embodying the present invention will be described below with reference to the drawings.
【００１６】半導体装置の製造工程を、図１〜図６に従
って説明する。図１に示すように、単結晶シリコン基板
１にフィールド酸化膜２及びゲート酸化膜３をそれぞれ
熱酸化により形成し、ゲート酸化膜３上に多結晶シリコ
ン（通常リンドープ）のゲート電極４を形成する。この
後、熱酸化によりゲート電極４の表面に薄い酸化膜５を
形成し、後工程のイオン注入時の保護膜とする。The manufacturing process of the semiconductor device will be described with reference to FIGS. As shown in FIG. 1, a field oxide film 2 and a gate oxide film 3 are formed on a single crystal silicon substrate 1 by thermal oxidation, respectively, and a gate electrode 4 of polycrystalline silicon (usually phosphorus-doped) is formed on the gate oxide film 3. . After that, a thin oxide film 5 is formed on the surface of the gate electrode 4 by thermal oxidation to serve as a protective film at the time of ion implantation in a later step.
【００１７】そして、図２に示すように、シリコン酸化
膜と選択除去が可能な絶縁膜（例えば、酸化チタン膜）
６をシリコン基板１の全面に形成する。尚、ここで、絶
縁膜（例えば、酸化チタン膜）６の代わりに導電膜（例
えば、窒化チタン膜）を用いてもよい。Then, as shown in FIG. 2, a silicon oxide film and an insulating film capable of being selectively removed (for example, a titanium oxide film).
6 is formed on the entire surface of the silicon substrate 1. Here, instead of the insulating film (for example, titanium oxide film) 6, a conductive film (for example, titanium nitride film) may be used.
【００１８】引き続き、図３に示すように、異方性エッ
チングによりゲート電極４の側壁の絶縁膜６を残す。
又、ソース・ドレイン領域上のゲート酸化膜３を除去し
てシリコン基板１を露出させる。さらに、高融点金属
（例えば、Ｔｉ）７をシリコン基板１の全面に形成す
る。尚、高融点金属７として、高融点金属化合物との積
層膜（例えば、ＴｉＮ／Ｔｉ）を用いてもよい。Subsequently, as shown in FIG. 3, the insulating film 6 on the sidewall of the gate electrode 4 is left by anisotropic etching.
Further, the gate oxide film 3 on the source / drain regions is removed to expose the silicon substrate 1. Further, a refractory metal (for example, Ti) 7 is formed on the entire surface of the silicon substrate 1. As the refractory metal 7, a laminated film with a refractory metal compound (for example, TiN / Ti) may be used.
【００１９】そして、図４に示すように、いわゆるサリ
サイド法によりシリコン上（ゲート領域、ソース・ドレ
イン領域）のみシリサイド化してシリサイドゲート電極
８，シリサイドソース領域９，シリサイドドレイン領域
１０を形成する。その後、シリサイド上からソース・ド
レイン領域に高濃度不純物をイオン注入する（Ｐチャネ
ルトランジスタにはＰ型、Ｎ型チャネルトランジスタに
はＮ型不純物を注入する）。次に、未反応部の高融点金
属（あるいはその化合物）を選択除去する。Then, as shown in FIG. 4, a silicide gate electrode 8, a silicide source region 9, and a silicide drain region 10 are formed by silicidizing only on silicon (gate region, source / drain region) by a so-called salicide method. After that, high-concentration impurities are ion-implanted into the source / drain regions from above the silicide (P-type impurities are injected into the P-channel transistor and N-type impurities are injected into the N-type channel transistor). Next, the refractory metal (or its compound) in the unreacted portion is selectively removed.
【００２０】このサリサイド工程において、図５に示す
ように、ゲート電極４の側壁の絶縁膜６も同時に選択的
に除去される（酸化チタン、窒化チタンはＨ2 ＳＯ4 と
Ｈ2Ｏ2 との混合液で除去可能）。この時、シリサイド
へのダメージなしで除去可能であり、ゲート電極４の側
壁下には酸化膜３が残るため次の低濃度不純物のイオン
注入工程にそのままマスクとして適用可能である。尚、
この低濃度不純物のイオン注入はゲート電極形成後（図
１）に実施してもよい。この場合、高濃度不純物のイオ
ン注入はサリサイド工程の選択除去工程後に行うことが
可能となる。In this salicide process, as shown in FIG. 5, the insulating film 6 on the side wall of the gate electrode 4 is also selectively removed at the same time (titanium oxide and titanium nitride are H 2 SO 4 and H 2 O 2 ). Can be removed with a mixed solution). At this time, it can be removed without damaging the silicide, and since the oxide film 3 remains under the side wall of the gate electrode 4, it can be directly applied as a mask in the next low concentration impurity ion implantation step. still,
The ion implantation of the low concentration impurity may be performed after the gate electrode is formed (FIG. 1). In this case, ion implantation of the high-concentration impurity can be performed after the selective removal step of the salicide step.
【００２１】又、ゲート電極４の側壁上で不必要に形成
されたシリサイドもゲート電極４の側壁を除去すること
で除去され、電極間の短絡の問題は回避される。そし
て、図６に示すように、ソース・ドレイン領域に低濃度
不純物のイオン注入を行い、その後、層間絶縁膜１１
（例えば、ＢＰＳＧ）を形成する。さらに、熱処理し、
拡散層１２ａ，１２ｂ，１３ａ，１３ｂを形成すること
でトランジスタ部の製造工程が終わる。Unnecessarily formed silicide on the side wall of the gate electrode 4 is also removed by removing the side wall of the gate electrode 4, and the problem of short circuit between the electrodes is avoided. Then, as shown in FIG. 6, ion implantation of low-concentration impurities is performed in the source / drain regions, and thereafter, the interlayer insulating film 11 is formed.
(Eg BPSG). Further heat treatment,
By forming the diffusion layers 12a, 12b, 13a and 13b, the manufacturing process of the transistor part is completed.
【００２２】本実施例では、高濃度拡散層形成前にシリ
サイドを形成しているためＰ型、Ｎ型領域でのシリサイ
ド形成の不均一性も問題とならない。このように本実施
例では、シリコン基板１にゲート酸化膜３を形成すると
ともにそのゲート酸化膜３上に多結晶シリコンよりなる
ゲート電極４を配置し（第１工程）、シリコン基板１上
の全面にシリコン酸化膜３と選択除去が可能なサイドウ
ォール形成用膜としての絶縁膜６を形成し、異方性エッ
チングによりゲート電極４の側壁部に絶縁膜６を残すと
ともに、ソース・ドレイン領域のゲート酸化膜３を除去
し（第２工程）、シリコン基板１上の全面に高融点金属
７を形成し、熱処理にてゲート領域上とソース領域上と
ドレイン領域上に金属シリサイド（８，９，１０）を形
成し（第３工程）、ソース・ドレイン領域に高濃度不純
物拡散層を形成するとともにゲート電極４の側壁部の絶
縁膜６を除去した（第４工程）。In this embodiment, since the silicide is formed before the high-concentration diffusion layer is formed, the unevenness of the silicide formation in the P-type and N-type regions does not pose a problem. As described above, in this embodiment, the gate oxide film 3 is formed on the silicon substrate 1, and the gate electrode 4 made of polycrystalline silicon is arranged on the gate oxide film 3 (first step). A silicon oxide film 3 and an insulating film 6 as a side wall forming film which can be selectively removed are formed on the silicon oxide film 3, and the insulating film 6 is left on the side wall portion of the gate electrode 4 by anisotropic etching, and the gate of the source / drain region is formed. The oxide film 3 is removed (second step), a refractory metal 7 is formed on the entire surface of the silicon substrate 1, and a metal silicide (8, 9, 10) is formed on the gate region, the source region, and the drain region by heat treatment. ) Is formed (third step), a high-concentration impurity diffusion layer is formed in the source / drain regions, and the insulating film 6 on the side wall of the gate electrode 4 is removed (fourth step).
【００２３】よって、ゲート電極４の側壁に形成された
絶縁膜６が除去されるので、ゲート電極とソース・ドレ
イン領域との間のショートが回避される。又、ソース・
ドレイン領域に高濃度不純物拡散層を形成する前にシリ
サイドを形成しているので、シリサイド化を円滑に進め
ることができる。Thus, the insulating film 6 formed on the side wall of the gate electrode 4 is removed, so that a short circuit between the gate electrode and the source / drain region is avoided. Also, the source
Since the silicide is formed before forming the high-concentration impurity diffusion layer in the drain region, the silicidation can be promoted smoothly.
【００２４】尚、この第１実施例の応用例としては、図
７〜図１０に示すように実施してもよい。つまり、ゲー
ト電極４の側壁に形成する膜６を図７に示すように、絶
縁膜１４（例えば、減圧ＣＶＤ法によるＳｉＯ2 膜やＳ
ｉ3 Ｎ4 膜）と絶縁膜１５（例えば、酸化チタン）（あ
るいは導電膜（例えば、窒化チタン））との積層膜を用
いてもよい。絶縁膜１５（あるいは導電膜）の成膜方法
がプラズマを用いるような成膜方法（スパッタ法、Ｐ−
ＣＶＤ法、イオンプレーティング法等）で素子特性への
影響が懸念される場合にこの方法は有効である。この場
合、ゲート側壁部にはサリサイド工程での選択除去工程
により図９に示すように絶縁膜１４のみが残ることにな
るが、この状態で高濃度不純物のイオン注入が可能とな
る。この場合も電極間短絡の問題を回避できる。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。As an application example of the first embodiment, it may be implemented as shown in FIGS. That is, as shown in FIG. 7, the film 6 formed on the side wall of the gate electrode 4 is formed of an insulating film 14 (for example, a SiO 2 film or S by a low pressure CVD method).
A laminated film of an i 3 N 4 film) and an insulating film 15 (for example, titanium oxide) (or a conductive film (for example, titanium nitride)) may be used. The insulating film 15 (or the conductive film) is formed by using plasma (a sputtering method, P-
This method is effective when the influence on the device characteristics is concerned by the CVD method, the ion plating method, etc.). In this case, only the insulating film 14 remains on the gate side wall as shown in FIG. 9 by the selective removal process in the salicide process, but ion implantation of high concentration impurities can be performed in this state. Also in this case, the problem of short circuit between electrodes can be avoided. (Second Embodiment) Next, the second embodiment will be described focusing on the differences from the first embodiment.
【００２５】半導体装置の製造工程を、図１１〜図１６
に従って説明する。図１１に示すように、単結晶シリコ
ン基板１６にフィールド酸化膜１７及びゲート酸化膜１
８をそれぞれ熱酸化により形成し、ゲート酸化膜１８上
に多結晶シリコン（通常リンドープ）のゲート電極１９
を形成する。この後、熱酸化によりゲート電極１９の表
面に薄い酸化膜２０を形成し、後工程のイオン注入時の
保護膜とする。A semiconductor device manufacturing process will be described with reference to FIGS.
Follow the instructions below. As shown in FIG. 11, the field oxide film 17 and the gate oxide film 1 are formed on the single crystal silicon substrate 16.
8 are formed by thermal oxidation, and a gate electrode 19 of polycrystalline silicon (usually phosphorus-doped) is formed on the gate oxide film 18.
To form. After that, a thin oxide film 20 is formed on the surface of the gate electrode 19 by thermal oxidation to serve as a protective film at the time of ion implantation in a later step.
【００２６】そして、図１２に示すように、シリコン酸
化膜と選択除去が可能な絶縁膜（例えば、酸化チタン
膜）２１を全面に形成し、フィールド酸化膜１７のエッ
ジ部を含むフィールド酸化膜１７上にホトレジスト２２
（エッチングマスク）をパターニングする。尚、絶縁膜
（例えば、酸化チタン膜）２１の代わりに、導電膜（例
えば、窒化チタン膜）を用いてもよい。Then, as shown in FIG. 12, a silicon oxide film and an insulating film (for example, a titanium oxide film) 21 which can be selectively removed are formed on the entire surface, and the field oxide film 17 including the edge portion of the field oxide film 17 is formed. Photoresist on top 22
(Etching mask) is patterned. A conductive film (for example, a titanium nitride film) may be used instead of the insulating film (for example, a titanium oxide film) 21.
【００２７】引き続き、図１３に示すように、異方性エ
ッチングによりゲート電極１９の側壁とフィールド酸化
膜１７及びそのエッジ部を覆うように絶縁膜２１を残
す。又、ソース・ドレイン領域上のゲート酸化膜１８を
除去する。さらに、高融点金属（例えば、Ｔｉ）２３を
全面に形成する。尚、高融点金属２３として、高融点金
属化合物との積層膜（例えばＴｉＮ／Ｔｉ）を用いても
よい。Subsequently, as shown in FIG. 13, the insulating film 21 is left so as to cover the side wall of the gate electrode 19, the field oxide film 17 and its edge portion by anisotropic etching. Further, the gate oxide film 18 on the source / drain regions is removed. Further, a refractory metal (for example, Ti) 23 is formed on the entire surface. As the refractory metal 23, a laminated film with a refractory metal compound (for example, TiN / Ti) may be used.
【００２８】そして、図１４に示すように、いわゆるサ
リサイド法によりシリコン上（ゲート領域、ソース・ド
レイン領域）のみシリサイド化してシリサイドゲート電
極２４，シリサイドソース領域２５，シリサイドドレイ
ン領域２６を形成する。その後、シリサイド上から高濃
度不純物をイオン注入する（Ｐチャネルトランジスタに
はＰ型、Ｎ型チャネルトランジスタにはＮ型不純物を注
入する）。次に、未反応部の高融点金属あるいはその化
合物を選択除去する。Then, as shown in FIG. 14, a silicide gate electrode 24, a silicide source region 25, and a silicide drain region 26 are formed by silicidizing only on silicon (gate region, source / drain region) by a so-called salicide method. After that, high-concentration impurities are ion-implanted from above the silicide (P-type impurities are injected into the P-channel transistor and N-type impurities are injected into the N-type channel transistor). Next, the refractory metal or its compound in the unreacted portion is selectively removed.
【００２９】このサリサイド工程において、図１５に示
すように、ゲート電極１９の側壁及びフィールド酸化膜
１７上の絶縁膜（酸化チタン）２１も選択的に除去され
る（酸化チタン、窒化チタンはＨ2 ＳＯ4 とＨ2 Ｏ2 と
の混合液で除去可能）。この時、シリサイドへのダメー
ジなしで除去可能であり、ゲート電極１９の側壁下には
酸化膜１８が残るため次の低濃度不純物のイオン注入工
程にそのままマスクとして適用可能である。尚、この低
濃度不純物のイオン注入はゲート電極形成後（図１１）
に実施してもよい。この場合、高濃度不純物のイオン注
入はサリサイド工程の選択除去工程後に行うことが可能
となる。In this salicide process, as shown in FIG. 15, the insulating film (titanium oxide) 21 on the sidewalls of the gate electrode 19 and the field oxide film 17 is selectively removed (titanium oxide and titanium nitride are H 2). It can be removed with a mixed solution of SO 4 and H 2 O 2. ) At this time, it can be removed without damaging the silicide, and since the oxide film 18 remains under the sidewall of the gate electrode 19, it can be directly applied as a mask in the next low concentration impurity ion implantation step. Incidentally, this low concentration impurity ion implantation is performed after the gate electrode is formed (FIG. 11).
May be carried out. In this case, ion implantation of the high-concentration impurity can be performed after the selective removal step of the salicide step.
【００３０】又、ゲート電極１９の側壁上で不必要に形
成されたシリサイドもゲート電極１９の側壁を除去する
ことで除去され、電極間の短絡の問題は回避される。そ
して、図１６に示すように、ソース・ドレイン領域に低
濃度不純物のイオン注入を行い、その後、層間絶縁膜２
７（例えば、ＢＰＳＧ）を形成する。さらに、熱処理
し、拡散層２８ａ，２８ｂ，２９ａ，２９ｂを形成する
ことでトランジスタ部の製造工程が終わる。Unnecessarily formed silicide on the side wall of the gate electrode 19 is also removed by removing the side wall of the gate electrode 19, and the problem of short circuit between electrodes is avoided. Then, as shown in FIG. 16, ion implantation of low-concentration impurities is performed in the source / drain regions, and thereafter, the interlayer insulating film 2 is formed.
7 (for example, BPSG) is formed. Further, heat treatment is performed to form the diffusion layers 28a, 28b, 29a, 29b, thereby completing the manufacturing process of the transistor portion.
【００３１】この実施例ではシリサイド形成時に特に問
題となるフィールド酸化膜エッジ（図１５の３０の部
分）でのリーク電流の発生をフィールド酸化膜エッジ部
でシリサイド形成をしないようにしているため抑えるこ
とができる。又、本実施例では高濃度拡散層形成前にシ
リサイドを形成しているためＰ型、Ｎ型領域でのシリサ
イド形成の不均一性も問題とならない。In this embodiment, the occurrence of a leak current at the field oxide film edge (the portion 30 in FIG. 15) which is particularly problematic when forming the silicide is suppressed because the silicide formation is not performed at the field oxide film edge portion. You can Further, in this embodiment, since the silicide is formed before the high-concentration diffusion layer is formed, the non-uniformity of the silicide formation in the P-type and N-type regions does not pose a problem.
【００３２】本実施例の応用例としては、第１実施例と
同様に、絶縁膜２１の代わりに図７の膜１４，１５を積
層構造にして用いてもよい。 （第３実施例）次に、第３実施例を第１実施例との相違
点を中心に説明する。As an application example of this embodiment, as in the case of the first embodiment, instead of the insulating film 21, the films 14 and 15 of FIG. (Third Embodiment) Next, the third embodiment will be described focusing on the differences from the first embodiment.
【００３３】本実施例は第１の実施例の高融点金属膜７
の代わりに、窒素含有チタン（以下、Ｔｉ（Ｎ）と記
す）の上にＴｉＮを積層した膜を用いる点が特徴であ
る。ここで、高融点金属膜の形成は窒化雰囲気中で行う
ことが望ましく、例えば反応性スパッタ法で形成する。
この場合、シリコン表面が窒化される効果とシリサイド
化熱処理時にＴｉ（Ｎ）中の窒素によりシリコンとＴｉ
（Ｎ）界面にはＳｉＮあるいはＴｉＮが形成され、これ
らとチタンシリサイドと混在した層が形成される。この
結果、シリサイド化時の体積変動による応力発生の緩和
や後工程での熱処理時におけるシリサイドの凝集が抑制
されることによる耐熱性の向上とさらに窒化物層がチタ
ンの多結晶シリコン中への拡散を抑制することによりゲ
ート耐圧の劣化を防止することが可能である。本発明者
らの実験ではＴｉ（Ｎ）中の窒素の含有率が４０ａｔｍ
％以上ではシリサイド化が十分進行せず、耐熱性向上と
Ｔｉの拡散抑制には窒素含有率として１〜１０ａｔｍ％
程度の窒素含有率で上記効果が得られることが判明し
た。In this embodiment, the refractory metal film 7 of the first embodiment is used.
The feature is that a film in which TiN is laminated on nitrogen-containing titanium (hereinafter referred to as Ti (N)) is used instead of. Here, the refractory metal film is preferably formed in a nitriding atmosphere, for example, a reactive sputtering method.
In this case, the effect of nitriding the silicon surface and the nitrogen in Ti (N) during the heat treatment for silicidation cause silicon and Ti
SiN or TiN is formed at the (N) interface, and a layer in which these and titanium silicide are mixed is formed. As a result, the stress generation is alleviated due to the volume change during silicidation, the agglomeration of the silicide is suppressed during the heat treatment in the subsequent step, and the heat resistance is improved, and the nitride layer diffuses titanium into polycrystalline silicon. It is possible to prevent the gate breakdown voltage from deteriorating by suppressing In the experiments conducted by the present inventors, the nitrogen content in Ti (N) was 40 atm.
% Or more, silicidation does not proceed sufficiently, and the nitrogen content is 1 to 10 atm% for improving heat resistance and suppressing diffusion of Ti.
It was found that the above effect can be obtained with a nitrogen content of a certain degree.
【００３４】又、本実施例ではシリサイド化時に発生す
る応力緩和が可能となるためフィールド酸化膜エッジ部
でのシリサイド形成をあえて防止する必要がなく、工程
としては第２の実施例の図１２のホト工程を削除するこ
とができる。尚、第１、第２の実施例の高融点金属膜の
代わりこのＴｉＮ／Ｔｉ（Ｎ）膜を用いてもよい。 （第４実施例）次に、第４実施例について、その製造工
程を図１７〜図２３を用いて説明する。Further, in this embodiment, since the stress generated at the time of silicidation can be relaxed, it is not necessary to prevent the formation of silicide at the edge portion of the field oxide film, and the process is as shown in FIG. 12 of the second embodiment. The photo process can be deleted. The TiN / Ti (N) film may be used instead of the refractory metal film of the first and second embodiments. (Fourth Embodiment) Next, the manufacturing process of the fourth embodiment will be described with reference to FIGS.
【００３５】本実施例は、高融点金属とシリコンとの反
応でシリサイドを形成する際の体積変動を極力抑えるこ
とを狙いとしており、サリサイド法を用いない製造工程
を提供するものである。The present embodiment aims at suppressing the volume fluctuation when forming a silicide by the reaction between a refractory metal and silicon, and provides a manufacturing process which does not use the salicide method.
【００３６】図１７に示すように、単結晶シリコン基板
３１にフィールド酸化膜３２及びゲート酸化膜３３をそ
れぞれ熱酸化により形成し、ゲート酸化膜３３上に多結
晶シリコンよりなるゲート電極３４を形成する。この
後、熱酸化によりゲート電極３４の側壁に薄い酸化膜３
５を形成する。又、ゲート電極３４上に予め高融点金属
シリサイド３６（ＴｉＳｉ，ＭｏＳｉ，ＷＳｉ，ＣｏＳ
ｉ等）、絶縁膜３７（例えば、酸化チタン膜）を順に形
成し、ゲート電極と同時にパターニングする。尚、絶縁
膜３７（例えば、酸化チタン膜）の代わりに、導電膜
（例えば、窒化チタン）を用いてもよい。As shown in FIG. 17, a field oxide film 32 and a gate oxide film 33 are formed on a single crystal silicon substrate 31 by thermal oxidation, and a gate electrode 34 made of polycrystalline silicon is formed on the gate oxide film 33. . After that, a thin oxide film 3 is formed on the sidewall of the gate electrode 34 by thermal oxidation.
5 is formed. Further, the refractory metal silicide 36 (TiSi, MoSi, WSi, CoS) is previously formed on the gate electrode 34.
i)), an insulating film 37 (for example, a titanium oxide film) are sequentially formed, and patterned simultaneously with the gate electrode. A conductive film (for example, titanium nitride) may be used instead of the insulating film 37 (for example, titanium oxide film).
【００３７】そして、図１８に示すように、絶縁膜３８
（例えば、酸化チタン膜）をシリコン基板３１の全面に
デポし、フィールド酸化膜３２のエッジ部を含むフィー
ルド酸化膜３２上にホトレジスト（エッチングマスク）
３９を形成する。さらに、同レジスト３９をマスクとし
て異方性エッチにより図１９のようにゲート電極３４の
側壁部とエッジ部を含むフィールド酸化膜３２上の絶縁
膜３８を残す。尚、絶縁膜３８（例えば、酸化チタン
膜）の代わりに、導電膜（例えば、窒化チタン）を用い
てもよい。Then, as shown in FIG.
(For example, a titanium oxide film) is deposited on the entire surface of the silicon substrate 31, and a photoresist (etching mask) is formed on the field oxide film 32 including the edge portion of the field oxide film 32.
39 is formed. Further, the insulating film 38 on the field oxide film 32 including the side wall portion and the edge portion of the gate electrode 34 is left by anisotropic etching using the resist 39 as a mask, as shown in FIG. A conductive film (for example, titanium nitride) may be used instead of the insulating film 38 (for example, titanium oxide film).
【００３８】又、ソース・ドレイン領域のゲート酸化膜
３３を除去する。さらに、シリコン基板３１上の全面に
高融点金属シリサイド膜４０（ＴｉＳｉ2 ）を形成す
る。この後、ソース・ドレイン領域に高濃度不純物をイ
オン注入する。Further, the gate oxide film 33 in the source / drain regions is removed. Further, a refractory metal silicide film 40 (TiSi 2 ) is formed on the entire surface of the silicon substrate 31. After that, high concentration impurities are ion-implanted into the source / drain regions.
【００３９】さらに、図２０に示すように、ソース領
域、ドレイン領域を覆い、かつ、ゲート電極を開口する
ホトレジスト（エッチングマスク）４１で高融点金属シ
リサイド膜４０をパターニングする。引き続き、図２１
に示すように、ゲート領域の絶縁膜３７と、ゲート電極
３４の側壁部およびフィールド酸化膜３２上の絶縁膜３
８のみを選択的に除去するとソース・ドレイン領域（４
２ａ，４２ｂ）以外のシリサイドはリフトオフ的に除去
される。Further, as shown in FIG. 20, the refractory metal silicide film 40 is patterned with a photoresist (etching mask) 41 covering the source region and the drain region and opening the gate electrode. Continuing with FIG.
, The insulating film 37 in the gate region and the insulating film 3 on the side wall of the gate electrode 34 and the field oxide film 32 are formed.
If only 8 is selectively removed, the source / drain region (4
The silicide other than 2a and 42b) is removed by lift-off.
【００４０】そして、低濃度不純物をイオン注入し、図
２２に示すように、層間絶縁膜４３（ＢＰＳＧ等）を形
成し熱処理し、拡散層４４ａ，４４ｂ，４５ａ，４５ｂ
を形成する。本実施例では、第２実施例と同様にフィー
ルド酸化膜エッジ部４６（図２１参照）でシリサイドを
形成しないこと及び高融点金属シリサイド膜４０を直接
シリコン基板上に堆積しているためシリサイド化反応時
の体積収縮に起因する不具合いが生じない。Then, a low-concentration impurity is ion-implanted to form an interlayer insulating film 43 (BPSG or the like) and heat-treated, as shown in FIG. 22, to form diffusion layers 44a, 44b, 45a, 45b.
To form. In this embodiment, as in the second embodiment, no silicide is formed at the edge portion 46 of the field oxide film (see FIG. 21), and the refractory metal silicide film 40 is deposited directly on the silicon substrate, so that the silicidation reaction occurs. There is no problem due to volumetric shrinkage.
【００４１】尚、図２０でのホトレジスト４１のパター
ニング工程では絶縁膜３７と３８の部分が少しでもむき
出しになっていればよく、マスク合わせ余裕も十分と
れ、微細化に対して支障のない工程といえる。In the patterning process of the photoresist 41 shown in FIG. 20, it is sufficient that the insulating films 37 and 38 are barely exposed, the mask alignment margin is sufficient, and there is no obstacle to miniaturization. I can say.
【００４２】最後に、図２３に示すように、配線材料４
７を配置する。このように本実施例では、シリコン基板
３１にゲート酸化膜３３を形成するとともにそのゲート
酸化膜３３上に多結晶シリコンよりなるゲート電極３
４、高融点金属シリサイド３６、犠牲層としての絶縁膜
３７を順に配置し（第１工程）、シリコン基板３１上の
全面にサイドウォール形成用膜としての絶縁膜３８を形
成し、異方性エッチングによりゲート電極３４の側壁部
に絶縁膜３８を残すとともに、ソース・ドレイン領域の
ゲート酸化膜３３を除去し（第２工程）、ソース・ドレ
イン領域に高融点金属シリサイド膜４０を形成するとと
もにソース・ドレイン領域に高濃度不純物拡散層を形成
し（第３工程）、ゲート電極上の絶縁膜３７と、ゲート
電極の側壁部の絶縁膜３８とを除去した（第４工程）。Finally, as shown in FIG. 23, the wiring material 4
Place 7. As described above, in this embodiment, the gate oxide film 33 is formed on the silicon substrate 31, and the gate electrode 3 made of polycrystalline silicon is formed on the gate oxide film 33.
4. A refractory metal silicide 36 and an insulating film 37 as a sacrificial layer are sequentially arranged (first step), an insulating film 38 as a sidewall forming film is formed on the entire surface of the silicon substrate 31, and anisotropic etching is performed. Thus, the insulating film 38 is left on the side wall of the gate electrode 34, the gate oxide film 33 in the source / drain regions is removed (second step), and the refractory metal silicide film 40 is formed in the source / drain regions. A high-concentration impurity diffusion layer was formed in the drain region (third step), and the insulating film 37 on the gate electrode and the insulating film 38 on the side wall of the gate electrode were removed (fourth step).
【００４３】よって、ゲート電極３４の側壁に形成され
た絶縁膜３８が除去されるので、ゲート電極とソース・
ドレイン領域との間のショートが回避される。又、高融
点金属シリサイド膜４０を用いているので従来でのシリ
サイド化の進行が進まないということが回避できる。さ
らに、高融点金属シリサイド膜４０を用いているのでフ
ィールド酸化膜３２のエッジ部においてシリサイドを形
成しないため基板にリーク電流が発生することが回避で
きる。Thus, the insulating film 38 formed on the side wall of the gate electrode 34 is removed, so that the gate electrode and the source.
A short circuit with the drain region is avoided. Further, since the refractory metal silicide film 40 is used, it can be avoided that the conventional silicidation does not proceed. Further, since the refractory metal silicide film 40 is used, no silicide is formed at the edge portion of the field oxide film 32, so that generation of a leak current in the substrate can be avoided.
【００４４】[0044]
【発明の効果】以上詳述したようにこの発明によれば、
新規な方法によって、ゲート電極とソース・ドレイン領
域間のショートを防止し、かつ、金属シリサイドを容易
に配置できる半導体装置の製造方法を提供することがで
きる優れた効果を発揮する。As described above in detail, according to the present invention,
By the novel method, it is possible to provide a method of manufacturing a semiconductor device in which a short circuit between the gate electrode and the source / drain region can be prevented and a metal silicide can be easily arranged, which is an excellent effect.
【図１】第１実施例の半導体装置の製造工程を示す断面
図である。FIG. 1 is a cross-sectional view showing a manufacturing process of a semiconductor device of a first embodiment.
【図２】第１実施例の半導体装置の製造工程を示す断面
図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor device of the first embodiment.
【図３】第１実施例の半導体装置の製造工程を示す断面
図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the semiconductor device of the first embodiment.
【図４】第１実施例の半導体装置の製造工程を示す断面
図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the semiconductor device of the first embodiment.
【図５】第１実施例の半導体装置の製造工程を示す断面
図である。FIG. 5 is a cross-sectional view showing a manufacturing process of the semiconductor device of the first embodiment.
【図６】第１実施例の半導体装置の製造工程を示す断面
図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the semiconductor device of the first embodiment.
【図７】第１実施例の応用例の半導体装置の製造工程を
示す断面図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device of the application example of the first embodiment.
【図８】第１実施例の応用例の半導体装置の製造工程を
示す断面図である。FIG. 8 is a cross-sectional view showing the manufacturing process of the semiconductor device of the application example of the first embodiment.
【図９】第１実施例の応用例の半導体装置の製造工程を
示す断面図である。FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the application example of the first embodiment.
【図１０】第１実施例の応用例の半導体装置の製造工程
を示す断面図である。FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the application example of the first embodiment.
【図１１】第２実施例の半導体装置の製造工程を示す断
面図である。FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second embodiment.
【図１２】第２実施例の半導体装置の製造工程を示す断
面図である。FIG. 12 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second embodiment.
【図１３】第２実施例の半導体装置の製造工程を示す断
面図である。FIG. 13 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second embodiment.
【図１４】第２実施例の半導体装置の製造工程を示す断
面図である。FIG. 14 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second embodiment.
【図１５】第２実施例の半導体装置の製造工程を示す断
面図である。FIG. 15 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second embodiment.
【図１６】第２実施例の半導体装置の製造工程を示す断
面図である。FIG. 16 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second example.
【図１７】第４実施例の半導体装置の製造工程を示す断
面図である。FIG. 17 is a cross-sectional view showing the manufacturing process of the semiconductor device of the fourth example.
【図１８】第４実施例の半導体装置の製造工程を示す断
面図である。FIG. 18 is a cross-sectional view showing the manufacturing process of the semiconductor device of the fourth example.
【図１９】第４実施例の半導体装置の製造工程を示す断
面図である。FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor device of the fourth example.
【図２０】第４実施例の半導体装置の製造工程を示す断
面図である。FIG. 20 is a cross-sectional view showing the manufacturing process of the semiconductor device of the fourth example.
【図２１】第４実施例の半導体装置の製造工程を示す断
面図である。FIG. 21 is a cross-sectional view showing the manufacturing process of the semiconductor device of the fourth example.
【図２２】第４実施例の半導体装置の製造工程を示す断
面図である。FIG. 22 is a cross-sectional view showing the manufacturing process of the semiconductor device of the fourth example.
【図２３】第４実施例の半導体装置の製造工程を示す断
面図である。FIG. 23 is a cross-sectional view showing the manufacturing process of the semiconductor device of the fourth example.
【図２４】従来の半導体装置の製造工程を示す断面図で
ある。FIG. 24 is a cross-sectional view showing the manufacturing process of the conventional semiconductor device.
【図２５】従来の半導体装置の製造工程を示す断面図で
ある。FIG. 25 is a cross-sectional view showing the manufacturing process of the conventional semiconductor device.
【図２６】従来の半導体装置の製造工程を示す断面図で
ある。FIG. 26 is a cross-sectional view showing the manufacturing process of the conventional semiconductor device.
【図２７】従来の半導体装置の製造工程を示す断面図で
ある。FIG. 27 is a cross-sectional view showing the manufacturing process of the conventional semiconductor device.
１…シリコン基板、３…ゲート酸化膜、４…ゲート電
極、６…サイドウォール形成膜としての絶縁膜、７…高
融点金属、８…シリサイドゲート電極、９…シリサイド
ソース電極、１０…シリサイドドレイン電極、３１…シ
リコン基板、３３…ゲート酸化膜、３４…ゲート電極、
３６…高融点金属シリサイド、３７…犠牲膜としての絶
縁膜、３８…サイドウォール形成用膜としての絶縁膜、
４０…高融点金属シリサイド膜。DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 3 ... Gate oxide film, 4 ... Gate electrode, 6 ... Insulating film as a sidewall forming film, 7 ... Refractory metal, 8 ... Silicide gate electrode, 9 ... Silicide source electrode, 10 ... Silicide drain electrode , 31 ... Silicon substrate, 33 ... Gate oxide film, 34 ... Gate electrode,
36 ... Refractory metal silicide, 37 ... Insulating film as sacrificial film, 38 ... Insulating film as sidewall forming film,
40 ... Refractory metal silicide film.
Claims (5)
とともにそのゲート酸化膜上に多結晶シリコンよりなる
ゲート電極を配置する第１工程と、 前記シリコン基板上の全面にシリコン酸化膜と選択除去
が可能なサイドウォール形成用膜を形成し、異方性エッ
チングによりゲート電極の側壁部に前記サイドウォール
形成用膜を残すとともに、ソース・ドレイン領域のゲー
ト酸化膜を除去する第２工程と、 前記シリコン基板上の全面に高融点金属を形成し、熱処
理にてゲート領域上とソース領域上とドレイン領域上に
金属シリサイドを形成する第３工程と、 ソース・ドレイン領域に高濃度不純物拡散層を形成する
とともに、前記ゲート電極の側壁部のサイドウォール形
成用膜を除去する第４工程とを備えたことを特徴とする
半導体装置の製造方法。1. A first step of forming a gate oxide film on a silicon substrate and arranging a gate electrode made of polycrystalline silicon on the gate oxide film, and the silicon oxide film and the selective removal on the entire surface of the silicon substrate. A second step of forming a possible side wall forming film, leaving the side wall forming film on the side wall of the gate electrode by anisotropic etching, and removing the gate oxide film in the source / drain regions; A third step of forming a refractory metal on the entire surface of the substrate and forming a metal silicide on the gate region, the source region and the drain region by heat treatment, and forming a high concentration impurity diffusion layer on the source / drain regions. And a fourth step of removing the side wall forming film on the side wall of the gate electrode. Law.
タンあるいは窒化チタンである請求項１に記載の半導体
装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the sidewall forming film is titanium oxide or titanium nitride.
ものである請求項１に記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the refractory metal contains a trace amount of nitrogen.
を１〜１０ａｔｍ％含有するチタンとＴｉＮの積層膜で
ある請求項３に記載の半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, wherein the refractory metal containing a small amount of nitrogen is a laminated film of titanium and TiN containing 1 to 10 atm% of nitrogen.
とともにそのゲート酸化膜上に多結晶シリコンよりなる
ゲート電極、高融点金属シリサイド、犠牲膜を順に配置
する第１工程と、 前記シリコン基板上の全面にサイドウォール形成用膜を
形成し、異方性エッチングによりゲート電極の側壁部に
サイドウォール形成用膜を残すとともに、ソース・ドレ
イン領域のゲート酸化膜を除去する第２工程と、 ソース・ドレイン領域に高融点金属シリサイド膜を形成
するとともにソース・ドレイン領域に高濃度不純物拡散
層を形成する第３工程と、 前記ゲート電極上の犠牲膜と、前記ゲート電極の側壁部
のサイドウォール形成用膜とを除去する第４工程とを備
えたことを特徴とする半導体装置の製造方法。5. A first step of forming a gate oxide film on a silicon substrate and sequentially arranging a gate electrode made of polycrystalline silicon, a refractory metal silicide and a sacrificial film on the gate oxide film, and a first step on the silicon substrate. A second step of forming a side wall forming film on the entire surface, leaving the side wall forming film on the side wall of the gate electrode by anisotropic etching, and removing the gate oxide film in the source / drain regions; A third step of forming a refractory metal silicide film in the region and forming a high-concentration impurity diffusion layer in the source / drain regions, a sacrificial film on the gate electrode, and a sidewall forming film on a side wall of the gate electrode And a fourth step of removing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247194A JPH07106566A (en) | 1993-10-01 | 1993-10-01 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5247194A JPH07106566A (en) | 1993-10-01 | 1993-10-01 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106566A true JPH07106566A (en) | 1995-04-21 |
Family
ID=17159851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5247194A Pending JPH07106566A (en) | 1993-10-01 | 1993-10-01 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106566A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186322A (en) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | Semiconductor device and manufacture thereof |
| JP2008160089A (en) * | 2007-11-26 | 2008-07-10 | Yamaha Corp | Method of manufacturing semiconductor device |
| US7718497B2 (en) | 2007-05-31 | 2010-05-18 | Tokyo Electron Limited | Method for manufacturing semiconductor device |
| JP2014524158A (en) * | 2011-07-27 | 2014-09-18 | アプライド マテリアルズ インコーポレイテッド | Method for forming a metal silicon compound region in an integrated circuit |
-
1993
- 1993-10-01 JP JP5247194A patent/JPH07106566A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186322A (en) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | Semiconductor device and manufacture thereof |
| US7718497B2 (en) | 2007-05-31 | 2010-05-18 | Tokyo Electron Limited | Method for manufacturing semiconductor device |
| TWI425577B (en) * | 2007-05-31 | 2014-02-01 | 東京威力科創股份有限公司 | Semiconductor device manufacturing method |
| JP2008160089A (en) * | 2007-11-26 | 2008-07-10 | Yamaha Corp | Method of manufacturing semiconductor device |
| JP2014524158A (en) * | 2011-07-27 | 2014-09-18 | アプライド マテリアルズ インコーポレイテッド | Method for forming a metal silicon compound region in an integrated circuit |
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