JPH07105699B2 - デジタルフイルタ回路 - Google Patents
デジタルフイルタ回路Info
- Publication number
- JPH07105699B2 JPH07105699B2 JP61057895A JP5789586A JPH07105699B2 JP H07105699 B2 JPH07105699 B2 JP H07105699B2 JP 61057895 A JP61057895 A JP 61057895A JP 5789586 A JP5789586 A JP 5789586A JP H07105699 B2 JPH07105699 B2 JP H07105699B2
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- Japan
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- output
- level
- signal
- waveform
- counter
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- Expired - Lifetime
Links
- 238000005070 sampling Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 244000145845 chattering Species 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、チヤツタ波形部分が先行するデジタル信号を
並列入力する高レベルカウンタと低レベルカウンタを設
け、それぞれのカウンタでサンプリング値を加算し、所
定加算値以上となつた時対応するレベルを出力するとと
もに、両カウンタをリセツトすることを繰返し、前記加
算値を変化することにより、所定の遅延時間を設定でき
るものである。
並列入力する高レベルカウンタと低レベルカウンタを設
け、それぞれのカウンタでサンプリング値を加算し、所
定加算値以上となつた時対応するレベルを出力するとと
もに、両カウンタをリセツトすることを繰返し、前記加
算値を変化することにより、所定の遅延時間を設定でき
るものである。
本発明はデジタル信号を入力し所定のフイルタ遅延時間
を設定できるデジタルフイルタ回路に関するものであ
る。
を設定できるデジタルフイルタ回路に関するものであ
る。
〔従来の技術〕 従来、たとえばチヤツタ波形が先行する接点スイツチ等
のオンオフ情報を２値化したデジタル信号として送出す
る場合、このまま次の動作回路に入力したのではチヤツ
タ波形部分により動作が不安定となるから、通常第３図
（ａ）に示す直列抵抗Ｒと並列コンデンサＣとより成る
積分回路をフイルタ回路としてチヤツタリングを吸収
し、同図（ｂ）にその確立特性Ａで示すように、入力デ
ジタル信号のチヤツタ波形部分を遅延時間DLに対応させ
て、この時間の経過後正規の電圧Ｖを送出するようにR,
Cが設定される。
のオンオフ情報を２値化したデジタル信号として送出す
る場合、このまま次の動作回路に入力したのではチヤツ
タ波形部分により動作が不安定となるから、通常第３図
（ａ）に示す直列抵抗Ｒと並列コンデンサＣとより成る
積分回路をフイルタ回路としてチヤツタリングを吸収
し、同図（ｂ）にその確立特性Ａで示すように、入力デ
ジタル信号のチヤツタ波形部分を遅延時間DLに対応させ
て、この時間の経過後正規の電圧Ｖを送出するようにR,
Cが設定される。
第３図（ａ）に示すようなアナログ素子より成るフイル
タ回路では各素子の値の誤差や複雑なフイルタ回路にな
つた場合素子相互間の影響，浮遊容量等のため遅延時間
が目的とする遅延時間に対しかなりのバラツキを生じ
る。
タ回路では各素子の値の誤差や複雑なフイルタ回路にな
つた場合素子相互間の影響，浮遊容量等のため遅延時間
が目的とする遅延時間に対しかなりのバラツキを生じ
る。
すなわち、第３図（ｂ）の確立特性の実線Ａに対し破線
Ａ′,A″のようになり、Ａのタイミングで検出したので
は、たとえばＡ″の場合には正規の電圧が得られないこ
とになる。
Ａ′,A″のようになり、Ａのタイミングで検出したので
は、たとえばＡ″の場合には正規の電圧が得られないこ
とになる。
本発明者らは、デジタル回路の手法を用いて、チヤツタ
波形部分のうち最初の不安定な細いパルスを排除し比較
的広い安定なパルスを検出することに着目し、これをデ
ジタル回路で実現することを考えた。
波形部分のうち最初の不安定な細いパルスを排除し比較
的広い安定なパルスを検出することに着目し、これをデ
ジタル回路で実現することを考えた。
本発明の目的は、チヤツタ波形部分が先行するデジタル
信号を入力し、デジタル手法を用いて適当な遅延時間を
与えて確実な波形を出力するようにしたデジタルフイル
タ回路を提供することにある。
信号を入力し、デジタル手法を用いて適当な遅延時間を
与えて確実な波形を出力するようにしたデジタルフイル
タ回路を提供することにある。
前記目的を達成するため、本発明においては、ノイズ波
形を含むデジタル信号を入力し、所定の遅延時間を設定
して出力信号を得るデジタルフイルタ回路において、 前記デジタル信号を、高レベル信号のサンプリング値を
加算する高レベルカウンタと、低レベル信号のサンプリ
ング値を加算する低レベルカウンタとに並列入力し、 前記両レベルカウンタは、そのサンプリング値が前記入
力デジタル信号の波形に応じ予め設定された所定加算値
に達したレベルカウンタより出力信号を出力し、高レベ
ルカウンタの出力で高レベルとし低レベルカウンタの出
力で低レベルとする出力回路を具え、 前記両レベルカウンタのうちいずれか一方より出力信号
が出力される毎に、前記両レベルカウンタをリセットす
る手段を具えたことを特徴とするものである。
形を含むデジタル信号を入力し、所定の遅延時間を設定
して出力信号を得るデジタルフイルタ回路において、 前記デジタル信号を、高レベル信号のサンプリング値を
加算する高レベルカウンタと、低レベル信号のサンプリ
ング値を加算する低レベルカウンタとに並列入力し、 前記両レベルカウンタは、そのサンプリング値が前記入
力デジタル信号の波形に応じ予め設定された所定加算値
に達したレベルカウンタより出力信号を出力し、高レベ
ルカウンタの出力で高レベルとし低レベルカウンタの出
力で低レベルとする出力回路を具え、 前記両レベルカウンタのうちいずれか一方より出力信号
が出力される毎に、前記両レベルカウンタをリセットす
る手段を具えたことを特徴とするものである。
前記両カウンタのそれぞれで、サンプリング値に対し、
該当レベルのカウント値が所定値となつた時、その遅延
時間で設定された波形は十分確実なものとして、後段に
出力され有効に用いられる。さらに、前記カウント値の
設定を変化することにより、さらに確実な波形を与える
遅延時間が得られる。
該当レベルのカウント値が所定値となつた時、その遅延
時間で設定された波形は十分確実なものとして、後段に
出力され有効に用いられる。さらに、前記カウント値の
設定を変化することにより、さらに確実な波形を与える
遅延時間が得られる。
第１図は本発明の実施例の構成説明図である。同図にお
いて、図示するようなチヤツタ波形部分を有する入力デ
ータを、Ｈレベルカウンタ11とＬレベルカウンタ12のそ
れぞれイネーブル端子（CE）に一方を反転して並列に入
力し、両カウンタ11,12を高速のクロツクでカウント動
作させる。そして、両カウンタのカウント数に対し、予
めプリセツトカウント値が与えられ、このプリセツト数
に達した時出力回路14に入力し双安定回路のように動作
しそれぞれの対応するレベル信号が出力される。同時に
何れのカウンタ出力によつてもOR回路13を介して両カウ
ンタをリセツトする。
いて、図示するようなチヤツタ波形部分を有する入力デ
ータを、Ｈレベルカウンタ11とＬレベルカウンタ12のそ
れぞれイネーブル端子（CE）に一方を反転して並列に入
力し、両カウンタ11,12を高速のクロツクでカウント動
作させる。そして、両カウンタのカウント数に対し、予
めプリセツトカウント値が与えられ、このプリセツト数
に達した時出力回路14に入力し双安定回路のように動作
しそれぞれの対応するレベル信号が出力される。同時に
何れのカウンタ出力によつてもOR回路13を介して両カウ
ンタをリセツトする。
これにより、両カウンタともプリセツトカウント値に達
しない場合は排除し、達した場合のみ比較的確実なレベ
ルとして、その遅延時間で設定された波形が取出され
る。そして、カウント値を変化すれば遅延時間が変化
し、確実性も変化した波形が得られる。
しない場合は排除し、達した場合のみ比較的確実なレベ
ルとして、その遅延時間で設定された波形が取出され
る。そして、カウント値を変化すれば遅延時間が変化
し、確実性も変化した波形が得られる。
第２図（ａ）〜（ｃ）は実施例の動作を示す波形図であ
り、同図（ａ）はクロツク（CL），同図（ｂ）は入力デ
ータに対し３回のカウントでプリセツトカウント値に達
する場合の入力データと出力データであり、同図（ｃ）
は４回のカウントでプリセツトカウント値に達するとし
て条件を変化した場合である。
り、同図（ａ）はクロツク（CL），同図（ｂ）は入力デ
ータに対し３回のカウントでプリセツトカウント値に達
する場合の入力データと出力データであり、同図（ｃ）
は４回のカウントでプリセツトカウント値に達するとし
て条件を変化した場合である。
同図（ｂ）において、時点t1〜t2ではＬレベルカウンタ
12のみが動作し、出力データは時点t2でＬレベルを出力
する。
12のみが動作し、出力データは時点t2でＬレベルを出力
する。
次の時点t2〜t3ではＨレベル,Lレベルともカウントは２
回であるからプリセツトカウント値に達しないが、時点
t4にはＨレベルがプリセツトカウント値に達し高レベル
を出力する。また時点t5にはＬレベルがプリセツトカウ
ント値に達し出力は低レベルになる。そして、時点t6で
は再びＨレベルがプリセツトカウント値に達し出力は高
レベルに変化し、以後高レベルが連続する。この場合チ
ヤタリングはフイルタ回路により吸収され、確実な波形
となり、パルスの前縁は２個存在したことになる。
回であるからプリセツトカウント値に達しないが、時点
t4にはＨレベルがプリセツトカウント値に達し高レベル
を出力する。また時点t5にはＬレベルがプリセツトカウ
ント値に達し出力は低レベルになる。そして、時点t6で
は再びＨレベルがプリセツトカウント値に達し出力は高
レベルに変化し、以後高レベルが連続する。この場合チ
ヤタリングはフイルタ回路により吸収され、確実な波形
となり、パルスの前縁は２個存在したことになる。
同図（ｃ）においては、時点t1〜t2ではＬレベルがプリ
セツトカウント値に達し、低レベルを出力する。次の時
点t2〜t3ではＨレベルがプリセツトカウント値に達し出
力は高レベルとなり、以後高レベル出力が連続する。こ
の場合はパルスの前縁は１個存在したことになる。
セツトカウント値に達し、低レベルを出力する。次の時
点t2〜t3ではＨレベルがプリセツトカウント値に達し出
力は高レベルとなり、以後高レベル出力が連続する。こ
の場合はパルスの前縁は１個存在したことになる。
図（ｂ）と図（ｃ）を比べると、図（ｃ）の方がフイル
タ値が大きいことがわかり、図（ｂ）のように入力信号
に２個のパルスが存在するならば図（ｃ）のフイルタ値
では不適当ということになる。
タ値が大きいことがわかり、図（ｂ）のように入力信号
に２個のパルスが存在するならば図（ｃ）のフイルタ値
では不適当ということになる。
以上説明したように、本発明によれば、チヤツタ波形部
分を先行するデジタル信号を、高レベルカウンタと低レ
ベルカウンタとに並列入力し、それぞれのカウンタでサ
ンプリング値を加算し、加算値を変化することにより、
所定の遅延時間を設定した出力波形が得られる。すなわ
ち、アナログの場合のように、素子定数の変動によりバ
ラツキを生ずることなく、さらに後段の動作回路の必要
により遅延時間を変化させしかも正確に設定できるとい
う利点が大きい。
分を先行するデジタル信号を、高レベルカウンタと低レ
ベルカウンタとに並列入力し、それぞれのカウンタでサ
ンプリング値を加算し、加算値を変化することにより、
所定の遅延時間を設定した出力波形が得られる。すなわ
ち、アナログの場合のように、素子定数の変動によりバ
ラツキを生ずることなく、さらに後段の動作回路の必要
により遅延時間を変化させしかも正確に設定できるとい
う利点が大きい。
また全デジタル回路としてLSI化も容易であるという利
点も付加される。
点も付加される。
第１図は本発明の実施例の構成説明図、第２図は実施例
の動作を示す波形図、第３図（ａ），（ｂ）は従来例の
説明図であり、図中、11はＨレベルカウンタ、12はＬレ
ベルカウンタ、13はOR回路、14は出力回路を示す。
の動作を示す波形図、第３図（ａ），（ｂ）は従来例の
説明図であり、図中、11はＨレベルカウンタ、12はＬレ
ベルカウンタ、13はOR回路、14は出力回路を示す。
Claims (1)
- 【請求項１】ノイズ波形を含むデジタル信号を入力し、
所定の遅延時間を設定して出力信号を得るデジタルフイ
ルタ回路において、 前記デジタル信号を、高レベル信号のサンプリング値を
加算する高レベルカウンタと、低レベル信号のサンプリ
ング値を加算する低レベルカウンタとに並列入力し、 前記両レベルカウンタは、そのサンプリング値が前記入
力デジタル信号の波形に応じ予め設定された所定加算値
に達したレベルカウンタより出力信号を出力し、高レベ
ルカウンタの出力で高レベルとし低レベルカウンタの出
力で低レベルとする出力回路を具え、 前記両レベルカウンタのうちいずれか一方より出力信号
が出力される毎に、前記両レベルカウンタをリセットす
る手段を具えたことを特徴とするデジタルフイルタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057895A JPH07105699B2 (ja) | 1986-03-15 | 1986-03-15 | デジタルフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057895A JPH07105699B2 (ja) | 1986-03-15 | 1986-03-15 | デジタルフイルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214715A JPS62214715A (ja) | 1987-09-21 |
| JPH07105699B2 true JPH07105699B2 (ja) | 1995-11-13 |
Family
ID=13068717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057895A Expired - Lifetime JPH07105699B2 (ja) | 1986-03-15 | 1986-03-15 | デジタルフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105699B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2415365C3 (de) * | 1974-03-29 | 1983-12-08 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum Ausblenden von Impulsen, deren Dauer kürzer ist als eine vorgegebene Prüfdauer tp aus einer eingangsseitig anliegenden Folge digitaler Impulse |
| JPS5787232A (en) * | 1980-11-18 | 1982-05-31 | Mitsubishi Electric Corp | Input signal reading circuit |
-
1986
- 1986-03-15 JP JP61057895A patent/JPH07105699B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62214715A (ja) | 1987-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |