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JPH0693626B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH0693626B2
JPH0693626B2 JP58134433A JP13443383A JPH0693626B2 JP H0693626 B2 JPH0693626 B2 JP H0693626B2 JP 58134433 A JP58134433 A JP 58134433A JP 13443383 A JP13443383 A JP 13443383A JP H0693626 B2 JPH0693626 B2 JP H0693626B2
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JP
Japan
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potential
conductivity type
base
semiconductor integrated
integrated circuit
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Expired - Lifetime
Application number
JP58134433A
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JPS6027227A (ja
Inventor
郁朗 増田
将弘 岩村
元久 西原
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58134433A priority Critical patent/JPH0693626B2/ja
Priority to KR1019840004096A priority patent/KR930000479B1/ko
Priority to EP84108673A priority patent/EP0132822B1/en
Priority to US06/633,476 priority patent/US4661723A/en
Priority to DE8484108673T priority patent/DE3476955D1/de
Publication of JPS6027227A publication Critical patent/JPS6027227A/ja
Priority to US07/000,129 priority patent/US4808850A/en
Publication of JPH0693626B2 publication Critical patent/JPH0693626B2/ja
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に係り、特に電界効果トランジ
スタとバイポーラトランジスタとを組み合わせた半導体
集積回路装置に関する。
〔従来の技術〕
電界効果トランジスタとバイポーラトランジスタとを組
合わせて高速化と低消費電力化を図った論理回路として
は、例えば第１図に示す様なインバータ回路が知られて
いる（特開昭54−148469号公報参照）。
このインバータ回路はＰチャンネル金属（シリコン）酸
化膜電界効果トランジスタ（以下単にPMOSと称す）50,N
チャンネル金属（シリコン）酸化膜電界効果トランジス
タ（以下単にNMOSと称す）51,NPNバイポーラトランジス
タ（以下単にNPNと称す）53,PNPバイポーラトランジス
タ（以下単にPNPと称す）54から構成される。この回路
に於いては、入力55が“0"レベルの特、PMOS50はオンと
なりNMOS51はオフとなる。したがってNPN53とPNP54のベ
ース電位が上昇し、NPN53はオンとなりPNP54はオフとな
り、出力56は“1"レベルとなる。入力55が“1"レベルの
時、PMOS55はオフとなりNMOS51はオンとなる。したがっ
てNPN53とPNP54のベース電位が低下し、NPN53はオフと
なりPNP54はオンとなり、出力56は“0"レベルとなる。
しかし、バイポーラトランジスタがNPN53とPNP54の相補
型を用いており、そのスイッチング特性を合わせるのが
困難であり、またPNP54を用いているため、出力信号56
の立下りが遅くなるという欠点があった。これは、PNP
はNPNよりも、遮断周波数や電流増幅率等の性能が落ち
るためである。
また、第２図（ａ）に示すような２入力NORゲート回路
も知られている（I3E.Trans.Electron Devices.vol.ED
−16,No.11,pp.945〜951,Nov.1969）。これは第２図
（ｂ）に示すPMOS200,201及びNMOS202,203よりなるＣ−
MOSトランジスタNORゲート回路にNPN301,302を組合わせ
たものであるが、この２入力NORゲート回路ではNPN301,
302がオフになるとき、ベースに蓄積した少数電荷を強
制的に抜取る手段がないため該NPN301,302がオフに切換
わる時間が長くなる。そのため第1,第２のNPN301,302が
ともにオンとなる状態が長く続き、消費電力が増加する
だけでなくスイッチング時間も遅くなる。
また、IEEE Trans Electron Devices.vol,ED−16,No.1
1,Nov.1969,pp.945〜951のFig.8には第26図に示す様な
インバータ回路が記載されている。
このインバータ回路はPMOSトランジスタ401,NMOSトラン
ジスタ402,第１のNPNトランジスタ501,第２のNPNトラン
ジスタ502から構成される。
このインバータ回路では第１及び第２のNPN501,502がオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段がないため該NPN501,502がオフに切換わる時間
が長くなる。そのため第1,第２のNPN501,502がともにオ
ンとなる状態が長く続き、消費電力が増加するだけでな
くスイッチング時間も遅くなる。
さらに、上記文献のFig.10には、第27図に示す様なイン
バータ回路が記載されている。第27図のインバータ回路
は、第26図のインバータ回路に、NMOSトランジスタ403
及びPMOSトランジスタ404を設けた構成となっている。N
MOS403は第１のNPN501がオンからオフになるとき、ベー
スに蓄積した寄生電荷を強制的に抜取る手段であり、PM
OS404は第２のNPN502がオンからオフになるとき、ベー
スに蓄積した寄生電荷を強制的に抜取る手段であり、こ
れらによって第26図のインバータ回路よりは若干、高速
性が得られるが、NMOSとPMOS404のゲートが共に入力IN
に接続されるので入力容量が大きくなり、回路の高速性
が得られないという問題がある。
これらの問題を解決するものとして、本発明者等は先に
特願昭57−119815号として、第３図（ａ）に示すインバ
ータ回路、第３図（ｂ）に示す２入力NAND回路等の論理
回路を提案している。
第３図に於いて、NPN31,32と、NPN31,32がオフになると
き、ベースに蓄積した電荷を抜取る手段としてNPN31,32
のベースとエミッタとの間に設けられる抵抗41,42と、
相補動作を行うPMOS1及びNMOS2とを組合わせることによ
り、入力に応じていずれか一方のNPNが動作する。した
がって、切換時以外には電源電流が流れないというCMOS
の特徴がそのまま維持される上に、出力はバイポーラト
ランジスタによって大きな負荷駆動能力を備え、負荷に
よらず高速動作を実現できることが確認されている。
〔発明が解決しようとする課題〕
しかし、第３図の回路ではPMOS側において、PMOS1及びN
PN31の寄生容量により、NPN31にベース電流が流れ、出
力のHighからLowへの切換時に２つのNPN31,32を通って
大きな電源電流が流れると共に、出力がLowからHighへ
切換わる時には、PMOS1からNPNトラジスタ31のベースに
流れるべき電流が抵抗41に分流され、NPN31が十分に駆
動されない問題がある。したがって、バイポーラ、CMOS
各々の特徴を完全に活かした低消費電力性と高速性が得
られないという欠点がある。
本発明の目的は、以上述べた様な従来の論理回路の欠点
を除去し、電界効果トランジスタ及びボイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回路を提
供することにある。
〔課題を解決するための手段〕
上記目的を達成するための本発明の特徴は、コレクタが
一方導電型、ベースが他方導電型、エミッタが一方導電
型を有し、上記コレクタが第１の電位を有する第１電位
部に、上記エミッタが出力信号を出力する出力部に接続
されるバイポーラトランジスタと、入力信号を入力する
入力部からの少なくとも１つの上記入力信号に応じて、
第３の電位を有する第３電位部から上記バイパーラトラ
ンジスタの上記ベースへの電流路を形成する少なくとも
１つの他方導電型電界効果トランジスタと、少なくとも
１つの上記入力部、上記出力部及び第２の電位を有する
第２電位部に接続され、少なくとも１つの上記入力部か
らの上記入力信号に応じて、上記出力部の出力信号の電
位を上記第２電位部の第２の電位にするプルダウン回路
と、上記バイポーラトランジスタの上記ベースと上記出
力部との間に接続され、上記第３電位部から上記他方導
電型電界効果トランジスタを介して上記出力部へ流れる
電流を阻止し、上記出力部から上記プルダウン回路への
電流路を形成する一方向性素子とを有することにある。
なお、本発明でいう「直接接続」とは、配線抵抗程度の
抵抗を介して接続することも含むものである。
〔作用〕
本発明によると、入力部からの信号がHiからLowへ変化
すると、第３電位部から他方導電型電界効果トランジス
タを介して流す電流は、一方向性素子によって出力端子
部へのリークを防ぎ、バイポーラトランジスタのベース
へ流すことができるので、このバイポーラトランジスタ
を高速にオン状態にできる。
また、入力部からの信号がLowからHiへ変化すると、出
力部から一方向性素子を介してプルダウン回路へ電流を
流すので、プルダウン回路を高速に動作させることがで
きる。
さらに、バイポーラトランジスタのオンオフ動作が高速
に行えるので、第１の電位部または第３電位部と、第２
電位部との間に貫通電流が流れるのを防ぐことができ、
低消費電力化が達成できる。
〔発明の実施例〕
第４図はインバータ回路の一例である。
第４図に於いて、31はＮ型コレクタC,P型ベースB,N型エ
ミッタＥを有し、コレクタＣが第１の電位V1に、エミッ
タＥが出力端子101に接続される第１のNPNバイポーラト
ランジスタ（以下単に第１のNPNと称す）、32はＮ型コ
レクタC,P型ベースB,NエミッタＥを有し、コレクタＣが
出力端子101に、エミッタＥが第２の電位V2に接続され
る第２のNPNバイポーラトランジスタ（以下単に第２のN
PNと称す）、11はゲートＧが入力端子100に、ソースＳ
が第３の電位V3に、ドレインＤが第１のNPN31のベース
Ｂに接続されるPMOS、21はゲートＧが入力端子100に、
ドレインＤが直接、配線のみによって第１のNPN31のベ
ースＢに、ソースＳが第２のNPN32のベースＢに接続さ
れるNMOSである。
表１は第４図のインバータ回路の論理動作を示すもので
ある。
入力10がLow（“0"）レベルの時、PMOS11がオンとなりN
MOS21がオフとなる。したがってPMOS11を通して供給さ
れる電流は、NMOS21で阻止されるので、第１のNPN31の
ベースＢ以外には流れず第１のPNP31のベース電位が上
昇し、第１のNPN31はオンとなる。このとき、NMOS21が
オフとなるので第２のNPN32への電流の供給が止るので
第２のNPN32はオフになる。
したがって、第１のNPN31のエミッタ電流は出力端子101
に接続される負荷（図示せず）を充電し出力101は急速
にHigh（“1"）レベルとなる。
入力100がHigh（“1"）レベルの時、PMOS11がオフとな
りNMOS21がオンとなる。このとき、PMOS11がオフとなる
ので第１のNPN31への電流の供給が止まるとともに、第
１のNPN31のベースＢ及びPMOS11に蓄積された寄生容量
としての蓄積電荷がNMOS21のドレインＤに直接抜取られ
るので、第１のNPN31は急速にオフになる。また、NMOS2
1がオンとなり、ドレインＤとソースＳとの間が短絡さ
れるので、前述した様な第１のNPN31のベースＢ及びPMO
S11に蓄積された蓄積電荷の電流が供給され第２のNPN32
は急速にオンとなる。したがって、出力101は急速にLow
（“1"）レベルとなる。
第４図のインバータ回路に於いては、PMOS11のドレイン
ＤとNMOS21のドレインＤとが、配線のみによって直接に
接続されているので、PMOS11がオンしたとき、電流が総
て第１のNPN31のベースＢに流れるので、第１のNPN31が
急速にオンする。また、第１のNPN31のベースＢ及びPMO
S11に蓄積された蓄積電荷が直接、NMOS21を介して、第
２のNPN32のベースＢを抜取られるので、高速化が図
れ、第１のNPN31及び第２のNPN32が同時にオンしている
時間が従来に比して短くなり、第１及び第３の電位V1,V
3と第２の電位V2との間の導電パスが生じることがなく
なり、消費電力が小さくなる。
第５図は本発明の実施例となるインバータ回路であり、
第４図と同一符号は同一物及び相当物を示す。
本実施例に於いては、第４図のインバータ回路と異なる
点は、出力端子101と第１のNPN31のベースＢとの間に、
第１のNPN31のＰ型ベースＢとＮ型エミッタＥとによっ
て形成されるPN接合の整流方向とは逆の整流方向を有す
る一方向性阻止であるところのダイオード５が設けられ
ることである。
更に、第２のNPN32のベースＢと第４の電位V4となる接
地電位GNDとの間に、第２のNPN32のベースＢに蓄積され
た蓄積電荷を抜き取る抵抗４が設けられる。
尚、第５図に於いて、第１の電位V1と第３の電位V3とは
電源電位VCCに保持し、第２の電位V2と第４の電位V4は
接地電位GNDに保持される。
本実施例の論理動作は表１に示す第４図のインバータ回
路の論理動作と同じである。
第６図に本実施例の動作波形を示す。
入力がLowからHighに変化した場合、PMOS11がオンから
オフへ、NMOS21がオンからオフに移るため、両者を結ぶ
ａ点の電位が下がり始めると同時に、NMOS21側の第２の
NPN32のベースＢには、NMOS21を通して第１のNPN31のベ
ースＢ、PMOS11の寄生容量となる蓄積電荷の電流及び、
ダイオード５を介して出力端子101からの電流が供給さ
れ始める。したがって、第２のNPN32にコレクタ電流i2
が流れ、出力端子101に接続される負荷（図示せず）の
容量が放電されて出力電圧が下がり始める。この時、前
述した如く、PMOS11及びこれと同じ側の第１のNPN31の
寄生容量となる蓄積電荷はNMOS21を通って放電され、PM
OS21側の第１のNPN31のベースＢには流れない。したが
って、この時に第１の電位V1及び第３の電位V3（＝VC
C）から第２の電位V2及び第４の電位V4（＝GND）へ流
れ、第１及び第２のNPN31,32を貫通する電流（i1＋i2）
は極めて少ない。
一方、入力がHighからLowに変化する際には、PMOS11が
オフからオンへ、NMOS21がオンからオフに移るため、ａ
点の電位が上がり始めると同時に、PMOS11の第１のNPN3
1のベースＢに第３の電位V3（＝VCC）からPMOS11を通し
て電流が供給され始める。したがって、第１のNPN31の
コレクタ電流i1が流れ、出力電圧Ａが上がり始めるが、
PMOS11を通して供給される電流はダイオード５、及びオ
フしつつあるNMOS21で阻止され、第１のNPN31のベース
Ｂ以外には殆ど流れず、第１のNPN31が有効に駆動され
る。この時、NMOS21及び第２のNPN32の寄生容量となる
蓄積電荷は抵抗４によって抜き取られ、放電されるが、
第２のNPN32のベースＢのGNDに対する電位の変化は極め
て少ない。このため、寄生容量の影響は少なく、第１の
電位V1及び第３の電位V3＝（VCC）から第２の電位V2及
び第４の電位V4（＝GND）へ流れ、第１及び第２のNPN3
1,32を貫通する電流i1＋i2も小さく抑えることができ
る。以上のようにして、第５図の回路では、切換時に２
つのNPN31,32を貫通する第１及び第３の電位（＝電源電
位VCC）から第２及び第４の電位（＝接地電位）への電
流i1＋i2をほとんど無くして、消費電力が減少できると
共に、第１のNPN31のベースを有効に駆動して、高速動
作を実現することができる。
更に、本実施例に於いては、ダイオード５を設けている
ことによって、入力電圧ＡがLowからHigh即ち、出力電
圧ＡがHighからLowへ変化する際に、第２のNPN32のベー
スＢにオンとなるNMOS21を介して電流を供給することが
できるので、出力端子101に接続される負荷（図示せ
ず）が大きい場合、第４図の第１の実施例に比して、第
２のNPN32が高速かつ安定にオフからオンとなり、更に
高速化及び低消費電力化が図れる。
また、抵抗４を設けることによって、第２のNPN32がよ
り高速にオンからオフとなり、更に高速化及び低消費電
力化が図れる。
第７図は、第５図に示されたインバータ回路を半導体基
体に集積化した場合の概略断面図であり、図面の対応す
る位置の下段にトランジスタや抵抗などの回路要素のシ
ンボル図が付記されている。Ｐ型シリコンよりなる半導
体基体70上に熱拡散によりＮ型埋込層71が形成される。
その後、例えばエピタキシャル成長法によってＮ型半導
体層72が形成される。次いで、主表面73側より熱拡散に
よりＰ型基板材料70に達する深さのＰ型拡散が行われ、
素子間の分離領域74が形成される。
PMOS11のソースS,ドレインＤ領域はＰ＋型材料の注入に
より形成され、それらの間に薄い酸化膜を有したゲート
電極75を有する。ゲート電極75の材料としては通常ポリ
シリコンが用いられる。なお、PMOS11のサブストレート
であるＮ型半導体層72は最高電位の電源VCCに接続され
る。NMOS21のソースS,ドレインＤ領域はＮ型半導体層72
に熱拡散で形成されたＰ型ウエル領域76にＮ型材料の注
入により形成され、それらの間に薄い酸化膜を有したゲ
ート電極77を有する。なお、NMOS21のサブストレートで
あるＰ型ウエル領域76は最低電位の接地電位GNDに接続
される。
第１のNPN31はＮ型半導体層72の中に熱拡散によりＰ型
ベース領域78が形成され、さらにＰ型ベース領域78に熱
拡散又は注入によりＮ型エミッタ領域79が形成される。
Ｎ型半導体層72はコレクタ領域であり、Ｎ＋高不純物濃
度層80によるオーミックコンタクトを経てAl等の配線に
よって電源電位VCCに接続される。同様に第２のNPN32の
Ｐ型ベース領域81,N型エミッタ領域82が形成され、Ｎ型
コレクタ領域72はＮ＋高不純物濃度層83によるオーミッ
クコンタクトを経て配線によって第１のNPN31のエミッ
タＥに接続される。
ダイオード５は第１及び第２のNPN31,32と同じ工程で、
コレクタ，ベース，エミッタ領域が形成され、コレクタ
とベースを短絡してダイオードのアノードとし、エミッ
タをカソードして作用させる。
抵抗４はPMOS11,NMOS21と同じ島領域のＮ型半導体層72
上にＰ型材料の拡散層87により形成され、面積抵抗率は
通常50〜300Ω／□である。
配線は各回路要素間を直接、接続させるものであり、通
常アルミニウム等が用いられ、その面積抵抗率は0.05〜
0.1Ω／□であり、抵抗４に比して十分小さい抵抗値で
ある。
尚、本発明の実施例に於いては、２つのバイポーラトラ
ンジスタは同一導電型のNPNのみを使用するので、スイ
ッチング特性を一致させ易い。
また、遮断周波数や電流増幅率が低いPNPトランジスタ
を使用していないので、出力信号の立下りが遅くなるこ
とはなくなり、高速動作可能である。
以上述べた様に本実施例によれば、バイポーラトランジ
スタとMOSトランジスタ各々の特徴を活かした論理回路
を実現でき、低消費電力性と高速性を併せて実現するこ
とができる。第24図，第25図は本実施例によって得られ
る特性と同じCMOS又はバイポーラのトランジスタで構成
したCMOS論理回路、及びECL論理回路と比較して示した
ものである。第24図は負荷容量と遅延時間との関係を示
したもので、本実施例による回路はCMOSを大幅に上回
り、現在公表されている回路の中で最も高速のECLと同
程度の高速性を持つ。一方、第25図は遅延時間と消費電
力ととの関係を示すもので、本実施例による回路の消費
電力は同程度の速度特性を持つECLより極めて小さく、C
MOSに近い大きさである。
また、本発明者等が本実施例と、本発明者等が先に提案
した第３図（ａ）の論理回路との遅延時間（回路の高速
性を示す）と、消費電力とを実験的に比較したところ、
本実施例に比べて、第３図（ａ）の論理回路で抵抗41が
4KΩの場合、遅延時間は約1.2倍、消費電力は約2.1倍で
あり、また抵抗41が8KΩの場合、遅延時間は約1.2倍、
消費電力は約2.8倍となり、本実施例の方が第３図
（ａ）に示す論理回路より、高速かつ低消費電力である
こと確認している。
第８図はインバータ回路の他の一例である。
第８図に於いて、61はＰ型コレクタC,N型ベースB,P型エ
ミッタＥを有し、コレクタＣが第１の電位V11に、エミ
ッタＥが出力端子101に接続される第１のPNPバイポーラ
トランジスタ（以下単に第１のPNPと称す）、62はＰ型
コレクタC,N型ベースB,P型エミッタＥを有し、コレクタ
Ｃが出力端子101に、エミッタＥが第２の電位V12に接続
される第２のPNPバイポーラトランジスタ（以下単に第
２のPNPと称す）、11はゲートＧが入力端子100に、ドレ
インＤが直接、配線のみによって第１のPNP61のベース
Ｂに、ソースＳが第２のPNP62のベースＢに接続されるP
MOS21はゲートＧが入力端子100に、ソースＳが第３の電
位V13に、ドレインＤが第１のPNP31のベースＢに接続さ
れるNMOSである。
第８図のインバータ回路の他の一例は第４図に示すイン
バータ回路に於ける導電型を逆にしたものであり、同様
な論理動作を行い、同様な効果を奏することができる。
第９図は本発明の第２の実施例となるインバータ回路で
あり、第８図と同一符号は同一物及び相当物を示す。
本実施例に於いては、第８図のインバータ回路と異なる
点は、出力端子101と第１のPNP61のベースＢとの間に、
第１のPNP61のＮ型ベースＢとＰ型エミッタＥとによっ
て形成されるPN接合の整流方向とは逆の整流方向を有す
る一方向性素子であるところのダイオード５が設けられ
ることである。
更に、第２のPNP62のベースＢと第４の電位V14となる電
源電位VCCとの間に、第２のPNP62のベースＢに蓄積され
た蓄積電荷を抜き取る抵抗４が設けられる。
尚、第９図に於いて、第１の電位V11と第３の電位V13と
は接地電位GNDに保持し、第２の電位V12と第４の電位V
14は電源電位VCCに保持される。
第10図は第９図に示されたインバータ回路を半導体基板
に集積化した場合の概略断面図であり、第７図と同一部
分には同一番号が付されており、同一部分の説明は省略
する。また、図面の対応する位置の下段にトランジスタ
や抵抗などの回路要素のシンボル図が付記されている。
第１のPNP61はＮ型半導体層72をベース領域とし、熱拡
散や注入により形成されたＰ型コレクタ91,P型エミッタ
92を有するいわゆるラテラル型のPNPであり、コレクタ9
1は接地電位GNDに接続される。同様に、第２のPNP62は
Ｎ型半導体領域72をベース領域とし、熱拡散や注入によ
り形成されたＰ型コレクタ93,エミッタ94を有するラテ
ラル型のPNPであり、エミッタ94は電源電位VCCに接続さ
れ、コレクタ93は第１のPNP61のエミッタ92に配線によ
って接続される。
第２の実施例は第５図から第７図に示す第１の実施例に
於ける導電型を逆にしたものであり、第１の実施例と同
様な効果を奏することができる。
第11図は２入力NAND回路の一例であり、第４図と同一符
号は同一物及び相当物を示す。
第11図に於いて、31はＮ型コレクタC,P型ベースB,N型エ
ミッタＥを有し、コレクタＣが第１の電位V1に、エミッ
タＥが出力端子101に接続される第１のNPN、32はＮ型コ
レクタC,P型ベースB,N型エミッタＥを有し、コレクタＣ
が出力端子101に、エミッタＥが第２の電位V2に接続さ
れる第２のNPN、100は入力信号A1,A2が入力される入力
端子、11及び12は各ゲートＧがそれぞれ異なる入力端子
100に、各ソースＳ及び各ドレインＤが第３の電位V3と
第１のNPN31のベースＢとの間に並列にそれぞれ接続さ
れるPMOS、21及び22は各ゲートＧがそれぞれ異なる入力
端子100に、各ドレインＤ及び各ソースＳが第１のNPN31
のベースＢと第２のNPN32のベースＢとに直接、配線に
よって接続されるNMOSである。
表２は第11図の２入力NAND回路の論理動作を示すもので
ある。
まず、入力100のどちらかがLow（“0"）レベルの時、PM
OS11,12のどちらかがオンとなり、NMOS21,22のどちらか
がオフとなる。したがってPMOS11,12のうちのオンした
方を通して流れる電流は、NMOS21,22のうちのオフした
方が阻止されるので、第１のNPN31のベースＢ以外には
殆んど流れず、第１のNPN31のベース電位が上昇し、第
１のNPN31はオンとなる。このとき、NMOS21,22のうちど
ちらかがオフとなるので第２のNPN32への電流の供給が
止るので第２のNPN32はオフになる。
したがって、第１のNPN26のエミッタ電流は出力端子101
に接続される負荷（図示せず）を充電し出力101は急速
にHigh（“1"）レベルとなる。
入力100の両方がLow（“0"）レベルの時、PMOS11,12の
両方がオンとなり、NMOS21,22の両方がオフとなる。し
たがって動作は上記と同じで出力101はHigh（“1"）レ
ベルとなる。
一方入力100の両方がHigh（“1"）レベルのとき、PMOS1
1,12の両方がオフとなり、NMOS21,22の両方がオンとな
る。このとき、PMOS11,12が共にオフとなるので第１のN
PN31への電流の供給が止まるとともに、第１のNPN31の
ベースＢ及びPMOS11,12に蓄積された寄生容量となる蓄
積電荷がNMOS21,22を介して第２のNPN32のベースＢに抜
き取られるので、第１のNPN31は急速にオフになる。ま
た、NMOS21,22がオンとなり、ドレインＤとソースＳと
の間が短絡されるので、第２のNPN32のベースＢには前
述した様な第１のNPN31のベースＢ及びPMOS11,12に蓄積
された蓄積電荷の電流が供給され第２のNPN32は急速に
オンとなる。したがって、出力101は急速にLow（“0"）
レベルとなる。
第11図の２入力NAND回路に於いても、第４図のインバー
タ回路と同様な効果が達成できる。
尚、第11図の回路では２入力NAND回路を例にとって説明
したが、３入力NAND回路,4入力NAND回路等の一般のｋ入
力NAND回路（ｋ≧２）に本発明は適用できる。
第12図は本発明の第３の実施例となる２入力NAND回路で
あり、第５図及び第11図と同一符号は同一物及び相当物
を示す。
第３の実施例に於いては、出力端子101と第１のNPN31の
ベースＢとの間に、第１のNPN31のＰ型ベースＢとＮ型
エミッタＥとによって形成されるPN接合の整流方向とは
逆の整流方向を有する一方向性素子であるところのダイ
オード５が設けられる。
更に、第２のNPN32のベースＢと第４の電位V4となる接
地電位GNDとの間に、第２のNPN32のベースＢに蓄積され
た蓄積電荷を抜き取る抵抗４が設けられる。
尚、第12図に於いて、第１の電位V1と第３の電位V3とは
電源電位VCCに保持し、第２の電位V2と第４の電位V4は
接地電位GNDに保持される。
第３の実施例の論理動作は表２に示す２入力NAND回路の
論理動作と同じである。
即ち、第３の実施例は、第11図に示す２入力NAND回路
に、第５図に示す第１の実施例の思想を組み合わせたも
のであり、第１の実施例または第11図の２入力NAND回路
と同様な効果を奏する。
第13図は本発明の第４の実施例となる４入力NAND回路で
あり、第11図及び第12図と同一符号は同一物及び相当物
を示す。
第13図に於いて100は入力信号A1,A2,A3及びA4が入力さ
れる入力端子、11,12,13及び14は各ゲートＧがそれぞれ
異なる入力端子100に、各ソースＳ及び各ドレインＤが
第３の電位V3である電源電位VCCと第１のNPN31のベース
Ｂとの間に並列にそれぞれ接続されるPMOS、21,22,23及
び24は各ゲートＧがそれぞれ異なる入力端子100に、各
ドレインＤ及び各ソースＳが第１のNPN31のベースＢと
第２のNPN32のベースＢとの直接、配線によって接続さ
れるNMOSである。
第４実施例は第３の実施例の思想を４入力NAND回路に適
用したものであり、第１の実施例等と同様な効果があ
る。
尚、第12図及び第13図に示す第３の実施例及び第４の実
施例では２入力NAND回路及び４入力NAND回路を例にとっ
て説明したが、３入力NAND回路,5入力NAND回路等の一般
のｋ入力NAND回路（ｋ≧２）に、本発明は適用できる。
第14図は２入力NOR回路の一例であり、第４図及び第11
図と同一符号は同一物及び相当物を示す。
第14図に於いては、31はＮ型コレクタC,P型ベースB,N型
エミッタＥを有し、コレクタＣが第１の電位V1に、エミ
ッタＥが出力端子101に接続される第１のNPN、32はＮ型
コレクタC,P型ベースB,N型エミッタＥを有し、コレクタ
Ｃが出力端子101に、エミッタＥが第２の電位V2に接続
される第２のNPN、100は入力信号A1,A2が入力される入
力端子、11及び12は各ゲートＧがそれぞれ異なる入力端
子100に、各ソースＳ及び各ドレインＤが第３の電位V3
と第１のNPN31のベースＢとに直接、配線によって直列
にそれぞれ接続されるPMOS、21及び22は各ゲートＧがそ
れぞれ異なる入力端子100に、各ドレインＤ及び各ソー
スＳが第１のNPN31のベースＢと第２のNPN32のベースＢ
とに並列にそれぞれ接続されるNMOSである。
表３は第14図の２入力NOR回路の論理動作を示すもので
ある。
まず、入力100の両方がLow（“0"）レベルの時、PMOS1
1,12の両方がオンとなり、NMOS21,22の両方がオフとな
る。したがってPMOS11,12を通して流れる電流は、NMOS2
1,22で阻止されるので、第１のNPN31のベースＢ以外に
は殆んど流れず、第１のNPN31のベース電位が上昇し、
第１のNPN31はオンとなる。このとき、NMOS21,22が共に
オフとなるので第２のNPN32への電流の供給が止るの
で、第２のNPN32はオフになる。
したがって、第１のNPN37のエミッタ電流は出力端子101
に接続される負荷（図示せず）を充電し出力39は急速に
High（“1"）レベルとなる。
入力100のどちらかがHigh（“1"）レベルの時、PMOS11,
12のどちらかがオフとなり、NMOS21,22のどちらかがオ
ンとなる。このとき、PMOS11,12のうちどちらかがオフ
となるので第１のNPN31への電流の供給が止まるととも
に、第１のNPN31のベースＢ及びPMOS11,12のうちどちら
かに蓄積された寄生容量となる蓄積電荷がNMOS21,22の
うちのオンしている方を介して第２のNPN32のベースＢ
に抜き取られるので、第１のNPN31は急速にオフにな
る。また、NMOS21,22のうちどちらかがオンとなり、ド
レインＤとソースＳとの間が短縮されるので、第２のNP
N32のベースＢには前述した様な第１のNPN31のベースＢ
及びPMOS30,31のうちどちらかに蓄積された蓄積電荷の
電流が供給され、第２のNPN32は急速にオンとなる。し
たがって、出力101は急速にLow（“0"）レベルとなる。
入力100の両方がHigh（“1"）レベルの時、PMOS11,12の
両方がオフとなり、NMOS21,22の両方がオンとなる。し
たがって動作は上記と同様に出力101はLow（“0"）レベ
ルとなる。
第14図の２入力NOR回路に於いても、第４図のインバー
タ回路及び第11図の２入力NAND回路と同様な効果が達成
できる。
第３図（ａ）の従来例ではPMOS1がオンのとき第１のNPN
31にベース電流を供給するが、このときPMOS1を流れる
電流の一部が抵抗41に分流されるため、第１のNPN31へ
のベース電流が低下し、第１のNPN31の駆動能力が低下
する。とくに、PMOS1がＮ個直列接続されるNOR回路構成
のとき、PMOSを流れる電流が1/Nに低下するため第１のN
PN31の駆動能力の低下が顕著に現われる。第14図の２入
力NOR回路によれば抵抗41による分流路がないためPMOS
を流れる電流はすべて第１のNPN31のベース電流として
供給されるので多入力NOR回路においても第１のNPN31の
駆動能力の低下を最小に抑えることができる。
第15図は本発明の第５の実施例となる２入力NOR回路で
あり、第５図，第12図及び第14図と同一符号は同一物及
び相当物を示す。
第５の実施例に於いては、出力端子101と第１のNPN31の
ベースＢとの間に、第１のNPN31のＰ型ベースＢとＮ型
エミッタＥとによって形成されるPN接合の整流方向とは
逆の整流方向を有する一方向性阻止であるところのダイ
オード５が設けられる。
更に、第２のNPN32のベースＢと第４の電位V4となる接
地電位GNDとの間に、第２のNPN32のベースＢに蓄積され
た蓄積電荷を抜き取る抵抗４が設けられる。
尚、第15図に於いて、第１の電位V1と第３と電位V3とは
電源電位VCCに保持し、第２の電位V2と第４の電位V4は
接地電位GNDに保持される。
第５の実施例の論理動作は表３に示す第第14図の２入力
NOR回路と同じである。
即ち、第５の実施例は第14図に示す２入力NOR回路に第
５図に示す第１の実施例を組み合わせたもので、それら
の回路と同様な効果を奏する。
尚、第14図及び第15図に示す回路では２入力NOR回路を
例にとって説明したが、３入力NOR回路、４入力NOR回路
等の一般のｋ入力NOR回路（ｋ≧２）に、本発明は適用
できる。
第16図は本発明の第６の実施例となるインバータ回路で
あり、第４図及び第５図と同一符号は同一物及び相当物
を示す。
第６の実施例に於いて、第５図に示す第１の実施例と異
なる点は、第２のNPN32のベースＢに蓄積された蓄積電
荷を抜き取る回路要素として、抵抗４の代わりに第２の
NMOS7を設けた点にある。
第２のNMOS7は、ドレインＤが第２のNPN32のベースＢ
に、ソースＳが第４の電位である接地電位GNDに、ゲー
トＧが第１の電位である電源電位VCCに接続される。
第６の実施例に於いて、第２のNMOS7は、第５図の抵抗
４と同様に、第２のNPN32のベースに蓄積された蓄積電
荷を抜き取り、第２のNPN32に高速にオフさせる。
第17図は本発明の第７の実施例となるインバータ回路で
あり、第４図及び第５図と同一符号は同一物及び相当物
を示す。
第７の実施例に於いて、第５図に示す第１の実施例と異
なる点は、第２のNPN32のベースＢに蓄積された蓄積電
荷を抜き取る回路要素として、抵抗４の代わりに第２の
PMOS8を設けた点にある。
第２のPMOS8は、ソースＳが第２のNPN32のベースＢに、
ドレインＤが第４の電位である接地電位GNDに、ゲート
Ｇが入力100に接続される。
第７の実施例に於いて、第２のPMOS8は、第５図の抵抗
４と同様に、第２のNPN32のベースに蓄積された蓄積電
荷を抜き取り、第２のNPN32を高速にオフさせる。
また、NMOS21がオンのとき、第２のPMOS8はオフとなる
ので、NMOS21を介して流れる電流は第２のPMOS8によっ
て阻止されるので、第２のNPN32のベースＢ以外には殆
んど流れず、第２のNPN32はより高速にオンとなる。
第18図は本発明の第８の実施例となるインバータ回路で
あり、第４図及び第５図と同一符号は同一物及び相当物
を示す。
第８の実施例に於いて、第５図に示す第１の実施例と異
なる点は、第２のNPN32のベースＢに蓄積された蓄積電
荷を抜き取る回路要素として、第16図の第６の実施例と
同様に抵抗４の代わりに第２のNMOS7を設けた点にあ
る。
第２のNMOS7は、ドレインＤが第２のNPN32のベースＢ
に、ソースＳが第１の電位である接地電位GNDに、ゲー
トＧが第１のNPN31のベースＢに接続される。
第19図は第18図に示されたインバータ回路を半導体基体
に集積化した場合の概略断面図であり、第７図と同一部
分は同一番号が付されている。また、図面の対応する位
置の下段にトランジスタなどの回路要素のシンボル図が
付記されている。第19図では第７図の抵抗４が第２のNM
OS7に置き代わった以外は第７図と全く同じである。第
２のNMOS7はNMOS21と同じＰ型ウエル領域76に熱拡散ま
たは注入によりＮ＋ソース，ドレイン領域が形成され、
それらの間に薄い酸化膜を有した電極95が形成される。
そして、第２のNMOS7のドレインＤは第２のNPN32のベー
スＢに接続され、ソースＳは接地電位GNDに接続され
る。また、第２のNMOS7のゲート電極95は第１のNPN31の
ベースＢ、PMOS11のドレインＤ、NMOS21のドレインＤお
よびダイオード５のカソードに共通接続される。
第８の実施例に於いて、第２のNMOS7は、第５図の抵抗
４と同様に、第２のNPN32のベースに蓄積された蓄積電
荷を抜き取り、第２のNPN32を高速にオフさせる。
また、NMOS21がオンのとき、第２のNMOS7はオフとな
り、相補動作となるので、NMOS21を介して流れる電流は
第２のNMOS7によって阻止されるので、第２のNPN32のベ
ースＢ以外には殆んど流れずに、第２のNPN32はより高
速にオンとなる。
第20図は本発明の第９の実施例となるインバータ回路で
あり、第４図及び第５図と同一符号は同一物及び相当物
を示す。
第９の実施例に於いて、第５図に示す第１の実施例と異
なる点は、一方向性素子としてダイオード５の代わりに
ドレインＤとゲートＧとが接続されたPMOS9を設けた点
にあり、ダイオード５と等価な特性を持たしている。
第21図は本発明の第10の実施例となるインバータ回路で
あり、第４図及び第５図と同一符号は同一物及び相当物
を示す。
本実施例に於いて、第５図に示す第１の実施例と異なる
点は、一方向性素子としてダイオード５の代わりにドレ
インＤとゲートＧとが接続されたNMOS10を設けた点にあ
り、ダイオード５と等価な特性を持たしている。
第22図はインバータ回路の他の一例であり、第４図及び
第５図と同一符号は同一物及び相当物を示す。
第22図に於いて、第５図に示す第１の実施例と異なる点
は、一方向性素子としてのダイオード５を削除した点で
ある。
第23図は本発明の第11の実施例となるインバータ回路で
あり、第４図及び第５図と同一符号は同一物及び相当物
を示す。
第11の実施例に於いて、第５図に示す第２の実施例と異
なる点は、第１の電位V1を第１の電源電位VCC1として、
第３の電位V3を第２の電源電位とした点にある。
第11の実施例では、第１のNPN31のベース電流はPMOS11
の第１の電源電位VCC1から供給されるため、出力端子10
1はこの電圧で決まる電位でクランプされるが、この状
態で第１のNPN31には電流は流れず、この実施例に於い
てもCMOSと同様切換時以外には電力を消費しない。
以上本発明を実施例に基づいて詳細に説明してきたが、
本発明の思想の範囲内で更に種々の変形例が考えられ
る。
例えば、第６の実施例から第11の実施例まではインバー
タ回路を例にとって説明したが、ｋ入力NAND回路、ｋ入
力NOR回路にも、これらの思想は適用できうる。
また、第３の実施例から第11の実施例までは、バイポー
ラトランジスタとしてNPN31,32を例にとって説明した
が、第２の実施例に示される様に、Ｐ型とＮ型とを逆に
したものについても、これらの思想は適用できうる。
さらに、バイポーラトランジスタとしてショントキーバ
リヤダイオード付のバイポーラトランジスタを用いるこ
とも可能であり、本発明の論理回路を出力バッファ回路
として使用することもできうる。
また、本発明の実施例に於いては、論理回路としては、
インバータ回路,NAND回路,NOR回路のみを用いて説明し
たが、これらの回路の前段に例えばCMOSトランジスタに
よる論理ゲート回路を組合わせて接続すれば、AND回路,
OR回路等の他の論理ゲート回路や、組合わせ論理回路
や、フリップフロップ，シフトレジスタ，ラット回路等
の順序論理回路等が構成できることも可能であり、本発
明の思想の範囲に含まれるものである。
〔発明の効果〕
以上述べた様に本発明によれば、従来の論理回路の欠点
を除去し、電界効果トランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回路を得
ることができる。
【図面の簡単な説明】
第１図は従来例であるインバータ回路を示す図、第２図
は従来例である２入力NAND回路を示す図、第３図は本発
明者等が先に提案したインバータ回路及び２入力NAND回
路を示す図、第４図はインバータ回路の一例を示す図、
第５図，第６図、及び第７図は本発明の第１の実施例と
なるインバータ回路を示す図、第８図はインバータ回路
の他の一例を示す図、第９図及び第10図は本発明の第２
の実施例となるインバータ回路を示す図、第11図は２入
力NAND回路の一例を示す図、第12図は本発明の第３の実
施例となる２入力NAND回路を示す図、第13図は本発明の
第４の実施例となる４入力NAND回路を示す図、第14図は
２入力NOR回路の一例を示す図、第15図は本発明の第５
の実施例となる２入力NOR回路を示す図、第16図は本発
明の第６の実施例となるインバータ回路を示す図、第17
図は本発明の第７の実施例となるインバータ回路を示す
図、第18図及び第19図は本発明の第８の実施例となるイ
ンバータ回路を示す図、第20図は本発明の第９の実施例
となるインバータ回路を示す図、第21図は本発明の第10
の実施例となるインバータ回路を示す図、第22図はイン
バータ回路の他の一例を示す図、第23図は本発明の第11
の実施例となるインバータ回路を示す図、第24図及び第
25図は本発明の第１の実施例の効果を説明するための
図、第26図及び第27図は従来例であるインバータ回路を
示す図である。 11,12,13,14……PMOS、21,22,23,24……NMOS、31……第
１のNPN、32……第２のNPN、61……第１のPNP、62……
第２のPNP、５……ダイオード。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】コレクタが一方導電型、ベースが他方導電
    型、エミッタが一方導電型を有し、上記コレクタが第１
    の電位を有する第１電位部に、上記エミッタが出力信号
    を出力する出力部に接続されるバイポーラトランジスタ
    と、 入力信号を入力する入力部からの少なくとも１つの上記
    入力信号に応じて、第３の電位を有する第３電位部から
    上記バイパーラトランジスタの上記ベースへの電流路を
    形成する少なくとも１つの他方導電型電界効果トランジ
    スタと、 少なくとも１つの上記入力部、上記出力部及び第２の電
    位を有する第２電位部に接続され、少なくとも１つの上
    記入力部からの上記入力信号に応じて、上記出力部の出
    力信号の電位を上記第２電位部の第２の電位にするプル
    ダウン回路と、 上記バイポーラトランジスタの上記ベースと上記出力部
    との間に接続され、上記第３電位部から上記他方導電型
    電界効果トランジスタを介して上記出力部へ流れる電流
    を阻止し、上記出力部から上記プルダウン回路への電流
    路を形成する一方向性素子とを有することを特徴とする
    半導体集積回路装置。
  2. 【請求項２】特許請求の範囲第１項において、 上記第１電位部と上記第３電位部は同じ電源電位部に接
    続されていることを特徴とする半導体集積回路装置。
  3. 【請求項３】特許請求の範囲第１項または第２項におい
    て、 上記プルダウン回路は、コレクタが一方導電型、ベース
    が他方導電型、エミッタが一方導電型で、上記コレクタ
    が上記出力部に、上記エミッタが上記第２電位部に接続
    される他のバイポーラトランジスタと、 少なくとも１つの上記入力部からの上記入力信号に応じ
    て、上記バイポーラトランジスタの上記ベースから上記
    他のバイポーラトランジスタの上記ベースへの電流路を
    形成する少なくとも１つの一方導電型電界効果トランジ
    スタとを有することを特徴とする半導体集積回路装置。
  4. 【請求項４】特許請求の範囲第１項、第２項または第３
    項において、 上記一方向性素子は、ダイオードであることを特徴とす
    る半導体集積回路装置。
  5. 【請求項５】特許請求の範囲第１項、第２項または第３
    項において、 上記一方向性素子は、ゲートがドレインに接続された一
    方導電型または他方導電型の電界効果トランジスタであ
    ることを特徴とする半導体集積回路装置。
  6. 【請求項６】特許請求の範囲第１項、第２項、第３項、
    第４項または第５項において、 上記プルダウン回路は、上記他のバイポーラトランジス
    タの上記ベースと第４の電位を有する第４電位部との間
    に接続され、上記他のバイポーラトランジスタの上記ベ
    ースに蓄積された電荷を引き抜く引き抜き回路部を有す
    ることを特徴とする半導体集積回路装置。
  7. 【請求項７】特許請求の範囲第６項において、 上記引き抜き回路部は、上記他のバイポーラトランジス
    タのベースと上記第４電位部との間に抵抗素子を有する
    ことを特徴とする半導体集積回路装置。
  8. 【請求項８】特許請求の範囲第６項において、 上記引き抜き回路部は、ドレインが上記他のバイポーラ
    トランジスタのベースに、ソースが上記第４電位部に接
    続される他の一方導電型電界効果トランジスタであるこ
    とを特徴とする半導体集積回路装置。
  9. 【請求項９】特許請求の範囲第８項において、 上記他の一方導電型電界効果トランジスタのゲートは、
    上記第１電位部に接続されることを特徴とする半導体集
    積回路装置。
  10. 【請求項１０】特許請求の範囲第８項において、 上記他の一方導電型電界効果トランジスタのゲートは、
    上記バイポーラトランジスタのベースに接続されること
    を特徴とする半導体集積回路装置。
  11. 【請求項１１】特許請求の範囲第６項において、 上記引き抜き回路部は、ドレインが上記他のバイポーラ
    トランジスタのベースに、ソースが上記第４電位部に、
    ゲートが少なくとも１つの上記入力部に接続される他の
    他方導電型電界効果トランジスタであることを特徴とす
    る半導体集積回路装置。
  12. 【請求項１２】特許請求の範囲第６項から第11項のいづ
    れかにおいて、 上記第２電位部と上記第４電位部は同じ電源電位部に接
    続されていることを特徴とする半導体集積回路装置。
  13. 【請求項１３】特許請求の範囲第１項から第12項のいづ
    れかにおいて、 上記入力信号を反転した上記出力信号を生成するインバ
    ータ回路であることを特徴とする半導体集積回路装置。
  14. 【請求項１４】特許請求の範囲第１項から第12項のいづ
    れかにおいて、 複数の上記入力部と複数の上記一方導電型電界効果トラ
    ンジスタとを有し、NOR論理を採って上記出力信号を生
    成するNOR回路であることを特徴とする半導体集積回路
    装置。
  15. 【請求項１５】特許請求の範囲第１項から第12項のいづ
    れかにおいて、 複数の上記入力部と複数の上記一方導電型電界効果トラ
    ンジスタとを有し、NAND論理を採って上記出力信号を生
    成するNAND回路であることを特徴とする半導体集積回路
    装置。
  16. 【請求項１６】特許請求の範囲第１項から第15項のいづ
    れかにおいて、 上記一方導電型電界効果トランジスタまたは上記他方導
    電型電界効果トランジスタは、金属酸化膜電界効果トラ
    ンジスタであることを特徴とする半導体集積回路装置。
  17. 【請求項１７】特許請求の範囲第１項から第16項のいづ
    れかにおいて、 上記一方導電型はＮ導電型で、他方導電型はＰ導電型で
    あることを特徴とする半導体集積回路装置。
  18. 【請求項１８】特許請求の範囲第１項から第16項のいづ
    れかにおいて、 上記一方導電型はＰ導電型で、他方導電型はＮ導電型で
    あることを特徴とする半導体集積回路装置。
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