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JPH0616585B2 - バツフア回路 - Google Patents

バツフア回路

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Publication number
JPH0616585B2
JPH0616585B2 JP58238519A JP23851983A JPH0616585B2 JP H0616585 B2 JPH0616585 B2 JP H0616585B2 JP 58238519 A JP58238519 A JP 58238519A JP 23851983 A JP23851983 A JP 23851983A JP H0616585 B2 JPH0616585 B2 JP H0616585B2
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JP
Japan
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transistor
potential level
mos
mos transistor
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Expired - Lifetime
Application number
JP58238519A
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将弘 岩村
郁郎 増田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58238519A priority Critical patent/JPH0616585B2/ja
Priority to US06/682,197 priority patent/US4694202A/en
Publication of JPS60130216A publication Critical patent/JPS60130216A/ja
Publication of JPH0616585B2 publication Critical patent/JPH0616585B2/ja
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はバッファ回路に係り、特に高容量負荷や高電流
負荷を駆動するために好適なバッファ回路に関する。
〔発明の背景〕
比較的多きな負荷を駆動できるバッファ回路として、第
１図の様なＴＴＬ（transistor−transister−logic）
回路が良く知られている。第１図において、１１，１
２，１３はジョッキー，クランプ付きのＮＰＮトランジ
スタ、１４はレベルショットダイオード、１５，１６１
７は抵抗である。
入力端子１０の電位ＶI が高レベルにスイッチするとＮ
ＰＮトランジスタ１１，１３がオンし、ＮＰＮトランジ
スタ１２がオフする。したがって、負荷ＣL に蓄積され
た負荷はＮＰＮトランジスタ１３を通して接地電位ＧＮ
Ｄに放電され、出力端子１８の電位ＶO は低レベルにス
イッチする。次に入力端子１０の電位ＶI が低レベルに
スイッチするとＮＰＮトランジスタ１１，１３がオフ
し、ＮＰＮトランジスタ１２がオンする。したがって、
電源端子１９から抵抗１７，ＮＰＮトランジスタ１２，
ダイオード１４を通して負荷ＣL の充電電流が流れ、出
力端子１８の電位ＶO は高レベルにスイッチする。この
回路は高負荷を高速でスイッチングできる利点がある
が、反面ＮＰＮトランジスタ１１，１２，１３の飽和防
止のためショットキーダイオードの形成が不可欠であ
り、製造コストが高くなる。
また、ＴＴＬ回路等の出力段がバイポーラトランジスタ
で構成される出力バッファ回路では出力が低レベルのと
き、規定の出力電圧ＶOLで規定の直流電流ＩOLをＳＩＮ
Ｋできなければならない。例えば典型的なＴＴＬ回路で
はＶOL＝０．４ＶでＩOL＝１６ｍＡである。したがっ
て、入力端子１０の電圧ＶI の高レベルのとき、電源端
子１９の電圧Ｖcc、抵抗１５，ＮＰＮトランジスタ１１
を通してＮＰＮトランジスタ１３にＩOL＝１６ｍＡを流
すに必要なベース電流を常に流しつづける必要があり、
消費電力が大きくなるという問題点がある。
また、出力段に電荷蓄積効果のあるバイポーラトランジ
スタを使用しているので、バイポーラトランジスタのベ
ースに蓄積された電荷によってバイポーラトランジスタ
がオフに切換わる時間が長くなる。
比較的大きな負荷を駆動できる他の従来例として第２図
の様なＣＭＯＳ回路が広く知られている。第２図におい
て、２１，２３はＰＭＯＳトランジスタ、２２，２４は
ＮＭＯＳトランジスタであり、PMOS21とNMOS22で駆動段
インバータを構成し、PMOS23，PMOS24で出力段インバー
タを構成する。
入力端子２０の電位ＶI が高レベルにスイッチするとPM
OS21がオフ、NMOS22がオンとなり、次いでPMOS23がオ
ン、NMOS24がオフとなる。したがって、電圧Ｖccの電源
端子２６よりPMOS23を通って負荷ＣL への充電電流が流
れ、出力端子２５の電位ＶO は高レベルにスイッチす
る。次に、入力端子の電圧ＶI が低レベルにスイッチす
るとPMOS21がオン、NMOS22がオフし、次いでPMOS23がオ
フ、NMOS24がオンとなる。したがって、負荷ＣL に充電
された電荷はNMOS24を通して接地電位ＧＮＤに放電さ
れ、出力端子２５の電位ＶO は低レベルにスイッチす
る。
この回路の最大の利点は入力電位ＶI が高レベル又は低
レベルの定常状態では消費電力がほぼ零で低消費電力に
できる点にあるが、反面、高速化が困難で、スイッチン
グ時の消費電力が駆動段のスイッチング波形の立上り，
立下り特性に依存し、大きくなり易いという問題点があ
る。
第２図の回路において、出力段の負荷駆動能力を大きく
するには出力段のPMOS23とNMOS24のチャネル幅Ｗを大き
く設計する必要がある。第３図は第２図における駆動段
のPMOS21とNMOS22のチャネル幅を一定とし、出力段のPM
OS23，NMOS24のチャネル幅をＷ1 と２Ｗ1 に変えた場合
の負荷容量に対する遅延時間特性を示したものである。
第３図より、明らかなように、出力段の駆動能力を２倍
に大きくしたにもかかわらず、負荷容量Ｃ1 以下では遅
延時間が大きくなっている。この原因は出力段のPMOS23
及びNMOS24のチャネル幅を２倍に大きくした事によりゲ
ート入力容量が２倍になり、駆動段の能力が不足して遅
延時間が大きくなったためである。
駆動段の駆動能力が不足すると、別の不具合が加わる。
すなわち、駆動段の駆動能力が不足すると出力段の入力
波形の変化はよりゆるやかなものとなる。したがって、
出力段のスイッチングの過渡期において、出力段のPMOS
23とNMOS24が共にＯＮしている時間が長くなりスイッチ
ング時の消費電力が大きくなる。第４図はこの様子を示
したものであり、出力段の駆動波形の立上り時間ｔr 及
び、立下り時間ｔf が１ｎｓに時に比べｔr ，ｔr が１
５ｎｓに劣化すると消費電力は約２０％増加することを
示している。
以上の理由から、第２図に示す駆動段と出力段の最小段
数からなるＣＭＯＳ回路では駆動段の駆動能力により高
速化の限界があり、駆動段と出力段の駆動能力のバラン
スを最適に設計しないと消費電力も増える。なお、この
問題はＣＭＯＳ回路に限らず、ＮＭＯＳ回路，ＰＭＯＳ
回路でも同様である。したがって、一般に高負荷駆動能
力を要するＭＯＳ回路では多段駆動回路を用い、出力段
に近い段ほどＭＯＳのチャネル幅を大きくして行く方法
が採られている。
この多段駆動回路の設計方法が例えば特公昭58−3608号
公報に明示されている。第５図は該公報の図面を引用し
たものであり、４１は信号駆動段、４２は出力段であ
り、両者の間にＮケの中間駆動段４３，４４がある。こ
のような多段駆動回路の総遅延時間を最小にする中間駆
動段の段数Ｎおよび中間駆動段の容量Ｃi は次のように
なる。
ここで、Ｃd ：出力段の負荷容量 Ｃl ：信号駆動段の負荷容量 Ｃi-1：前段の容量 Ｃi+1：後段の容量 仮に、Ｃd ＝１００ｐＦ、Ｃl ＝０．１ｐＦとすると、
中間駆動段数Ｎ＝６となり、出力段を含めて７段の回路
が必要になる。したがって、従来の多段駆動回路では負
荷駆動能力を大きくすると段数が増えて消費電力が増加
し、総遅延時間も段数が多くなると大きくなるため、高
速化も困難であった。
〔発明の目的〕
本発明は上記した従来技術の欠点を除去し、低消費電
力、高速で高負荷を駆動できるバッファ回路を提供する
ことにある。
〔発明の概要〕
上記目的を達成する本発明の特徴とするところは、出力
段と出力段を駆動する駆動段とを有するバッファ回路に
於いて、駆動段をＭＯＳ入力、バイポーラ出力で、ＭＯ
Ｓ論理回路と同一論理機能を有するバイポーラ・ＭＯＳ
複合論理回路で構成し、出力段を上記バイポーラ・ＭＯ
Ｓ複合論理回路の出力にゲートが接続されるＭＯＳトラ
ンジスタで構成することにある。
低消費電力、高速で高負荷を駆動するため、バイポーラ
トランジスタのような電荷蓄積効果のないＭＯＳトラン
ジスタで出力段を構成し、入力部がＭＯＳトランジス
タ、出力部がバイポーラトランジスタの非飽和動作のバ
イポーラ・ＭＯＳ複合論理回路で駆動段を構成すること
によって、出力段のＭＯＳトランジスタのゲート容量の
充電・放電を高速で実行する。
本発明の好ましい実施態様を述べると、出力段のＭＯＳ
トランジスタのゲート入力容量は駆動段のＭＯＳトラン
ジスタのゲート入力容量よりも大きい。
〔発明の実施例〕
以下、本発明の実施例を図面に従って説明する。第６図
（Ａ）は本発明の概念を示す構成図である。本発明のバ
ッファ回路は駆動段と出力段の２段で構成される。図に
おいて、５１は駆動段で入力信号５０を受けて駆動信号
５２を出力して出力段５３を駆動する。５３は出力段で
駆動信号５２を受けて出力信号５４を出力する。本発明
では駆動段として第６図（Ｂ）に示すようなバイポーラ
・ＭＯＳ複合論理回路を使用する。図において、５５は
ＮＭＯＳトランジスタ、５６はＮＰＮトランジスタであ
る。この回路の実効的な相互コンダクタンスＧm は次の
ようになる。
Ｇm ≒ｈFE・ｇm ここで、ｈFE：ＮＰＮトランジスタの電流増幅率 ｇm ：ＮＭＯＳトラジスタの相互コンダクタンス この回路が負荷Ｃを充電する時定数τは となる。ｈFEは５０〜２５０位のものが得られるので、
第６図（Ｂ）のバイポーラ・ＭＯＳ複合論理回路はＭＯ
Ｓ論理回路の５０〜２５０倍の駆動能力が得られる。第
６図（Ａ）に示した本実施例の出力段５３では電荷蓄積
効果のないＭＯＳトラジスタを使用する。出力段のトラ
ンジスタは高負荷（例えば容量性負荷として１３０ｐ
Ｆ、直流負荷電流として２４ｍＡ）を駆動するためサイ
ズ（チャネル幅／チャネル幅）の大きいＭＯＳトランジ
スタを使用する。従って入力ゲート容量が大きくなり、
駆動段の負荷としてはかなり重いものになる。しかしな
がら、本発明では駆動段をMOS入力、バイポーラ出力型
のバイポーラ、ＭＯＳ複合論理回路で構成するため入力
ゲート容量の大きい出力段を高速に駆動できる。
第７図は駆動段の負荷容量に対する遅延時間特性を示し
たものである。図中実線（Ａ）はＭＯＳ論理回路による
駆動回路の特性、実線（Ｂ）はバイポーラ・ＭＯＳ複合
論理回路による駆動回路の特性を示す。図より明らかな
ように無負荷に近い微小負荷Ｃ1 以下ではＭＯＳ論理回
路の方が速くなるが実用的な負荷Ｃ2 （１．０〜３．０
ｐＦ）領域ではバイポーラ・ＭＯＳ複合論理回路がはる
かに高速である。
第８図に本発明の一実施例を示す。図において、６１は
バイポーラ・ＭＯＳ複合論理回路であるインバータ回路
からなる駆動段、６２，６３は夫々ゲートＧがインバー
タ回路６１の出力に接続されるＰＭＯＳ，ＮＭＯＳでＣ
ＭＯＳ出力段インバータを構成し、全体として非反転出
力バッファ回路を構成している。バイポーラ・ＭＯＳ複
合インバータ回路６１の望ましい回路の一例を第９図に
示す。
第９図は相補動作型のバイポーラ・ＭＯＳ複合論理回路
である。図に於いて、７１は、コレクタＣが第１の固定
電位Ｖccである電源端子７８に、エミッタＥが出力端子
７７（電位ＶM ）に接続される第１のＮＰＮバイポーラ
トランジスタ（以下単に第１のＮＰＮと称す）、７２
は、コレクタＣが出力端子７７に、エミッタＥが第２の
固定電位第２の電位である接地電位ＧＮＤに接続される
第２のＮＰＮバイポーラトランジスタ（以下単に第２の
ＮＰＮと称す）、７３は、ゲートＧが入力端子７０に、
ソースＳ及びドレインＤがそれぞれ第１のＮＰＮ７１の
コレクタＣとベースＢとに接続されるＰＭＯＳ、７４
は、ゲートＧが入力端子７０に、ドレインＤ及びソース
Ｓが第２のＮＰＮ７２のコレクタＣとベースＢとに接続
されるNMOS、７５はPMOS73のドレインＤとNMOS74のドレ
インＤとを接続する拡散抵抗またはＭＯＳ抵抗等によっ
て形成されるベース電荷引抜素子、７６は第２のＮＰＮ
７２のベースＢとエミッタＥとを接続する拡散抵抗また
はＭＯＳ抵抗等によって形成されるベース電荷引抜素子
である。
第１０図は第９図のバイポーラ・ＭＯＳ複合インバータ
回路を半導体基板に集積化した場合の概略断面図であ
り、第９図と同一部分は同一番号で示している。ただ
し、図面の複雑化を避けるため第９図のベース電荷引抜
素子７５，７６は省略されている。第９図において、８
８，８９は入力端子７０に接がるゲート電極である。８
０はＰ型基板であり、素子相互間のアイソレーション領
域を兼ねている。PMOS73はＰ型基板８０上に形成された
Ｎ型エピタキシャル層８１にＰ＋拡散層８４によりソー
ス，ドレイン電極が形成され、ＰＭＯＳの基板はＮ＋拡
散層８３によりオーミックコンタクトをとって電源端子
７８に接続される。NMOS74はＮエピタキシャル層上にＰ
型拡散８２によりウエル領域が形成され、その中にＮ＋
型拡散層８３によりソース，ドレイン電極が形成され
る。
NMOS74のウエル領域８２はＰ＋拡散８４によりオーミッ
クコンタクトがとられて、接地電位ＧＮＤに接続され
る。次に第１のＮＰＮ７１はＮエピタキシャル層８１を
コレクタとし、Ｎ＋拡散８７により、オーミックコンタ
クトが取られ電源端子７８に接続される。ベースはＰ型
拡散８５により形成され、PMOS73のドレイン電極が接続
される。エミッタはベース領域８５にＮ＋拡散８６によ
り形成され、第２のＮＰＮ７２のコレクタと出力端子７
７（電位ＶM ）に接続される。また、第２のＮＰＮ７２
はＮエピタキシャル層８１をコレクタとし、Ｎ＋拡散８
７によりオーミックコンタクトをとって第１のＮＰＮ７
１のエミッタと出力端子７７に接続される。ベースはＰ
型拡散８５により形成されNMOS74のソースに接続され
る。エミッタはベース領域８５にＮ＋拡散８５により形
成され接地電位に接続される。なお、図中ＮＢＬと記さ
れている部分はＮＰＮトランジスタのコレクタ抵抗を下
げるために通常使用されるＮ＋型埋込み層である。
表１は本実施例の論理動作を示すものである。
入力ＶI が“０”（低）レベルの時、ＰＭＯＳ７３がオ
ンとなりNMOS74がオフとなる。したがって第１のＮＰＮ
７１のベース電位が上昇し、第１のＮＰＮ７１はオンと
なる。このとき、NMOS74がオフとなるので第２のＮＰＮ
７２への電流の供給が止るとともに、第２のＮＰＮ７２
のベースＢに蓄積された蓄積電荷が抜取られるので、第
２のＮＰＮ７２は急速にオフになる。
したがって、第１のＮＰＮ７１のエミッタ電流は第８図
の出力段のPMOS62，NMOS63のゲート容量を充電し出力Ｖ
M は急速に“１”（高）レベルとなる。
ＶI １６が“１”レベルの時、PMOS73がオフとなりNMOS
74がオンとなる。このとき、PMOS73がオフとなるので第
１のＮＰＮ７１への電流の供給が止まるとともに、第１
のＮＰＮ７１のベースＢに蓄積された蓄積電荷が抜取ら
れるので、第１のＮＰＮ７１は急速にオフになる。ま
た、NMOS74がオンとなり、ドレインＤとソースＳとの間
が短絡されるので、第２のＮＰＮ７２のベースＢには出
力ＶM に接続される出力段のPMOS62，NMOS63のゲート容
量からの電流と、前述した様な第１のＮＰＮ７１のベー
スＢに蓄積された蓄積電荷の電流とが共に供給され、第
２のＮＰＮ７２は急速にオンとなる。したがって、出力
ＶM は急速に“０”レベルとなる。
以上の動作過程でＮＰＮ７１，７２はベース，コレクタ
接合が順にバイアスされることがないのでバイポーラト
ラジスタ特有の飽和による電荷蓄積効果が起こらないた
め高速スイッチングが行われる。
ここで、ベース電荷引抜素子７５の働きについて更に述
べる。前述した様にベース電荷引抜素子７５は、PMOS73
及び第１のＮＰＮ７１がオンからオフに切換るとき、第
１のＮＰＮ７１のベースＢに蓄積された集積電荷を抜取
り、第１のNPN71を急速にオフさせる働きと、この抜取
った電荷をオンとなったNMOS74を介して第２のＮＰＮ７
２のベースＢに供給して、第２のＮＰＮ７２を急速にオ
ンさせる働きとを持つ。
さらに、ベース電荷引抜素子７５がPMOS73のドレインＤ
とNMOS74のドレインＤとの間に設けられているので、電
源電位Ｖccと接地電位ＧＮＤとの間に導電パスが生じる
ことはなく、低消費電力が達成できる。つまり、仮にベ
ース電荷引抜素子７５がPMOS10のドレインと接地電位Ｇ
ＮＤとを接続する様に設けられた場合、入力ＶI が
“０”レベルのとき、電源電位Ｖccと接地電位ＧＮＤと
の間に導電パルスが生じ、常に電流が流れ、消費電力が
大きくなるが本実施例では導電パスが生じない。
また、本実施例に於いては、ベース電荷引抜素子７５が
出力ＶM にも接続されていることによって、入力ＶI が
“０”レベルのとき、PMOS73とベース電荷引抜素子７５
とを介して、出力ＶM の電位を電源端子７８の電位Ｖcc
まで上昇させることができ、ノイズマージンを十分確保
できる。
次にベース電荷引抜素子７６の働きについて更に述べ
る。前述した様に、ベース電荷引抜素子７６はNMOS74及
び第２のＮＰＮ７２がオンからオフに切換るとき、第２
のＮＰＮ７２のベースＢに蓄積された蓄積電荷を抜取
り、第２のＮＰＮ７２を急速にオフさせる働きを持つ。
更に本実施例に於いては、入力ＶI が“１”レベルのと
きベース電荷引抜素子７６とNMOS74とを介して出力ＶM
を“０”レベルまで下降させることができ、ノイズマー
ジンを十分確保できる。
また、本実施例に於いては、バイポーラトランジスタは
ＮＰＮトランジスタのみ使用するので、スイッチング特
性を一致させやすい。
また、本実施例によれば、電流増幅率が低いＰＮＰトラ
ンジスタを使用していないので、出力信号の立下りが遅
くなることはなくなり、高速動作可能である。
第１１図に相補動作型のバイポーラ・ＭＯＳ複合インバ
ータ回路６１の他の例を示す。
図において、４３は他方導電型ＭＯＳトランジスタであ
るＰＭＯＳ、４４，４５，４６は一方導電型ＭＯＳトラ
ンジスタであるＮＭＯＳ、４７，４７はＮＰＮバイポー
ラトランジスタである。
PMOS43とNMOS44はＣＭＯＳインバータを構成しており、
夫々のゲートＧが共通入力端子４０に接続され、夫々の
ドレインＤが第１のＮＰＮ４７のベースＢに接続される
とともにNMOS46のゲートＧにも接続される。PMOS43とNM
OS44のソースＳは夫々第１の電位となる電源端子４２と
第２の電位となる接地電位ＧＮＤに接続される。NMOS45
のドレインＤは電位M の出力端子４１に、ゲートＧは入
力端子４０に、ソースＳはNMOS46のドレインＤと第２の
ＮＰＮ４８のベースＢに接続される。
NMOS46のソースＳは接地電位ＧＮＤに接続される。ま
た、第１のＮＰＮ４７のコレクタＣは電源４７に、ベー
スＢはPMOS43とNMOS44の共通ドレイン接続点に、エミッ
タＥはNMOS45のドレインＤと第２のＮＰＮ４８のコレク
タＣと出力ＶM に共通接続される。第２のＮＰＮ４８の
ベースＢはNMOS45のソースＳとNMOS46のドレインＤに共
通接続され、エミッタＥは接地電位ＧＮＤに接続され
る。
次に本実施例インバータ回路の動作を説明する。いま、
入力ＶI が低レベルから高レベルにスイッチするとPMOS
43はオフ、NMOS44はオンとなり、第１のＮＰＮ４７のベ
ースは低レベルとなるため第１のＮＰＮ４７およびNMOS
46はオフとなる。一方、NMOS45はオンとなるため、第２
のＮＰＮ４８がオンし、出力ＶM は高レベルから低レベ
ルへスイッチする。
次に、入力ＶI が高レベルから低レベルにスイッチする
とNMOS45、第２のＮＰＮ４８がオフとなる。一方、PMOS
43がオンとなり、NMOS44がオフとなるため、第１のＮＰ
Ｎ４７のベースは高レベルにスイッチし、第１のＮＰＮ
４７とNMOS46がオンする。したがって出力ＶM は低レベ
ルから高レベルにスイッチする。ここでNMOS46の働きは
高速スイッチングのために重要である。NMOS46はダイナ
ミックディスチャージ回路として作用する。すなわち、
入力ＶI が低レベルから高レベルにスイッチするときNM
OS46のゲートは高レベルから低レベルにスイッチするた
めNMOS46はオフになる。したがって、第２のＮＰＮ４８
のベースＢと接地電位ＧＮＤは電流パスが無いため、出
力ＶM よりNMOS45を通して流れる電流はすべて第２のNP
N48のベースＢに流れるため、第２のＮＰＮ４８は高速
にターン・オンできる。次に、入力ＶI が高レベルから
低レベルにスイッチするとき、NMOS46のゲートＧは低レ
ベルから高レベルにスイッチするため、NMOS46はオンに
なる。したがって、第２のNPN48のベースＢは低インピ
ーダンスで接地され、ベース領域の蓄積電荷を速やかに
放電する。このため、第２のＮＰＮ４８のターンオフが
速やかに行われ、第２のＮＰＮ４８から流れる電流はす
べて第８図の出力段のPMOS62，NMOS63のゲート容量の充
電電流になり、高速に充電が行われる。
いま、入力ＶI が高レベルのとき、PMOS43と第１のＮＰ
Ｎ４７がオフであり、入力ＶI が低レベルのときNMOS45
と第２のＮＰＮ４８がオフである。したがって、本例の
インバータ回路はＣＭＯＳ回路と同様に定常状態では電
力を消費しない。
第１２図は第８図の一実施例において出力段のPMOS62，
NMOS63のチャネル幅を変えた場合の負荷容量に対する遅
延時間特性を示す。第３図の単純なＣＭＯＳバッファ回
路の特性と対比すると本実施例の効果が明らかになる。
すなわち、従来の単純なＣＭＯＳバッファ回路では負荷
駆動能力を高めるため出力段のＭＯＳサイズを大きくす
るとかえって遅延時間が大きくなってしまうが、本発明
では微少負荷Ｃ1 以上では出力段の駆動能力の増大に応
じて遅延時間も小さくなっていることがわかる。このこ
とは出力段のＭＯＳサイズを変えるだけで所望の速度が
得られることを示しており、バッファ回路の設計が極め
て容易になる。
第１３図は本発明の他の実施例を示す。第１３図におい
て、９３は２入力ＮＡＮＤゲート、９４は２入力ＮＯＲ
ゲートで夫々後述のバイポーラ・ＭＯＳ複合論理回路で
構成された駆動段である。９５はＰＯＭＳ、９６はＮＭ
ＯＳトランジスタで出力段を構成している。この回路は
３ステート制御付きの非反転バッファ回路を構成してい
る。９０は信号入力端子、９７は出力端子、９１，９２
は３ステート制御端子であり、９１と９２は夫々相補の
関係にある信号である。いま、９１の電位ＥＮが低レベ
ル、９２の電位▲▼が高レベルのとき、ＮＡＮＤゲ
ート９３の出力ＶM1は高レベル、ＮＯＲゲート９４の出
力ＶM2は低レベルになるため、PMOS95，NMOS96は共にオ
フ状態になり、出力ＶO は高インピーダンス状態にな
る。次に、９１の電位ＥＮが高レベル、９２の電位▲
▼が低レベルで入力ＶI が高レベルにスイッチすると
ＮＡＮＤゲート９３の出力ＶM1が低レベルになり、PMOS
95がオンする。一方、ＮＯＲゲート９４の出力ＶM2は低
レベルになるため、NMOS96はオフする。したがって、電
源電位ＶCCである端子９８からPMOS95を通って負荷ＣL
に充電電流が流れ、出力ＶO は高レベルにスイッチす
る。次に、入力ＶI が低レベルにスイッチするとＮＡＮ
Ｄゲート９３の出力ＶM1が高レベルになり、PMOS95はオ
フする。一方、ＮＯＲゲート９４の出力ＶM2は高レベル
になりNMOS96がオンする。したがって、負荷ＣL の電荷
はNMOS96を通して放電され、出力ＶO は低レベルに変化
する。
第１４図は第１３図で用いる相補動作型のバイポーラ・
ＭＯＳ複合２入力ＮＡＮＤゲート９３の一構成例を示す
図である。
第１４図に於いて、１０８は、コレクタＣが電位ＶCCの
電源端子１１１に、エミッタＥが第１３図の出力段PMOS
95のゲートに接続される出力端子１１０（電位ＶM1）に
接続される第１のＮＰＮ、１０９は、コレクタＣが出力
端子１１０に、エミッタＥが接地電位ＧＮＤに接続され
る第２のNPN、１００は入力ＶI の入力端子、１０１は
入力ＥＮの入力端子、１０２及び１０３は、各ゲートＧ
がそれぞれ異なる入力端子１００，１０１に、各ソース
Ｓ及び各ドレインＤが、第１のNPN108のコレクタＣとベ
ースＢとの間に並列にそれぞれ接続されるＰＭＯＳ、１
０４及び１０５は、各ゲートＧがそれぞれ異なる入力端
子１００，１０１に、各ドレインＤ及びソースＳが第２
のNPN109のコレクタＣとベースＢとの間に直列にそれぞ
れ接続されるＮＭＯＳ、１０６はPMOS102，103のドレイ
ンＤとNMOS104のドレインＤとを接続する抵抗等のベー
ス電荷引抜素子、１０７は第２のNPN109のベースＢとエ
ミッタＥとを接続する抵抗等のベース電荷引抜素子であ
る。
表２は本例の論理動作を示すものである。
まず入力ＶI ，ＥＮのどちらかが“０”レベルの時、PM
OS102，103のどちらかがオンとなり、NMOS104，105のど
ちらかがオフとなる。したがって第１のＮＰＮ１０８の
ベース電位が上昇し、第１のNPN108はオンとなる。この
とき、NMOS104，105のうちどちらかがオフとなるので第
２のNPN109への電流の供給が止まるとともに、第２のNP
N109のベースＢに蓄積された蓄積電荷が抜取られるの
で、第２のNPN109は急速にオフになる。したがつて、第
１のNPN108のエミッタ電流は出力段のPMOS95のゲート容
量を充電し出力ＶM1は急速に“１”レベルとなる。
入力ＶI ，ＥＮの両方が“０”レベルの時、PMOS102，1
03の両方がオンとなり、NMOS104，105の両方がオフとな
る。したがって動作は上記と同じで出力ＶM1は“１”レ
ベルとなる。
一方入力ＶI ，ＥＮの両方が“１”レベルの時、PMOS10
2，103の両方がオフとなり、NMOS104，105の両方がオン
となる。このとき、PMOS102，103が共にオフとなるので
第１のNPN108への電流の供給が止まるとともに、第１の
NPN108のベースＢに蓄積された蓄積電荷が抜取られるの
で、第１のNPN108は急速にオフになる。また、NMOS10
4，105がオンとなり、ドレインＤとソースＳとの間が短
絡されるので、第２のＮＰＮ１０９のベースＢには出力
ＶM1に接続される出力段のPMOS95のゲートからの電流
と、前述した様な第１のNPN108のベースＢに蓄積された
蓄積電荷の電流とが共に供給され、第１のNPN109は急速
にオンとなる。したがって、出力ＶM1は急速に“０”レ
ベルとなる。
第１５図は相補動作型のバイポーラ・ＭＯＳ複合２入力
ＮＡＮＤゲート９３の他の構成例を示す図である。
第１４図の構成例と異なる第１点は、PMOS102，103のド
レインＤとNMOS105のドレインＤとが配線のみによって
ベース電荷引抜素子を介せずに直接に接続されているこ
とである。
PMOS102，103の少なくとも一方がオンしたとき、電流が
分流せず総て第１のNPN108のベースＢに流れるので、第
１のNPN108が急速にオンする。また、第１のNPN108のベ
ースＢに蓄積された蓄積電荷が直接、NMOS104，105を介
して、第２のNPN190のベースＢに抜取られるの、高速化
が図れ、第１のNPN108及び第２のNPN109が同時にオンし
ている時間が従来に比して短くなり、電源電位ＶCCと接
地電位ＧＮＤとの間の導電パスが生じることがなくな
り、消費電力が小さくなる。
次に第１４図と異なる点は、出力ＶM1と第１のNPN108の
ベースＢとの間に、第１のNPN108のＰ型ベースＢとＮ型
エミッタＥとによって形成されるＰＮ接合の清流方向と
は逆の清流方向を有する一方向性素子であるところのダ
イオード１１２が設けられることである。
入力ＶI ，ＥＮの少なくとも一方が“１”レベルから
“０”レベルに変化した場合、PMOS102，103の少なくと
も一方がオフからオンへ、NMOS104，105の少なくとも一
方がオンからオフに移るため、ａ点の電位が上がり始め
ると同時に、第１のNPN108のベースＢに電源電位ＶCCか
らPMOS102，103のオフからオンへ移る少なくとも一方を
通して電流が供給され始めるが、該電流はダイオード１
１２、及びオフしつつあるNMOS104，105の少なくとも一
方で阻止され、第１のNPN108のベースＢ以外には殆ど流
れず、第１のNPN108が有効に駆動される。
入力ＶI ，ＥＮが共に“０”レベルから“１”レベルに
変化した場合、PMOS102，103が共にオンからオフへ、NM
OS104，105が共にオフからオンへ移るため、ａ点の電位
が下がり始めると同時に、第２のNPN109のベースＢには
NMOS104，105を通して第１のNPN108のベースＢの蓄積電
荷の電流だけではなく、ダイオード１１２を介して出力
ＶM1に接続される出力段のPMOS95のゲートからの電流が
直接供給され、第２のNOP109が有効に駆動される。
さらに、第１４図と異なる点は、第２のNPN109のベース
Ｂに蓄積された蓄積電荷を抜き取るベース電荷引抜素子
として、NMOS113設けた点にある。
NMOS113は、ドレインＤが第２のNPN109のベースＢに、
ソースＳが接地電位ＧＮＤに、ゲートＧが第１のNPN108
のベースＢに接続される。
本実施例に於いて、NMOS113は、第１４図と同様に、第
２のNPN109のベースＢに蓄積された蓄積電荷を抜き取
り、第２のNPN109を高速にオフさせる。
また、NMOS104，105が共にオンのとき、NMOS113はオフ
となり、相補動作となるので、NMOS104，105を介して流
れる電流はNMOS113によって阻止されるので、第２のNPN
109のベースＢ以外には殆んど流れずに、第２のNPN109
はより高速にオンとなる。
第１６図は第１３図で用いる相補動作型のバイポーラ・
ＭＯＳ複合２入力ＮＯＲゲート９４の一構成例を示す図
である。
第１６図に於いて、１２８は、コレクタＣが電位ＶCCの
電源端子１３１に、エミッタＥが第１３図の出力段のNM
OS96のゲートに接続される出力端子１３０（電位ＶM2）
に接続される第１のＮＰＮ、１２９は、コレクタＣは出
力端子１３０に、エミッタＥが接地電位ＧＮＤに接続さ
れる第２のNPN、１２０は入力ＶI の入力端子、１２１
は入力▲▼の入力端子、１２２及び１２３は、各ゲ
ートＧがそれぞれ異なる入力端子１２０，１２１に、各
ソースＳ及び各ドレインＤが、第１のNPN128のコレクタ
ＣとベースＢとの間に直列にそれぞれ接続されるＰＭＯ
Ｓ、１２４及び１２５は、各ゲートＧがそれぞれ異なる
入力端子１２０，１２１に、各ドレインＤ及び各ソース
Ｓが第２のNPN129のコレクタＣとベースＢとの間に並列
にそれぞれ接続されるＮＭＯＳ、１２６はPMOS123のド
レインＤとNMOS124，125のドレインＤとを接続する抵抗
等のベース電荷引抜素子、１２７は第２のNPN129のベー
スＢとエミッタＥとを接続する抵抗等のベース電荷引抜
素子である。
表３は本例の論理動作を示すものである。
まず入力ＶI ，▲▼の両方が“０”レベルの時、PM
OS122，123の両方がオンとなり、NMOS124，125の両方が
オフとなる。したがって第１のNPN128のベース電位が上
昇し、第１のNPN128はオンとなる。このとき、NMOS12
4，125が共にオフとなるので第２のNPN129への電流の供
給が止るとともに、第２のNPN129のベースＢに蓄積され
た蓄積電荷が抜取られるので、第２のNPN129は急速にオ
フになる。したがって、第１のNPN128のエミッタ電流は
出力段のNMOS96のゲート容量を充電し出力ＶM2は急速に
“１”レベルとなる。
入力ＶI ，▲▼のどちらかが“１”レベルの時、PM
OS122，123のどちらかがオフとなり、NMOS124，125のど
ちらかがオンとなる。このとき、PMOS122，123のうちど
ちらかがオフとなるので第１のNPN128への電流の供給が
止まるとともに、第１のNPN128のベースＢに蓄積された
蓄積電荷が抜取られるので、第１のNPN128は急速にオフ
になる。また、NMOS124，125がオンとなり、それぞれの
ドレインＤとソースＳとの間が短絡されるので、第２の
NPN129のベースＢには出力ＶM2に接続される出力段のNM
OS96のゲートからの電流と、前述した様な第１のNPN128
のベースＢに蓄積された蓄積電荷の電流とが共に供給さ
れ、第２のNPN129は急速にオンとなる。したがって、出
力ＶM2は急速に“０”レベルとなる。
入力ＶI ，▲▼の両方が“１”レベルの時、PMOS12
2，123の両方がオフとなり、NMOS124，125の両方がオン
となる。したがって動作は上記と同じで出力ＶM2は
“０”レベルとなる。
第１７図は相補動作型のバイポーラ・ＭＯＳ複合３入力
ＮＯＲゲート９４の他の構成例を示す図である。
第１７図と第１６図の構成例と異なる点は、第１４図と
第１５図との異なる点と同様である。第１点は、PMOS12
3のドレインＤとNMOS124，125のドレインとが配線のみ
によって、ベース電荷引抜素子を介せずに直接に接続さ
れていることであり、第２点は、出力ＶM2と第１のNPN1
28のベースＢとの間に、第１のNPN128のＰ型ベースＢと
Ｎ型エミッタＥとによって形成されるＰＮ接合の整流方
向とは逆の整流方向を有する一方向性素子であるところ
のダイオード１１２が設けられることであり、第３点
は、第２のNPN129のベースＢに蓄積された蓄積電荷を抜
き取るベース電荷引抜素子として、ドレインＤが第２の
NPN129のベースＢに、ソースＳが接地電位に、ゲートＧ
が第１のNPN128のベースに接続されるNMOS113を設けた
ことにあり、それぞれ前述と同様の効果を達成できる。
第１８図は本発明の他の実施例を示す図であり、 第１３図の実施例の応用例である。
第１９図に於いて、２１１はドレインがPMOS95のゲート
ＧにゲートがＥＮに、ソースが電源ＶCCに接続されるＰ
ＭＯＳ、２１２はドレインがNMOS96のゲートＧに、ゲー
トＧが▲▼に、ソースＳが接地電位ＧＮＤに接続さ
れるＰＭＯＳである。
本実施例に於いては、第１３図の実施例にPMOS211とNMO
S212が付加されている。この回路ではＥＮ信号が高レベ
ルから低レベルに、▲▼信号が低レベルから高レベ
ルにスイッチするとき、PMOS211，NMOS212が共にオンと
なり、PMOS95のゲートＧの電圧を高レベルにNMOS96のゲ
ートを低レベルに急速にスイッチさせる。したがって、
この回路では出力が高レベル、又は低レベルの活性状態
から高インピーダンス状態への切換えをより高速に行う
ことができる。
第１９図は本発明の他の実施例を示す図であり、第１８
図の実施例の応用例である。
第１８図に於いて、２１１は、ゲートＧが電位ＥＮの端
子９１に、ソースＳが電源電位ＶCCに、ドレインＤがPM
OS95のゲートＧにそれぞれ接続され、ゲート入力容量が
PMOS95より小さいＰＭＯＳである。２１２は、ゲートＧ
が電位▲▼の端子９２に、ソースＳが接地電位ＧＮ
Ｄに、ドレインＤがNMOS96のゲートＧにそれぞれ接続さ
れ、ゲート入力容量がNMOS96より小さいＮＯＭＳであ
る。また、２１３はPMOS95のドレインＤとNMOS96のドレ
インＤとの間に設けられるダイオードである。
本実施例に於いては、PMOS211，NMOS212の作用は第１８
図の回路と同じである。ダイオード213の働きの一つは
電源電位ＶCCを越える電圧が出力ＶO に印加された場合
の逆電流防止であり、他の働きはレベルシフトによる出
力振幅の制限である。出力振幅の制限によりスイッチン
グ時間と消費電力を小さくできる効果がある。
第２０図は本発明の他の実施例を示す図である。
第２０図に於いて、２３１は２入力ＮＯＲゲートであ
り、第１６図及び第１７図等のバイポーラ・ＭＯＳ複合
論理回路で構成される。２３２はゲートＧがバイポーラ
・ＭＯＳ複合２入力ＮＯＲゲート２３１の出力に、ドレ
インＤが電源電位ＶCCに、ソースＳが出力ＶO に接続さ
れ、ゲート入力容量がNMOS96とほぼ等しいＮＭＯＳであ
る。233は、ゲートＧが電位▲▼の端子９２に、ソ
ースＳが接地電位ＧＮＤに、ドレインＤがPMOS232のゲ
ートＧに接続され、ゲート入力容量がPMOS212とほぼ等
しいＰＭＯＳである。
本実施例に於いては出力段がNMOS232，96で構成されて
いるためＣＭＯＳ特有のラッチアップの問題を回避でき
る利点がある。また、NMOS233，212は▲▼信号が低
レベルから高レベルにスイッチするとき急速にオンし、
NMOS232と９６のゲートを低レベルにスイッチし、出力
が高レベル又は低レベルの活性状態から高インピーダン
ス状態への切換えを高速に行える。
第２１図は本発明の実施例によるトライステートバッフ
ァ回路である。図に於いて、２４１は一方の入力がトラ
イステート制御信号ＥＮに、他方の入力信号ＶI に接続
されたＣＭＯＳ２入力NOR回路であり、９４は、一方の
入力がトライステート制御信号ＥＮに、他方の入力信号
ＶI に接続されたBiCMOS2入力ＮＯＲ回路である。２４
２はＮＰＮトランジスタであり、そのベースはCMOS2入
力ＮＯＲゲート２４１の出力に、コレクタは電源Ｖ
CCに、エミッタはダイオード２４３のアノードに接続さ
れ、ダイオード２４３のカソードは出力端子ＶO に接続
される。９６はＮＭＯＳであり、ドレインＤが出力端子
ＶO に、ゲートＧがBiCMOS2入力ＮＯＲゲート９４の出
力に、ソースＳが接地電位ＧＮＤに接続される。また、
２３２はＮＭＯＳであり、ドレインＤが電源ＶCCに、ゲ
ートＧがＣＭＯＳ２入力ＮＯＲゲート２４１の出力に、
ソースＳが出力端子ＶO に接続される。同じく、２１２
はＮＭＯＳであり、ドレインがNMOS96のゲートＧに、ゲ
ートが制御信号ＥＮにソースが接地電位ＧＮＤに接続さ
れる。なお、ＣＬは出力端子ＶO に接がる外部負荷容量
である。
次に、この回路の動作を説明する。トライステート制御
信号ＥＮが“０”レベルのとき、この回路は活性状態に
なり、入力信号ＶI を出力端子ＶO に、伝達し、ＥＮが
“１”レベルのとき不活性状態（トライステート状態）
になり、出力端子ＶO は入力信号ＶI の影響を受けな
い。
いま、ＥＮが“０”レベルで入力ＶI が“１”レベルか
ら“０”レベルに変化したとき、CNOS2入力ＮＯＲゲー
ト２４１の出力は“０”レベルに変化し、NPN242とNMOS
232は共にオフとなる。一方、BiCMOS2入力ＮＯＲゲート
９４の出力は“１”レベルに変化する。その結果、NMOS
96がオンになり、負荷ＣＬの充電電荷を接地電位ＧＮＤ
に放電し、出力ＶO を“０”レベルに変化させる。な
お、この時、NMOS212はＥＮがレベル“０”のためオフ
である。
次に、ＥＮが０レベルで入力ＶI が“０”レベルから
“１”レベルに変化したとき、BiCMOS2入力NAND94の出
力は“０”レベルに変化し、NMOS96はオフになる。一
方、ＣＭＯＳ２入力ＮＯＲゲート２４１の出力は“１”
レベルに変化する。その結果、NPN242がオンになり、ダ
イオード２４３を通って負荷ＣＬを充電し、出力ＶO を
“１”レベルに変化させる。この時、出力ＶO の電位は
電源電位からNPN242のベース・エミッタ間電圧ＶＢＥと
ダイオードの順方向電圧降下ＶO を差引いたものにな
る。通常、ＶCCの電圧は４．５Ｖ〜５．５ＶでありＶＢ
Ｅ＋ＶO １．６〜１．８Ｖであるため、ＶO （ＭＩＮ）
＝４．５Ｖ−１．８Ｖ＝２．７Ｖとなり、温度変動やデ
バイスのバラツキを考慮するとＴＴＬ回路の高レベル出
力規格ＶＯＨ（ＭＩＮ）＝２．７を満足できなくなる。
NMOS232は高レベル出力電位を改善するために設けられ
ており、これにより、（ＶCC−Ｔth）まで改善できる。
なお、ＶthはNMOS232のしきい値電位であり、１．０〜
１．２Ｖである。
次に、トライステート制御信号ＥＮが“１”レベルのと
きの動作を特明する。このとき、CMOS2NORゲート２４１
及びBiCMOS2入力ＮＯＲゲート４の出力は共に“０”レ
ベルになる。したがって、このとき、NPN242，NMOS23
2，NMOS96はすべてオフになり、出力ＶO は入力信号Ｖ
I の影響を受けない不活性状態になる。
なお、このとき、一般にBiCMOSゲートは“０”レベルが
０Ｖより約０．８Ｖ高くあるか、０．８Ｖから０Ｖに下
がるまでの時間が長くなる特性をもつためNMOS96が完全
にオフするまでの時間が長くなる。NMOS212はBiCMOS2入
力ＮＯＲゲート９４の“０”レベルを速やかに０Ｖに下
げるために設けられており、これによりNMOS96を短時間
にオフさせることができる。
本実施例の特徴は、数百ｐＦ前後の高負荷を駆動する出
力段をＳＢＤが必要のバイポートランジスタでなく、Ｎ
ＭＯＳトラジスタで構成し、さらにその駆動回路を高
速，高駆動，低消費電力のBiCMOS論理回路で構成したこ
とにある。これにより、高価なＳＢＤ製造プロセスが不
要になるばかりでなく、出力の駆動能力を高めるとバッ
ファとしての遅延時間が大きくなると云う従来の問題点
（第３図）を解決し、第１２図に示すように、高駆動能
力と高速動作を両立させることができる。
本実施例に於いては、NPN242とダイオード243がNMOS232
のドレインＤとソースＳとの間に並列接続されているた
め出力ＶO の立上りを高速化するとともに出力ＶO の高
レベルを改善することができる。
なお、本発明の実施例では出力段ＭＯＳトランジスタを
駆動する回路として第９図，第１１図，第１４図，第１
５図，第１６図及び第１７図に示す構成のＭＯＳ入力、
バイポーラ出力型のバイポーラ・ＭＯＳ複合論理回路を
使用したが、該回路及び本発明は当業者において種々の
変形が容易である。
例えば、第１４図，第１５図，第１６図及び第１７図で
は、２入力ＮＡＮＤゲート、２入力NORゲートを例にと
って説明したが、３入力、４入力……等の一般のｋ入力
ＮＡＮＤゲート、ｋ入力ＮＯＲゲート（ｋ≧２）でも良
い。
また、Ｐ型とＮ型とを逆にしたものも適用でき、さらに
第１と第２のバイポーラトランジスタはＮＰＮとＰＮＰ
とが混在しても良い。
また、本発明の一実施例に於いては、バイポーラ・ＭＯ
Ｓ複合論理回路としては、インバータ回路，ＮＡＮＤ回
路，ＮＯＲ回路のみを用いて説明したが、これらの回路
の前段に例えばＣＭＯＳトランジスタによる論理ゲート
回路を組合わせて接続すれば、ＡＮＤ回路，ＯＲ回路等
の他の論理ゲート回路や、組合わせ論理回路や、フリッ
プフロップ，シフトレジスタ，ラッチ回路等の順序論理
回路等が構成できることも可能であり、本発明の思想の
範囲に含まれるものである。
〔発明の効果〕
以上の説明で明らかなように、本発明によるバッファ回
路はＭＯＳ入力，バイポーラ出力のバイポーラ・ＭＯＳ
複合論理回路によって構成される駆動段と電荷蓄積効果
のないＭＯＳトランジスタで構成される出力段の２段構
成で実現できるため、従来に比べて高速，低消費電力の
スイッチングが可能であり、特に半導体メモリ，マイコ
ン，ゲートアレイの出力バッファ回路として好適であ
る。また。上記以外に感熱ヘッドライバ、ＩＥＤドライ
バ、ランプドライバ，リレードライバ等への適用も可能
である。
【図面の簡単な説明】
第１図は従来例のＴＴＬバッファ回路図、第２図は従来
例のＣＭＯＳバッファ回路図、第３図は第２図のＣＭＯ
Ｓバッファ回路の遅延時間特性を示す図、第４図は第２
図のＣＭＯＳバッファ回路の消費電力特性を示す図、第
５図は従来例のCMOS多段バッファ回路図、第６図は本発
明の基本概念を示す図、第７図は第６図の駆動段の遅延
特性を示す図、第８図は本発明の一実施例を示す図、第
９図及び第１１図は第８図に用いられる相補動作型のバ
イポーラ・ＭＯＳ複合インバータ回路の一構成例を示す
図、第１０図は第９図は半導体基体に集積化した場合の
概略断面図、第１２図は第８図の一実施例の遅延時間特
性を示す図、第１３図は本発明の他の実施例を示す図、
第１４図及び第１５図は第１３図に用いられる相補動作
型のバイポーラ・ＭＯＳ複合２入力ＮＡＮＤゲートの一
構成例を示す図、第１６図及び第１７図は第１３図に用
いられる相補動作型のバイポーラ・ＭＯＳ複合２入力Ｎ
ＯＲゲートの一構成例を示す図、第１８図から第２１図
は本発明の他を実施例を示す図である。 ５１，６１，９３，９４，１３１，１４１，１５１，２
３１……バイポーラ・ＭＯＳ複合論理回路、６２，６
３，９５，９６，１３３，１４２，１５２，２３２，２
４３……ＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−4931（ＪＰ，Ａ) 特開 昭55−85135（ＪＰ，Ａ) 特開 昭56−12128（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｅｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｕｉｃｅｓ Ｖｏｌ．ＥＤ−16，Ｎｏ．11（Ｎｏｖ. 1969） Ｐ．945〜951

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１の電位レベル部と出力端子部との間に
    ソース・ドレイン電流路を形成する第１のＭＯＳトラン
    ジスタと上記出力端子部と第２の電位レベル部との間に
    ソース・ドレイン電流路を形成する第２のＭＯＳトラン
    ジスタとからなる出力部と、 上記第１及び第２のＭＯＳトランジスタのゲートに中間
    出力部が接続され、上記第１及び第２のＭＯＳトランジ
    スタを駆動する駆動部であって、上記駆動部は上記第１
    の電位レベル部と上記中間出力部に接続された第１のバ
    イポーラトランジスタと上記中間出力部と上記第２の電
    位レベル部に接続された第２のバイポーラトランジスタ
    と、上記第１又は第２のバイポーラトランジスタの蓄積
    電荷を引き抜く電荷引き抜き手段と、入力信号に応答し
    て上記第１又は第２のバイポーラトランジスタを駆動す
    る少なくとも１つのＭＯＳトランジスタを有し、上記MO
    Sトランジスタと上記電荷引き抜き手段によって制御さ
    れる上記第１または第２のバイポーラトランジスタによ
    って上記第１の電位レベル部と上記中間出力部との間に
    又は上記中間出力部と上記第２の電位レベル部との間に
    電流パスを作る相補動作型のバイポーラ・ＭＯＳ複合論
    理回路を有することを特徴とするバッファ回路。
  2. 【請求項２】第１の電位レベル部と出力端子部との間に
    ソース・ドレイン電流路を形成する第１のＭＯＳトラン
    ジスタと、上記出力端子部と第２の電位レベル部との間
    にソース・ドレン電流路を形成する第２のＭＯＳトラン
    ジスタとからなる出力部と、 上記第１のＭＯＳトランジスタのゲートに第１の中間出
    力部が接続され、上記第１のＭＯＳトランジスタを駆動
    する第１の駆動部であって、上記第１の駆動部は上記第
    １の電位レベル部と上記第１の中間出力部に接続された
    第１のバイポーラトランジスタと、上記第１の中間出力
    部と上記第２の電位レベル部に接続された第２のバイポ
    ーラトランジスタと、上記第１又は第２のバイポーラト
    ランジスタの蓄積電荷を引き抜く電荷引き抜き手段と、
    入力信号に応答して上記第１又は第２のバイポーラトラ
    ンジスタを駆動する少なくとも１つのＭＯＳトランジス
    タを有し、上記ＭＯＳトランジスタと上記電荷引き抜き
    手段によって、上記第１の電位レベル部と上記第１の中
    間出力部との間に又は上記第１の中間出力部と上記第２
    の電位レベル部との間に電流パスを作る第１のバイポー
    ラ・ＭＯＳ複合論理回路であり、 上記第２のＭＯＳトランジスタのゲートに第２の中間出
    力部が接続され、上記第２のＭＯＳトランジスタを駆動
    する第２の駆動部であって、上記第２の駆動部は上記第
    １の電位レベル部と上記第２の中間出力部に接続された
    第３のバイポーラトランジスタと上記第２の中間出力部
    と上記第２の電位レベル部に接続された第４のバイポー
    ラトランジスタと、上記第３又は第４のバイポーラトラ
    ンジスタの蓄積電荷を引き抜く電荷引き抜き手段と、入
    力信号に応答して上記第３又は第４のバイポーラトラン
    ジスタを駆動する少なくとも１つのＭＯＳトランジスタ
    を有し、上記ＭＯＳトランジスタと上記電荷引き抜き手
    段によって、上記第１の電位レベル部と上記第２の中間
    出力部との間に又は上記第２の中間出力部と上記第２の
    電位レベル部との間に電流パスを作る第２のバイポーラ
    ・ＭＯＳ複合論理回路を有し、 上記第１及び第２の駆動部は、少なくとも一つの入力信
    号と、３値制御信号に応答して、活性状態時に上記第１
    及び第２のＭＯＳトランジスタの相補動作を行い、不活
    性状態時に上記第１及び第２のＭＯＳトランジスタをオ
    フさせることを特徴とするバッファ回路。
  3. 【請求項３】第１の電位レベル部と出力端子部との間に
    ソース・ドレン電流路を形成する第１のＭＯＳトランジ
    スタと、上記第１の電位レベル部と上記出力端子部との
    間にコレクタ・エミッタが接続された第１のバイポーラ
    トランジスタと、上記出力端子部と第２の電位レベル部
    との間にソース・ドレイン電流路を形成する第２のＭＯ
    Ｓトランジスタとからなる出力部と、 上記第１のＭＯＳトランジスタのゲートに第１の中間出
    力部が接続され、上記第１のＭＯＳトランジスタ及び第
    １のバイポーラトランジスタを駆動するＭＯＳトランジ
    スタからなる第１の駆動部と、 上記第２のＭＯＳトランジスタのゲートに第２の中間出
    力部が接続され、上記第２のＭＯＳトランジスタを駆動
    する第２の駆動部であって、上記第２の駆動部は上記第
    １の電位レベル部と上記第２の中間出力部に接続された
    第２のバイポーラトランジスタと上記第２の中間出力部
    と上記第２の電位レベル部に接続された第３のバイポー
    ラトランジスタと、上記第２又は第３のバイポーラトラ
    ンジスタの蓄積電荷を引き抜く電荷引き抜き手段と、入
    力信号に応答して上記第２又は第３のバイポーラトラン
    ジスタを駆動する少なくとも１つのＭＯＳトランジスタ
    を有し、上記ＭＯＳトランジスタと上記電荷引き抜き手
    段によって、上記第１の電位レベル部と上記第２の中間
    出力部との間に又は上記第２の中間出力部と上記第２の
    電位レベル部との間に電流パスを作るバイポーラ・ＭＯ
    Ｓ複合論理回路を有し、 上記第１及び第２の駆動部は、少なくとも一つの入力信
    号と、３値制御信号に応答して、活性状態時に上記第１
    及び第２のＭＯＳトランジスタの相補動作を行い、不活
    性状態時に上記第１及び第２のＭＯＳトランジスタをオ
    フさせることを特徴とするバッファ回路。
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