JPH0691105B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0691105B2 JPH0691105B2 JP60026220A JP2622085A JPH0691105B2 JP H0691105 B2 JPH0691105 B2 JP H0691105B2 JP 60026220 A JP60026220 A JP 60026220A JP 2622085 A JP2622085 A JP 2622085A JP H0691105 B2 JPH0691105 B2 JP H0691105B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- thin film
- channel protective
- film transistor
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は非晶質シリコンを用いた薄膜トランジスタの製
造方法に関する。
造方法に関する。
アクティブマトリクスパネル用に非晶質シリコンを用い
た薄膜トランジスタの開発が活発に行なわれている。非
晶質シリコンは光導電性を有するため、これによる素子
特性劣化を防止する目的の遮光対策が重要な問題であっ
た。従来の薄膜トランジスタの代表的な構造の一例とし
て特開昭58-190058号に記されたものがある。第１図は
上記公知例に記された構造に遮光膜の配置を合せ記した
図である。本構造の薄膜トランジスタの作成手順の概略
を示すと、ゲート電極２、ゲート絶縁膜３、非晶質シリ
コンパターン5,6を形成した後で、上部電極パターン４
を形成し、次にチャネル保護膜７を形成して最後の遮光
膜８を形成するという手順になる。
た薄膜トランジスタの開発が活発に行なわれている。非
晶質シリコンは光導電性を有するため、これによる素子
特性劣化を防止する目的の遮光対策が重要な問題であっ
た。従来の薄膜トランジスタの代表的な構造の一例とし
て特開昭58-190058号に記されたものがある。第１図は
上記公知例に記された構造に遮光膜の配置を合せ記した
図である。本構造の薄膜トランジスタの作成手順の概略
を示すと、ゲート電極２、ゲート絶縁膜３、非晶質シリ
コンパターン5,6を形成した後で、上部電極パターン４
を形成し、次にチャネル保護膜７を形成して最後の遮光
膜８を形成するという手順になる。
上述のチャネル保護膜及び遮光膜は良好なトランジスタ
特性を得るために必要であるが上記手順で作成する工程
数が増えざるを得ない。そこで上記製作工程よりも少な
い工程数で確実なチャネル保護膜や遮光膜を形成する方
法が求められていた。
特性を得るために必要であるが上記手順で作成する工程
数が増えざるを得ない。そこで上記製作工程よりも少な
い工程数で確実なチャネル保護膜や遮光膜を形成する方
法が求められていた。
本発明の目的は、非晶質シリコンを用いた薄膜トランジ
スタの製造方法において、その非晶質シリコン上へ設け
られるチャネル保護膜を少ない工程数で形成することの
できる製造方法を提供することにある。
スタの製造方法において、その非晶質シリコン上へ設け
られるチャネル保護膜を少ない工程数で形成することの
できる製造方法を提供することにある。
上記目的は絶縁基板上に設けられたゲート電極と、該ゲ
ート電極上に設けられたゲート絶縁膜と、該ゲート絶縁
膜上に設けられた半導体膜と、該半導体膜上に設けられ
たチャネル保護膜と、上記半導体膜と電気的に接続する
ように設けられたソース・ドレイン電極と遮光膜とを有
する薄膜トランジスタの製造方法において、上記遮光膜
は、ソース・ドレイン電極と同時に形成され、また上記
絶縁基板を透明とし、かつ、上記ゲート電極をマスクと
して露光することにより、上記チャネル保護膜を上記ゲ
ート電極に自己整合的に設けることにより達成される。
ート電極上に設けられたゲート絶縁膜と、該ゲート絶縁
膜上に設けられた半導体膜と、該半導体膜上に設けられ
たチャネル保護膜と、上記半導体膜と電気的に接続する
ように設けられたソース・ドレイン電極と遮光膜とを有
する薄膜トランジスタの製造方法において、上記遮光膜
は、ソース・ドレイン電極と同時に形成され、また上記
絶縁基板を透明とし、かつ、上記ゲート電極をマスクと
して露光することにより、上記チャネル保護膜を上記ゲ
ート電極に自己整合的に設けることにより達成される。
遮光膜をチャネル保護膜上に設け、またゲート電極とチ
ャネル保護膜を自己整合的に設けることにより、保護し
なければならない部分を確実に覆うと共に、マスク合せ
余裕が不要となり高集積化も達成できる。
ャネル保護膜を自己整合的に設けることにより、保護し
なければならない部分を確実に覆うと共に、マスク合せ
余裕が不要となり高集積化も達成できる。
以下の実施例においては、絶縁基板上にまず所定パター
ンのゲート電極を通常のホトレジ工程にて形成する。次
に、その上にゲート絶縁膜、非晶質シリコン膜、チャネ
ル保護膜をこの順に真空蒸着装置の真空を破らずに連続
堆積させ、上記三層をパターニングする。更にチャネル
保護膜をパターニングした後、ホトレジストを残したま
まオーミックコンタクト用の導電膜を堆積させ、リフト
オフ法により非晶質シリコン膜上を除いた部分の上記導
電膜を除く。次に上部電極及び遮光膜用の金属膜をチャ
ネル保護膜の端面で段切れが生じるような膜厚で堆積さ
せ、これをパターニングして、所望の薄膜トランジスタ
を得る。本製造方法によれば、上部電極と遮光膜を同時
形成するために、マスク合せの回数を減らす事ができ、
またチャネル保護膜と遮光膜をセルフアラインできるた
め遮光は確実となる。またチャネル保護膜パターンをゲ
ート電極にセルフアラインして作成することもでき、こ
れによればチャネル上表面部の遮光は尚一層確実なもの
となる。
ンのゲート電極を通常のホトレジ工程にて形成する。次
に、その上にゲート絶縁膜、非晶質シリコン膜、チャネ
ル保護膜をこの順に真空蒸着装置の真空を破らずに連続
堆積させ、上記三層をパターニングする。更にチャネル
保護膜をパターニングした後、ホトレジストを残したま
まオーミックコンタクト用の導電膜を堆積させ、リフト
オフ法により非晶質シリコン膜上を除いた部分の上記導
電膜を除く。次に上部電極及び遮光膜用の金属膜をチャ
ネル保護膜の端面で段切れが生じるような膜厚で堆積さ
せ、これをパターニングして、所望の薄膜トランジスタ
を得る。本製造方法によれば、上部電極と遮光膜を同時
形成するために、マスク合せの回数を減らす事ができ、
またチャネル保護膜と遮光膜をセルフアラインできるた
め遮光は確実となる。またチャネル保護膜パターンをゲ
ート電極にセルフアラインして作成することもでき、こ
れによればチャネル上表面部の遮光は尚一層確実なもの
となる。
実施例１ 以下に本発明の実施例を、より具体的に第２図（ａ）〜
（ｃ）を用いて説明する。透明は絶縁基板１上に厚さ0.
2μｍのCrを蒸着し、これを通常のホトレジ工程により
パターニングしてゲート電極２を形成する。次にSiH
4（N2ベース20％）、NH3,N2の混合気体のグロー放電分
解により第１の窒化シリコン膜を厚さ0.3μｍ堆積させ
これをゲート絶縁膜３とする。この上に真空を破ること
なく、SiH4（N2ベース10％）のグロー放電分解により能
動層となる非晶質シリコン膜５を厚さ0.4μｍ堆積す
る。更にこの上に真空を破ることなくSiH4（N2ベース20
％）、NH3,N2の混合気体のグロー放電分解により厚さ1.
5〜２μｍの第２の窒化シリコン膜を堆積させる。CF4プ
ラズマエッチングにより上記３層をパターニングする。
次にホトレジストを露光、現像し、ホトレジスト９を設
けた後、CF4プラズマエッチングにより上記第２の窒化
シリコン膜をパターニングしてチャネル保護膜７とす
る。この時用いたホトレジスト９を残したままでSiH
4（N2ベース10％）、PH3（H2ベース500ppm）を流量比1:
4から1:1で流しグロー放電分解により厚さ0.02μｍ〜0.
05μｍの低抵抗ｎ型非晶質シリコン膜６を堆積しこれを
上部電極と前記非晶質シリコン層との間のオーミックコ
ンタクト用導電膜とする（第２図（ａ））。次にホトレ
ジスト９を除去してリフトオフ法により必要部分以外の
前記ｎ型非晶質シリコン膜６を除去する（第２図
（ｂ））。最後にCr4a,A14bを真空蒸着法でこの順に0.1
μm,0.9μｍ堆積し、パターニングして、ソース・ドレ
イン電極及び遮光膜4a,4b,8a,8bとする。この時ソース
・ドレイン電極4a,4bと遮光膜8a,8bは、CF4プラズマエ
ッチングによりオーバーハング状に形成された十分な厚
みのチャネル保護膜７の端面で段切れを生ずる。最後に
素子領域外の配線部を所望のパターンに形成してTFTを
完成する（第２図（ｃ））。
（ｃ）を用いて説明する。透明は絶縁基板１上に厚さ0.
2μｍのCrを蒸着し、これを通常のホトレジ工程により
パターニングしてゲート電極２を形成する。次にSiH
4（N2ベース20％）、NH3,N2の混合気体のグロー放電分
解により第１の窒化シリコン膜を厚さ0.3μｍ堆積させ
これをゲート絶縁膜３とする。この上に真空を破ること
なく、SiH4（N2ベース10％）のグロー放電分解により能
動層となる非晶質シリコン膜５を厚さ0.4μｍ堆積す
る。更にこの上に真空を破ることなくSiH4（N2ベース20
％）、NH3,N2の混合気体のグロー放電分解により厚さ1.
5〜２μｍの第２の窒化シリコン膜を堆積させる。CF4プ
ラズマエッチングにより上記３層をパターニングする。
次にホトレジストを露光、現像し、ホトレジスト９を設
けた後、CF4プラズマエッチングにより上記第２の窒化
シリコン膜をパターニングしてチャネル保護膜７とす
る。この時用いたホトレジスト９を残したままでSiH
4（N2ベース10％）、PH3（H2ベース500ppm）を流量比1:
4から1:1で流しグロー放電分解により厚さ0.02μｍ〜0.
05μｍの低抵抗ｎ型非晶質シリコン膜６を堆積しこれを
上部電極と前記非晶質シリコン層との間のオーミックコ
ンタクト用導電膜とする（第２図（ａ））。次にホトレ
ジスト９を除去してリフトオフ法により必要部分以外の
前記ｎ型非晶質シリコン膜６を除去する（第２図
（ｂ））。最後にCr4a,A14bを真空蒸着法でこの順に0.1
μm,0.9μｍ堆積し、パターニングして、ソース・ドレ
イン電極及び遮光膜4a,4b,8a,8bとする。この時ソース
・ドレイン電極4a,4bと遮光膜8a,8bは、CF4プラズマエ
ッチングによりオーバーハング状に形成された十分な厚
みのチャネル保護膜７の端面で段切れを生ずる。最後に
素子領域外の配線部を所望のパターンに形成してTFTを
完成する（第２図（ｃ））。
実施例２ 上記実施例１においてグロー放電分解によりチャネル保
護膜層を形成するまでの工程は同一である。以後の手順
を以下のように変える。透明基板の上記３層膜に対して
反対側より露光してゲート電極をマスクとしてホトレジ
ストを感光させる。そのホトレジストを現像し、CF4プ
ラズマエッチングを行ないゲート電極にセルフアライン
した（すなわち自己整合的に設けられた）チャネル保護
膜パターンを形成した後で、上記ホトレジストを残した
まま、上記実施例１と同じ方法でｎ型非晶質シリコン層
（６）を形成する。次に非晶質シリコン層（５），窒化
シリコン層（３）のパターニングを終えた後でリフトオ
フ法によりチャネル保護膜（７）上のｎ型非晶質シリコ
ン膜を除去する。以後は上記実施例１と同一である。
護膜層を形成するまでの工程は同一である。以後の手順
を以下のように変える。透明基板の上記３層膜に対して
反対側より露光してゲート電極をマスクとしてホトレジ
ストを感光させる。そのホトレジストを現像し、CF4プ
ラズマエッチングを行ないゲート電極にセルフアライン
した（すなわち自己整合的に設けられた）チャネル保護
膜パターンを形成した後で、上記ホトレジストを残した
まま、上記実施例１と同じ方法でｎ型非晶質シリコン層
（６）を形成する。次に非晶質シリコン層（５），窒化
シリコン層（３）のパターニングを終えた後でリフトオ
フ法によりチャネル保護膜（７）上のｎ型非晶質シリコ
ン膜を除去する。以後は上記実施例１と同一である。
なお、本発明は上記実施例で限定されない。例えば、電
極の形成法は蒸着に限らずスパッタ法でもよい。また、
ゲート絶縁膜、チャネル保護膜は窒化シリコン膜に限ら
ず酸化シリコンをその他の絶縁体でもよい。また、ゲー
ト電極、遮光膜は素子外部からの入射光を遮光する効果
を持つ不透明材料であれば他の金属でも良い。また、ソ
ース・ドレイン電極は多層構造を持つものに限らず、他
の金属でも良い。
極の形成法は蒸着に限らずスパッタ法でもよい。また、
ゲート絶縁膜、チャネル保護膜は窒化シリコン膜に限ら
ず酸化シリコンをその他の絶縁体でもよい。また、ゲー
ト電極、遮光膜は素子外部からの入射光を遮光する効果
を持つ不透明材料であれば他の金属でも良い。また、ソ
ース・ドレイン電極は多層構造を持つものに限らず、他
の金属でも良い。
本発明による薄膜トランジスタの製造方法によれば、遮
光膜をチャネル保護膜上に設け、またゲート電極とチャ
ネル保護膜を自己整合的に設けることができ、高集積化
に極めて有効である。
光膜をチャネル保護膜上に設け、またゲート電極とチャ
ネル保護膜を自己整合的に設けることができ、高集積化
に極めて有効である。
【図面の簡単な説明】 第１図は従来の薄膜トランジスタの構造に遮光膜を配置
した断面図、第２図は本発明の一実施例の薄膜トランジ
スタの製造方法を説明するための構造断面図である。 １……透明絶縁基板、２……ゲート電極、３……ゲート
絶縁膜、4,4a,4b……ソース・ドレイン電極、５……非
晶質シリコン膜、６……ｎ型非晶質シリコン膜、７……
チャネル保護膜、8a,8b……遮光膜。
した断面図、第２図は本発明の一実施例の薄膜トランジ
スタの製造方法を説明するための構造断面図である。 １……透明絶縁基板、２……ゲート電極、３……ゲート
絶縁膜、4,4a,4b……ソース・ドレイン電極、５……非
晶質シリコン膜、６……ｎ型非晶質シリコン膜、７……
チャネル保護膜、8a,8b……遮光膜。
Claims (2)
- 【請求項１】絶縁基板上に設けられたゲート電極と、前
記ゲート電極上に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられた半導体膜と、前記半導体膜上に
設けられたチャネル保護膜と、前記半導体膜と電気的に
接続するように設けられたソース・ドレイン電極と遮光
膜を有する薄膜トランジスタの製造方法において、 前記遮光膜はソース・ドレイン電極と同時に形成され、
かつ前記チャネル保護膜上に直接被着されていることを
特徴とする薄膜トランジスタの製造方法。 - 【請求項２】上記絶縁基板は透明であり、かつ、上記ゲ
ート電極をマスクとして露光することにより上記チャネ
ル保護膜を上記ゲート電極に自己整合的に設けた事を特
徴とする特許請求の範囲第１項記載の薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026220A JPH0691105B2 (ja) | 1985-02-15 | 1985-02-15 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026220A JPH0691105B2 (ja) | 1985-02-15 | 1985-02-15 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187369A JPS61187369A (ja) | 1986-08-21 |
| JPH0691105B2 true JPH0691105B2 (ja) | 1994-11-14 |
Family
ID=12187306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60026220A Expired - Lifetime JPH0691105B2 (ja) | 1985-02-15 | 1985-02-15 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691105B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0630360B2 (ja) * | 1986-02-26 | 1994-04-20 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
| JPH08330591A (ja) * | 1995-05-30 | 1996-12-13 | Nec Corp | 薄膜トランジスタ |
| US6107641A (en) * | 1997-09-10 | 2000-08-22 | Xerox Corporation | Thin film transistor with reduced parasitic capacitance and reduced feed-through voltage |
| US6803412B2 (en) | 2003-03-13 | 2004-10-12 | H.B. Fuller Licensing & Financing Inc. | Moisture curable hot melt sealants for glass constructions |
| US7576359B2 (en) * | 2005-08-12 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
| JP6121149B2 (ja) * | 2012-11-28 | 2017-04-26 | 富士フイルム株式会社 | 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927574A (ja) * | 1982-08-04 | 1984-02-14 | Fujitsu Ltd | セルフアライメント形薄膜トランジスタの製造方法 |
| JPS59228289A (ja) * | 1983-06-09 | 1984-12-21 | 富士通株式会社 | 液晶表示パネルの構成法 |
| JPS6045066A (ja) * | 1983-08-22 | 1985-03-11 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-02-15 JP JP60026220A patent/JPH0691105B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61187369A (ja) | 1986-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |