JPH0630360B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0630360B2 JPH0630360B2 JP61041206A JP4120686A JPH0630360B2 JP H0630360 B2 JPH0630360 B2 JP H0630360B2 JP 61041206 A JP61041206 A JP 61041206A JP 4120686 A JP4120686 A JP 4120686A JP H0630360 B2 JPH0630360 B2 JP H0630360B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- metal
- patterning
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、液晶ディスプレイの画素表示のスイッチング
等に使用するための薄膜トランジスタに関するものであ
る。
等に使用するための薄膜トランジスタに関するものであ
る。
従来の技術 近年、薄膜トランジスタ（Thin Film Transistor：以下
ＴＦＴと呼ぶ）は、液晶ドットマトリクス表示の画素表
示スイッチング素子として、開発されており、液晶表示
としてコントラスト比の大きな良質な画像を得られるこ
とで注目されている。
ＴＦＴと呼ぶ）は、液晶ドットマトリクス表示の画素表
示スイッチング素子として、開発されており、液晶表示
としてコントラスト比の大きな良質な画像を得られるこ
とで注目されている。
以下図面を参照しながら、上述した従来のＴＦＴの一例
について説明する。
について説明する。
第５図は、従来のセルフアライメントされたＴＦＴの断
面図を示すものである。第５図において１は透明絶縁基
板、２はゲート電極、３はゲート絶縁体層、４は半導体
層、５は保護絶縁体層、６は不純物ドーピングされた半
導体層、７はソース・ドレイン電極である。この断面構
造を形成するために、第６図で示すように保護絶縁体層
をパターニングするためのレジスト９を除去せずに、不
純物をドーピングした半導体層６（今の場合、半導体層
４がａ−Siで形成されるため、この膜は、一般にｎ＋ａ
−Si層と呼ばれている。以下、半導体層４をａ−Si、不
純物層６をｎ＋ａ−Siの場合に限って説明する）とソー
ス・ドレイン電極７となる金属を連続して形成した後、
レジスト９をリフトオフ（レジスト部分だけ除去する工
程）し、第５図のＴＦＴを形成する。これにより、ＴＦ
Ｔのゲートチャネル上のソース・ドレイン７のパターニ
ングが、セルフアライメントに出来る。
面図を示すものである。第５図において１は透明絶縁基
板、２はゲート電極、３はゲート絶縁体層、４は半導体
層、５は保護絶縁体層、６は不純物ドーピングされた半
導体層、７はソース・ドレイン電極である。この断面構
造を形成するために、第６図で示すように保護絶縁体層
をパターニングするためのレジスト９を除去せずに、不
純物をドーピングした半導体層６（今の場合、半導体層
４がａ−Siで形成されるため、この膜は、一般にｎ＋ａ
−Si層と呼ばれている。以下、半導体層４をａ−Si、不
純物層６をｎ＋ａ−Siの場合に限って説明する）とソー
ス・ドレイン電極７となる金属を連続して形成した後、
レジスト９をリフトオフ（レジスト部分だけ除去する工
程）し、第５図のＴＦＴを形成する。これにより、ＴＦ
Ｔのゲートチャネル上のソース・ドレイン７のパターニ
ングが、セルフアライメントに出来る。
（たとえば特開昭59−113667号公報） 発明が解決しようとする問題点 しかしながら上記のような構成では、レジストのリフト
オフ工程を使用するため、ｎ＋層の成膜を低温（100 〜
150℃）で行なう必要がある。したがってリフトオフ
後、高温（ａ−Siの成膜温度以下）でアニール処理を行
ない、特性の安定化をする必要がある。第２に、レジス
トの硬化の程度により、リフトオフ出来なくなることも
あり、チャンネルショートの不良の原因になる。
オフ工程を使用するため、ｎ＋層の成膜を低温（100 〜
150℃）で行なう必要がある。したがってリフトオフ
後、高温（ａ−Siの成膜温度以下）でアニール処理を行
ない、特性の安定化をする必要がある。第２に、レジス
トの硬化の程度により、リフトオフ出来なくなることも
あり、チャンネルショートの不良の原因になる。
本発明は上記問題点に鑑み、リフトオフ工程を経ること
なく、ゲートチャネル上のソース・ドレイン電極のパタ
ーニングを、セルフアライメント出来る構造を提供する
ものである。
なく、ゲートチャネル上のソース・ドレイン電極のパタ
ーニングを、セルフアライメント出来る構造を提供する
ものである。
問題点を解決するための手段 上記問題点を解決するために本発明は、チャネル上の保
護絶縁体層５の段差をｎ＋層６、第１金属層７がステッ
プカバレッジ出来ないことを利用して、第１金属層７を
マクスにして、ｎ＋層６および半導体層４を同一形状に
パターニングすることを特徴とする。しかも半導体層４
のゲートチャネル上の保護層５、ゲート電極２でセルフ
アライメントされていることを利用して、第１金属７を
マスクにｎ＋層６および半導体層４をパターニングした
とき、ソース・ドレイン第１電極を構成出来ることを特
徴としている。
護絶縁体層５の段差をｎ＋層６、第１金属層７がステッ
プカバレッジ出来ないことを利用して、第１金属層７を
マクスにして、ｎ＋層６および半導体層４を同一形状に
パターニングすることを特徴とする。しかも半導体層４
のゲートチャネル上の保護層５、ゲート電極２でセルフ
アライメントされていることを利用して、第１金属７を
マスクにｎ＋層６および半導体層４をパターニングした
とき、ソース・ドレイン第１電極を構成出来ることを特
徴としている。
作用 本発明は上記した工程による構成をとるため、チャネル
上にレジストを残して、ｎ＋層６およびソース・ドレイ
ン電極のリフトオフ工程を経ることなしに、セルフアラ
イメントが可能になる。また、チャネル上の保護層の断
差を利用して、ｎ＋層と第１金属層がステップカバレッ
ジ出来ないために、自動的に、ソース・ドレイン電極が
構成されるとともに、チャネル上の光しゃへいにもな
り、ａ−Si層４への光の影響を軽減することが出来る。
上にレジストを残して、ｎ＋層６およびソース・ドレイ
ン電極のリフトオフ工程を経ることなしに、セルフアラ
イメントが可能になる。また、チャネル上の保護層の断
差を利用して、ｎ＋層と第１金属層がステップカバレッ
ジ出来ないために、自動的に、ソース・ドレイン電極が
構成されるとともに、チャネル上の光しゃへいにもな
り、ａ−Si層４への光の影響を軽減することが出来る。
実施例 以下本発明の一実施例のＴＦＴ構造を形成するためのプ
ロセスについて、図面を参照しながら説明する。第１図
は本発明の一実施例におけるＴＦＴの断面構造を示すも
のである。第１図において、２はゲート電極、３はゲー
ト絶縁体層、４は半導体層（今の場合ａ−Si層）、５は
保護絶縁体層、６はオーミック接触のための不純物をド
ーピングした半導体層（今の場合ｎ＋ａ−Si層）、７は
第１金属、８はソース・ドレイン電極のための第２金属
である。
ロセスについて、図面を参照しながら説明する。第１図
は本発明の一実施例におけるＴＦＴの断面構造を示すも
のである。第１図において、２はゲート電極、３はゲー
ト絶縁体層、４は半導体層（今の場合ａ−Si層）、５は
保護絶縁体層、６はオーミック接触のための不純物をド
ーピングした半導体層（今の場合ｎ＋ａ−Si層）、７は
第１金属、８はソース・ドレイン電極のための第２金属
である。
以上のように構成されたＴＦＴの形成プロセスについ
て、以下第２図から第４図までの図面を用いて説明す
る。
て、以下第２図から第４図までの図面を用いて説明す
る。
第２図は、第１の工程で、ゲート電極２が形成されてい
る透明絶縁基板１上に、プラズマＣＶＤ法等により、ゲ
ート絶縁体層３、半導体層４および、保護絶縁体層５の
三層を成膜する。次に第２の工程で、ポジレジストを塗
布し透明絶縁基板１の裏面から光を照射し、ゲート電極
２と同一形状のパターニングを保護絶縁体層５に施こ
す。それを第３図に示す。さらに第３の工程で、レジス
ト除去後、ｎ＋層６および第１金属層７を成膜する。こ
のとき第４図に示す如く、ＴＦＴのチャンネル部分にな
る保護絶縁体層５のパターニングされた段差では、ｎ+
層６あるいは第１金属層７がカバー出来ない状態を実現
できる。このｎ+層６は段切れしたり、カバレッジした
りする。しかし、第１金属層７は確実に段切れする。こ
の現象を利用して、第４の工程でレジストを用いて第１
金属層７を所定の形状にパターニングし、レジスト除去
後、ｎ+層６は、ａ−Si層４を第１金属層をマスクにし
て、保護絶縁体層の端面についたｎ+層６を除去し、島
化する。したがって、この第４の工程で、第１金属７に
よるソース・ドレイン電極が形成されることになる。最
後にAlなどを用いて、配線用のためのソース・ドレイン
電極８ａ，ｂを形成して、第１図に見るようなＴＦＴ構
成を実現する。
る透明絶縁基板１上に、プラズマＣＶＤ法等により、ゲ
ート絶縁体層３、半導体層４および、保護絶縁体層５の
三層を成膜する。次に第２の工程で、ポジレジストを塗
布し透明絶縁基板１の裏面から光を照射し、ゲート電極
２と同一形状のパターニングを保護絶縁体層５に施こ
す。それを第３図に示す。さらに第３の工程で、レジス
ト除去後、ｎ＋層６および第１金属層７を成膜する。こ
のとき第４図に示す如く、ＴＦＴのチャンネル部分にな
る保護絶縁体層５のパターニングされた段差では、ｎ+
層６あるいは第１金属層７がカバー出来ない状態を実現
できる。このｎ+層６は段切れしたり、カバレッジした
りする。しかし、第１金属層７は確実に段切れする。こ
の現象を利用して、第４の工程でレジストを用いて第１
金属層７を所定の形状にパターニングし、レジスト除去
後、ｎ+層６は、ａ−Si層４を第１金属層をマスクにし
て、保護絶縁体層の端面についたｎ+層６を除去し、島
化する。したがって、この第４の工程で、第１金属７に
よるソース・ドレイン電極が形成されることになる。最
後にAlなどを用いて、配線用のためのソース・ドレイン
電極８ａ，ｂを形成して、第１図に見るようなＴＦＴ構
成を実現する。
発明の効果 以上のように本発明は、チャネル上の絶縁保護層の断差
部を利用して、第１金属層をマスクにして、ｎ＋層およ
び半導体層を同一形状にパターニングすることにより、
ソース・ドレイン電極をセルフアライメントに形成出来
る構成を取る、また、それと同時にチャネル上に光しゃ
へいを形成することも出来る。
部を利用して、第１金属層をマスクにして、ｎ＋層およ
び半導体層を同一形状にパターニングすることにより、
ソース・ドレイン電極をセルフアライメントに形成出来
る構成を取る、また、それと同時にチャネル上に光しゃ
へいを形成することも出来る。
第１図は本発明の実施例におけるＴＦＴの断面構造図、
第２図から第４図は、第１図で示したＴＦＴ作成のため
の工程断面図、第５図は従来例のＴＦＴ断面図、第６図
は第５図のＴＦＴの作成工程の一部を示した断面図であ
る。 １……透明絶縁基板、２……ゲート電極、３……ゲート
絶縁体層、４……半導体層（ａ−Si）、５……保護絶縁
体層、６……不純物をドーピングした半導体層（ｎ＋ａ
−Si）、７……第１金属、８ａ，ｂ……ソース・ドレイ
ン電極、９……ポジレジスト。
第２図から第４図は、第１図で示したＴＦＴ作成のため
の工程断面図、第５図は従来例のＴＦＴ断面図、第６図
は第５図のＴＦＴの作成工程の一部を示した断面図であ
る。 １……透明絶縁基板、２……ゲート電極、３……ゲート
絶縁体層、４……半導体層（ａ−Si）、５……保護絶縁
体層、６……不純物をドーピングした半導体層（ｎ＋ａ
−Si）、７……第１金属、８ａ，ｂ……ソース・ドレイ
ン電極、９……ポジレジスト。
Claims (1)
- 【請求項１】透明絶縁基板上に、ゲート電極をパターニ
ングする工程と、ゲート絶縁体層、半導体層、保護絶縁
体層を製膜する工程と、ポジレジストを形成し前記ゲー
ト電極をマスクにして前記透明絶縁基板の裏面から露光
することによって前記保護絶縁体層をパターニングする
工程と、前記ポジレジストを除去した後、不純物を含ん
だ半導体層及び第１の金属層を製膜する工程と、前記第
１の金属層を保護絶縁体層上及び薄膜トランジスタとし
てソース・ドレイン電極になる部分にパターニングし、
前記不純物を含んだ半導体層および前記半導体層を連続
してパターニングする工程と、前記パターニングされた
保護絶縁体層の端面の前記第１金属の断切れ利用して、
前記端面の不純物半導体層を除去する工程と、第２の金
属を製膜パターニングしてソース・ドレイン電極を形成
する工程を含むことを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041206A JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041206A JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62198163A JPS62198163A (ja) | 1987-09-01 |
| JPH0630360B2 true JPH0630360B2 (ja) | 1994-04-20 |
Family
ID=12601935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041206A Expired - Fee Related JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630360B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7576359B2 (en) * | 2005-08-12 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691105B2 (ja) * | 1985-02-15 | 1994-11-14 | 株式会社日立製作所 | 薄膜トランジスタの製造方法 |
-
1986
- 1986-02-26 JP JP61041206A patent/JPH0630360B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62198163A (ja) | 1987-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4958205A (en) | Thin film transistor array and method of manufacturing the same | |
| US6083779A (en) | Method for fabricating a thin film transistor of a liquid crystal device | |
| JP3398453B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6323068B1 (en) | Liquid crystal display device integrated with driving circuit and method for fabricating the same | |
| JPH0519830B2 (ja) | ||
| KR0156178B1 (ko) | 액정표시 소자의 제조방법 | |
| US5429962A (en) | Method for fabricating a liquid crystal display | |
| US5166086A (en) | Thin film transistor array and method of manufacturing same | |
| US6682964B2 (en) | TFT for LCD device and fabrication method thereof | |
| KR970010774B1 (ko) | 액정표시장치용 박막트랜지스터 및 이의 결함제거방법 | |
| JPH0964364A (ja) | 半導体装置の製造方法 | |
| TW461101B (en) | Source-drain-gate coplanar polysilicon thin film transistor and the manufacturing method thereof | |
| JPH0534837B2 (ja) | ||
| JPH0543095B2 (ja) | ||
| JP3210196B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPH0630360B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100188090B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 및 그 제조방법 | |
| JPH10200121A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JPS61224359A (ja) | 薄膜トランジスタアレイの製造法 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH07131027A (ja) | 薄膜半導体装置の製造方法 | |
| JP2930053B2 (ja) | 液晶表示装置およびその製造方法 | |
| KR0156180B1 (ko) | 액정표시 소자의 제조방법 | |
| JPH09133928A5 (ja) | ||
| TW409321B (en) | Film transistor and its manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |