JPH0644101U - チップ型正特性サーミスタ素子 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 低抵抗でありながら抵抗値のばらつきが少な
いチップ型ＰＴＣ素子を得る。 【構成】 サーミスタ素体１２内に半導体磁器層を介し
て重なり合う位置に第１，第２の内部電極１３，１４を
形成し、両端面に第１，第２の外部電極１５，１６を形
成してなるチップ型ＰＴＣ素子１１であって、第１の内
部電極１３が電極本体部１３ａと接続導電部１３ｂとを
有し、電極本体部１３ａの面積が第２の内部電極１４の
面積よりも小さくされておりかつ該第２の内部電極１４
と重なり合う領域内に配置されている、チップ型ＰＴＣ
素子１１。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、チップ型正特性サーミスタ（以下、ＰＴＣ）素子に関し、特に、半 導体磁器よりなるＰＴＣ素体内に内部電極を形成してなる積層型のＰＴＣ素子に 関する。

【０００２】

【従来の技術】

従来、チップ型ＰＴＣ素子は、矩形板状の半導体磁器の両端面を覆うように一 対の電極を形成することにより構成されていた。しかしながら、このような構造 では、電極間の抵抗値のばらつきが大きく、かつ低抵抗のＰＴＣ素子を得ること が難しいという問題があった。

【０００３】 そこで、半導体磁器内に複数の内部電極を形成してなる積層型のチップ型ＰＴ Ｃ素子が提案されている。この積層型のチップ型ＰＴＣ素子の一例を、図１１及 び図１２を参照して説明する。

【０００４】 図１１及び図１２に示すチップ型ＰＴＣ素子１は、矩形板状の半導体磁器より なるサーミスタ素体２を用いて構成されている。サーミスタ素体２内には、半導 体磁器層２ａを介して厚み方向に重なり合うように、第１，第２の内部電極３， ４が形成されている。各内部電極３，４は、サーミスタ素体２の端面２ｂ，２ｃ にそれぞれ引出されており、該端面２ｂ，２ｃを覆うように形成された第１，第 ２の外部電極５，６に電気的に接続されている。

【０００５】 上記チップ型ＰＴＣ素子１は、内部電極３，４が印刷されたグリーンシートを 内部電極の印刷されていないグリーンシートと共に積層し、厚み方向に圧着した 後焼成することによりサーミスタ素体２を得、該サーミスタ素体２の両端面２ｂ ，２ｃに外部電極５，６を形成することにより製造されている。この場合、内部 電極３，４の印刷されたグリーンシートとしては同一のものを用い、先端が逆方 向を向くように重ね合わせることにより内部電極３，４を配置していた。従って 、内部電極３，４は、図１２から明らかなように、等しい幅を有し、かつその長 さも等しくされている。

【０００６】

【考案が解決しようとする課題】

上記のようにチップ型ＰＴＣ素子１では、内部電極３，４の幅及び長さが等し くされていた。しかも、内部電極３，４はグリーンシート上に導電ペーストを印 刷することにより形成されていた。従って、導電ペーストの印刷ずれが生じた場 合には、内部電極３，４の形成位置がずれることがあった。同様に、内部電極３ ，４が印刷されたグリーンシートを積層する際にも、積層ずれが生じることがあ り、該積層ずれにより内部電極３，４の形成位置がずれることがあった。

【０００７】 その結果、内部電極３，４が正確に重なり合わず、図１１のＬ方向あるいはＷ 方向にずれた場合、内部電極３，４の重なり面積が変動し、それによってチップ 型ＰＴＣ素子１の抵抗値のばらつきが生じがちであった。

【０００８】 本考案の目的は、低抵抗であり、かつ抵抗値のばらつきが十分に小さい、チッ プ型ＰＴＣ素子を提供することにある。

【０００９】

【課題を解決するための手段】

本考案のチップ型ＰＴＣ素子は、半導体磁器よりなる正特性サーミスタ素体と 、該サーミスタ素体内において半導体磁器層を介して重なり合うように配置され た第１，第２の内部電極と、前記第１，第２の内部電極にそれぞれ電気的に接続 されるようにサーミスタ素体の側面に形成された第１，第２の外部電極とを備え る。そして、第１，第２の内部電極のうち一方が、下記の電極本体部及び接続導 電部を有することを特徴とする。電極本体部は、他方の内部電極に比べて面積が 小さく、かつ上記一方の内部電極の形成されている平面内において他方の内部電 極と重なり合う領域内に配置されている。上記接続導電部は、該電極本体部と第 １または第２の外部電極とを電気的に接続するように形成されている。

【００１０】

【作用】

一方の内部電極が、他方の内部電極に比べて面積の小さな電極本体部を有し、 該電極本体部が他方の内部電極と重なり合う領域内に配置されているため、第１ ，第２の内部電極がその長さ方向及び幅方向の何れにずれた場合であっても、電 極本体部が他方の内部電極と重なり合う領域内に留まる限り、第１，第２の内部 電極間の重なり合い面積の変動がほとんど生じない。従って、抵抗値のばらつき の小さいチップ型ＰＴＣ素子を構成することができる。

【００１１】 また、第１，第２の内部電極がサーミスタ素体内に配置されている積層型のチ ップ型ＰＴＣ素子であるため、第１，第２の内部電極間の半導体磁器層の厚み及 び第１，第２の内部電極の重なり合い面積等を選択することにより、抵抗値の低 いチップ型ＰＴＣサーミスタを構成することができる。

【００１２】

【実施例の説明】

以下、図面を参照しつつ本考案の非限定的な実施例を説明することにより、本 考案を明らかにする。 図１及び図２は、本考案の一実施例にかかるチップ型ＰＴＣ素子の内部構造を 説明するための各図である。

【００１３】 チップ型ＰＴＣ素子１１は、チタン酸バリウム系半導体磁器のような正特性サ ーミスタ素体１２を用いて構成されている。サーミスタ素体１２内には、異なる 高さ位置に第１，第２の内部電極１３，１４が形成されている。すなわち、第１ の内部電極１３と、第２の内部電極１４とが、半導体磁器層１２ａを介して隔て られて形成されている。

【００１４】 第１の内部電極１３は、相対的に面積の小さな矩形の電極本体部１３ａと、電 極本体部１３ａをサーミスタ素体１２の端面１２ｂに引き出すための接続導電部 １３ｂとを有する。接続導電部１３ｂは、図示のように電極本体部１３ａよりも 細く形成されており、かつ接続導電部１３ｂの端面１２ｂに引出されている部分 は該端面１２ｂの全幅に至るように形成されている。これは、後述する第１の外 部電極との電気的接続の信頼性を高めるためである。

【００１５】 他方、第２の内部電極１４は、上記電極本体部１３ａよりも大きな面積の矩形 の平面形状を有するように構成されている。第２の内部電極１４は、サーミスタ 素体１２の他方の端面１２ｃに引出されている。第２の内部電極１４の他方の端 面１２ｃに引出されている部分は、該端面１２ｃの全幅に至るように形成されて おり、それによって後述する第２の外部電極との電気的接続の信頼性が高められ ている。

【００１６】 図１及び図２（ｂ）から明らかなように、電極本体部１３ａは、下方に位置す る第２の内部電極１４と重なり合う領域内に形成されている。これは、後述する ように、第１，第２の内部電極の形成位置がずれた場合においても、第１，第２ の内部電極１３，１４間の重なりの変動を防止もしくは抑制するためである。

【００１７】 サーミスタ素体１２の端面１２ｂ，１２ｃを覆うように、第１，第２の外部電 極１５，１６が形成されている。第１，第２の外部電極１５，１６は、前述した 第１，第２の内部電極１３，１４に電気的に接続されている。従って、図３に示 すように、本実施例のチップ型ＰＴＣ素子１１は、一対の外部電極１５，１６を 有するチップ型の電子部品として構成されている。

【００１８】 本実施例のチップ型ＰＴＣ素子１１は、後述のようにセラミックグリーンシー トを内部電極形成材料と共に積層して焼成する、積層型セラミック電子部品の製 造方法を用いて製造される。従って、従来の内部電極を有するチップ型ＰＴＣ素 子と同様に、内部電極の印刷ずれやグリーンシートの積層ずれを完全になくすこ とが難しく、場合によっては第１，第２の内部電極１３，１４の形成位置が図１ のＬ方向及びＷ方向にずれる場合がある。

【００１９】 しかしながら、このような内部電極の印刷ずれや積層ずれが生じたとしても、 第１，第２の内部電極１３，１４間の重なり面積の変動が非常に小さくされてい る。これを、図４を参照して説明する。

【００２０】 いま、第１の内部電極１３及び第２の内部電極１４の形成位置が、それぞれ図 ４に実線及び破線で示す位置から、一点鎖線Ａ及びＢで示す位置にずれて形成さ れたとする。すなわち、第１，第２の内部電極１３，１４が、Ｌ方向及びＷ方向 のいずれにも若干ずれて形成されたとする。しかしながら、この場合であっても 、第１の内部電極１３の電極本体部１３ａと、第２の内部電極１４との重なり面 積は変化しない。すなわち、図５（ａ），（ｂ）に誇張して示すように電極本体 部１３ａの形成位置がＷ方向に大きくずれたとしても、電極本体部１３ａが、第 ２の内部電極１４と重なり合う領域に留まる限り、両者の重なり面積は変化しな い。よって、上記内部電極の印刷ずれやグリーンシートの積層ずれが生じたとし ても、第１，第２の内部電極の重なり面積の変動が生じ難いため、抵抗値のばら つきを効果的に低減することが可能とされている。

【００２１】 なお、電極本体部１３ａに比べて幅の細い帯状の接続導電部１３ｂを形成して いるのは、Ｌ方向の印刷ずれもしくは積層ずれが生じた場合の重なり面積の変動 を小さくするためである。すなわち、単に電極本体部１３ａの幅の内部電極を形 成した場合には、第１の内部電極１３が第２の内部電極１４と重なり合う領域内 に配置される限り、Ｗ方向の積層ずれに起因する電極重なり面積変動を防止する ことができる。しかしながら、Ｌ方向に印刷ずれや積層すれが生じた場合は、第 １，第２の内部電極１３，１４間の重なり面積変動が若干大きくなる。

【００２２】 これに対して、本実施例では、上記のように電極本体部１３ａに比べて幅の細 い接続導電部１３ｂにより電極本体部１３ａが端面１２ｂに引出されているため 、Ｌ方向への積層ずれに起因する重なり面積の変動を小さくすることが可能とさ れている。 次に、上記実施例のチップ型ＰＴＣ素子１１の製造方法の一例を図６〜図１０ を参照して説明する。

【００２３】 まず、図６及び図７に示すマザーのグリーンシート２１，２２を用意する。グ リーンシート２１，２２は、それぞれ、チタン酸バリウム系半導体磁器のような セラミックス粉末及び有機バインダを含むセラミック・スラリーを、例えばドク ターブレード法等によりシート成形することにより得られる。上記マザーのグリ ーンシート２１，２２の上面に、それぞれ、Ｐｔのような導電性粉末及び有機バ インダを含有する導電ペーストを印刷し、複数の第１，第２の内部電極１３，１ ４をそれぞれ印刷する。なお、図６及び図７において破線Ｅ，Ｆで示す部分が、 最終的に得られる一個のＰＴＣ素子部分に相当する領域である。

【００２４】 次に、図８に示すように、上記のようにして用意したグリーンシート２１，２ ２間に内部電極が印刷されていないグリーンシート２３ａ，２３ｂを介在させ、 さらに上方及び下方に同じく内部電極が印刷されていない適宜の枚数のグリーン シート２３ｃ，２３ｄ，２３ｅ，２３ｆを重ね合わせる。しかる後、得られた積 層体を厚み方向に圧着し、マザーの積層体を得、該マザーの積層体を図６，７に 示した破線Ｅ，Ｆに沿う部分に相当の部分で厚み方向に切断し、個々のチップ型 ＰＴＣ素子に用いるための積層体を得る。図９に、上記のようにして切り出され た積層体２５を示す。

【００２５】 次に、上記積層体２５を、例えば１３００℃の温度で２時間焼成し、サーミス タ素体を得る。得られたサーミスタ素体内では、図１０に平面断面図で示すよう に、第１の内部電極１３，第２の内部電極１４が重なり合うように配置されてい る。

【００２６】 最後に、得られたサーミスタ素体１２の両端面を覆うようにＡｇを主成分とす る導電ペーストを塗布し、焼き付けることにより図１に示した第１，第２の外部 電極１５，１６を形成する。

【００２７】 上記のように、本実施例のＰＴＣサーミスタ１１においても、内部電極の印刷 及びグリーンシートの積層という工程を得るため、内部電極の印刷ずれやグリー ンシートの積層ずれ等が生じることを避けることはできない。しかしながら、第 １，第２の内部電極１３，１４の形状が上記のように工夫されているため、上記 内部電極の印刷ずれやグリーンシートの積層ずれが生じたとしても、第１，第２ の内部電極１３，１４間の重なり面積の変動は非常に小さくされ得る。

【００２８】 なお、上述した実施例のチップ型ＰＴＣ素子では、一枚の第１の内部電極１３ 及び一枚の第２の内部電極１４をサーミスタ素体１２内に形成したが、第１，第 ２の内部電極は、それぞれ、サーミスタ素体内に複数形成されていてもよい。

【００２９】

【考案の効果】

本考案では、第１，第２の内部のうちの一方が、上記電極本体部及び接続導電 部を有し、該電極本体部が他方の内部電極に重なり合う領域内に位置されるよう に構成されているため、該電極本体部が他方の内部電極と重なり合う領域内に留 まる限り、内部電極の印刷ずれやグリーンシートの積層ずれに起因する内部電極 の形成位置のずれが生じたとしても、第１，第２の内部電極間の重なり面積の変 動が効果的に低減され得る。従って、内部電極を設けた低抵抗のチップ型ＰＴＣ 素子において、抵抗偏差を非常に小さくすることができ、よって低抵抗でありな がらばらつきの小さいチップ型ＰＴＣ素子を提供することが可能となる。

【図面の簡単な説明】

【図１】実施例のチップ型ＰＴＣ素子の平面断面図。

【図２】（ａ）及び（ｂ）は、それぞれ、実施例のチッ
プ型ＰＴＣ素子の縦断面図及び横断面図。

【図３】実施例のチップ型ＰＴＣ素子の外観を示す斜視
図。

【図４】実施例のチップ型ＰＴＣサーミスタ素子におい
て内部電極形成位置がずれた場合の電極重なり面積を説
明するための平面断面図。

【図５】（ａ）及び（ｂ）は、実施例のチップ型ＰＴＣ
素子において内部電極の形成位置がずれていない場合及
びずれた場合の両者の重なり合い関係を誇張して示す模
式的横断面図。

【図６】実施例のチップ型ＰＴＣ素子を得るのに用いら
れるマザーのグリーンシート及び第１の内部電極を示す
平面図。

【図７】実施例のチップ型ＰＴＣ素子を得るのに用いら
れるマザーのグリーンシート及びその上に形成された第
２の内部電極を示す平面図。

【図８】実施例のチップ型ＰＴＣ素子を得るに際し複数
枚のグリーンシートを積層する工程を示す側面図。

【図９】実施例のチップ型ＰＴＣ素子を得るにあたり得
られた積層体を示す斜視図。

【図１０】実施例のチップ型ＰＴＣ素子を得るにあたり
用意されたサーミスタ素体内の内部電極間の重なり合い
関係を説明するための平面断面図。

【図１１】従来のチップ型ＰＴＣ素子の一例を示す平面
断面図。

【図１２】（ａ）及び（ｂ）は、それぞれ、図１２に示
した従来のチップ型ＰＴＣ素子の縦断面図及び横断面
図。

【符号の説明】

１１…チップ型ＰＴＣ素子 １２…サーミスタ素体 １２ａ…半導体磁器層 １３…第１の内部電極 １３ａ…電極本体部 １３ｂ…接続導電部 １４…第２の内部電極 １５，１６…第１，第２の外部電極

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 半導体磁器よりなる正特性サーミスタ素
   体と、 前記サーミスタ素体内において半導体磁器層を介して重
   なり合うように配置された第１，第２の内部電極と、 前記第１，第２の内部電極にそれぞれ電気的に接続され
   るように、サーミスタ素体の側面に形成された第１，第
   ２の外部電極とを備え、 前記第１，第２の内部電極の一方が、該内部電極の形成
   されている平面内において他方の内部電極と重なり合う
   領域内に配置された電極本体部と、該電極本体部と第１
   または第２の外部電極との間に電気的に接続されるよう
   に形成された接続導電部とを有し、前記電極本体部は他
   方の内部電極に比べて面積が小さくされていることを特
   徴とする、チップ型正特性サーミスタ素子。