JPH06300814A - 集積回路及びそのテスト方法 - Google Patents
集積回路及びそのテスト方法Info
- Publication number
- JPH06300814A JPH06300814A JP5088562A JP8856293A JPH06300814A JP H06300814 A JPH06300814 A JP H06300814A JP 5088562 A JP5088562 A JP 5088562A JP 8856293 A JP8856293 A JP 8856293A JP H06300814 A JPH06300814 A JP H06300814A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- signal
- integrated circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 本発明は集積回路及びそのテスト方法に関
し、極めて単純でかつ画一的な構成のＤＣテスト支援回
路を備える集積回路及びこのような集積回路のＤＣテス
トを簡単なプログラムにより高速に行えるテスト方法の
提供を目的とする。 【構成】 出力回路のＤＣテスト機能を備える集積回路
において、テスト信号及びテストグループの選択信号を
入力する入力端子２と、テストグループの選択信号に基
づいてＤＣテストの対象になるグループを選択的に付勢
する選択付勢回路３と、選択付勢回路３の出力により付
勢されてＮ個以下の数毎にグループ分けされている各出
力回路１の入力を夫々原信号からテスト信号に切り換え
る切換回路４とを備える。好ましくは、Ｎ個は複数の出
力回路１を同時にスイッチングさせ得る最大の数とす
る。また上記集積回路のテスト方法において、（ａ）１
のテストグループを選択し、（ｂ）テスト信号を入力し
て前記１のテストグループの各出力信号を検査し、
（ｃ）上記ステップ（ａ），（ｂ）を複数のテストグル
ープについて順次実行する。
し、極めて単純でかつ画一的な構成のＤＣテスト支援回
路を備える集積回路及びこのような集積回路のＤＣテス
トを簡単なプログラムにより高速に行えるテスト方法の
提供を目的とする。 【構成】 出力回路のＤＣテスト機能を備える集積回路
において、テスト信号及びテストグループの選択信号を
入力する入力端子２と、テストグループの選択信号に基
づいてＤＣテストの対象になるグループを選択的に付勢
する選択付勢回路３と、選択付勢回路３の出力により付
勢されてＮ個以下の数毎にグループ分けされている各出
力回路１の入力を夫々原信号からテスト信号に切り換え
る切換回路４とを備える。好ましくは、Ｎ個は複数の出
力回路１を同時にスイッチングさせ得る最大の数とす
る。また上記集積回路のテスト方法において、（ａ）１
のテストグループを選択し、（ｂ）テスト信号を入力し
て前記１のテストグループの各出力信号を検査し、
（ｃ）上記ステップ（ａ），（ｂ）を複数のテストグル
ープについて順次実行する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路及びそのテスト
方法に関し、更に詳しくは出力回路のＤＣテスト機能を
備える集積回路及びそのテスト方法に関する。集積回路
の製造時には各出力（バッファ）回路のＨＩＧＨ／ＬＯ
Ｗレベルの動作確認を行う所謂ＤＣテストが行われる。
近年、集積回路は複雑化、高集積化の傾向にあり、外部
よりアクセス可能な既存の入力信号を組み合わせるだけ
では全出力回路のＤＣテストは行えない。このため集積
回路中にＤＣテストのための支援回路（ＤＣテスト機
能）を組み込んでおき、該回路を利用してＤＣテストを
行える集積回路及びそのテスト方法が提供されている。
方法に関し、更に詳しくは出力回路のＤＣテスト機能を
備える集積回路及びそのテスト方法に関する。集積回路
の製造時には各出力（バッファ）回路のＨＩＧＨ／ＬＯ
Ｗレベルの動作確認を行う所謂ＤＣテストが行われる。
近年、集積回路は複雑化、高集積化の傾向にあり、外部
よりアクセス可能な既存の入力信号を組み合わせるだけ
では全出力回路のＤＣテストは行えない。このため集積
回路中にＤＣテストのための支援回路（ＤＣテスト機
能）を組み込んでおき、該回路を利用してＤＣテストを
行える集積回路及びそのテスト方法が提供されている。
【０００２】
【従来の技術】図５は従来の集積回路及びそのテスト方
法を説明する図で、図において３０は従来の集積回路、
１は出力バッファ回路（Ｂ）、３１はＣＰＵ等の論理演
算回路、ＦＦはレジスタを構成するフリップフロップ、
Ｂ3 はトライステートのバッファ回路、３２はＡＮＤゲ
ート回路（Ａ）、３３はデータバス、３４は外部アクセ
ス回路、３５はゲート論理回路、ＯはＯＲゲート回路、
３６はバッファ回路（Ｂ）である。
法を説明する図で、図において３０は従来の集積回路、
１は出力バッファ回路（Ｂ）、３１はＣＰＵ等の論理演
算回路、ＦＦはレジスタを構成するフリップフロップ、
Ｂ3 はトライステートのバッファ回路、３２はＡＮＤゲ
ート回路（Ａ）、３３はデータバス、３４は外部アクセ
ス回路、３５はゲート論理回路、ＯはＯＲゲート回路、
３６はバッファ回路（Ｂ）である。
【０００３】データバス３３上のデータ信号Ｄ0 〜Ｄn
は対応する出力バッファ回路１を介して夫々の出力端子
に導かれており、このような各出力バッファ回路１のＤ
Ｃテストを行う。ところで、このようなデータバス３３
にはこれをドライブするための様々な論理回路が接続さ
れているが、その一つにＣＰＵのような複雑な構成の論
理演算回路３１がある。論理演算回路３１ではデータバ
ス３３からデータＤ0〜Ｄn を入力すると共に内部で論
理演算を行った結果のデータＩＤ0 〜ＩＤn を一旦レジ
スタに蓄え、これを所定の命令語に従って発生するゲー
ト信号Ｇによりデータバス３３上に出力することを行
う。しかるに、ＤＣテストの段階で論理演算回路３１に
上記のような動作を行わせるのは困難であるから、他の
方法で出力バッファ回路１を「１」，「０」に駆動する
工夫が必要になる。
は対応する出力バッファ回路１を介して夫々の出力端子
に導かれており、このような各出力バッファ回路１のＤ
Ｃテストを行う。ところで、このようなデータバス３３
にはこれをドライブするための様々な論理回路が接続さ
れているが、その一つにＣＰＵのような複雑な構成の論
理演算回路３１がある。論理演算回路３１ではデータバ
ス３３からデータＤ0〜Ｄn を入力すると共に内部で論
理演算を行った結果のデータＩＤ0 〜ＩＤn を一旦レジ
スタに蓄え、これを所定の命令語に従って発生するゲー
ト信号Ｇによりデータバス３３上に出力することを行
う。しかるに、ＤＣテストの段階で論理演算回路３１に
上記のような動作を行わせるのは困難であるから、他の
方法で出力バッファ回路１を「１」，「０」に駆動する
工夫が必要になる。
【０００４】従来は、ＤＣテストのために外部端子３７
やバッファ回路３６から成る支援回路を設け、外部端子
３７に加えるマスク信号ＭＳＫを「０」にすることによ
りまず出力の不確定な論理演算回路３１の出力をマスク
していた。そして、この状態で、もし図示のような外部
アクセス回路３４が元より存在する場合には、その各入
力ピンを利用して外部からデータ信号ＥＤ0 〜ＥＤn 及
びゲート信号ＥＧを入力することによりデータバス３３
上に「１」，「０」のデータ信号Ｄ0 〜Ｄn を形成さ
せ、これにより各出力バッファ回路１のＤＣテストを行
っていた。
やバッファ回路３６から成る支援回路を設け、外部端子
３７に加えるマスク信号ＭＳＫを「０」にすることによ
りまず出力の不確定な論理演算回路３１の出力をマスク
していた。そして、この状態で、もし図示のような外部
アクセス回路３４が元より存在する場合には、その各入
力ピンを利用して外部からデータ信号ＥＤ0 〜ＥＤn 及
びゲート信号ＥＧを入力することによりデータバス３３
上に「１」，「０」のデータ信号Ｄ0 〜Ｄn を形成さ
せ、これにより各出力バッファ回路１のＤＣテストを行
っていた。
【０００５】しかし、集積回路毎にこのような独特の支
援回路の設計を行い、これを組み込むのは煩雑である。
しかも、この例のように集積回路３０の本来の機能とし
て外部アクセス回路３４を備えている場合は良いが、外
部アクセス回路３４が存在しない集積回路の場合には、
ＤＣテストのための支援回路として新たに外部アクセス
回路３４を設ける必要があり、このために多くの回路ス
ペースと外部端子とが占有されていた。
援回路の設計を行い、これを組み込むのは煩雑である。
しかも、この例のように集積回路３０の本来の機能とし
て外部アクセス回路３４を備えている場合は良いが、外
部アクセス回路３４が存在しない集積回路の場合には、
ＤＣテストのための支援回路として新たに外部アクセス
回路３４を設ける必要があり、このために多くの回路ス
ペースと外部端子とが占有されていた。
【０００６】また、この例の集積回路３０には比較的単
純なゲート回路の組み合わせより成るゲート論理回路３
５も含まれている。従来は、このようなゲート論理回路
３５の各出力バッファ回路１に「１」，「０」の出力を
生じさせるような入力信号Ｉ 1 〜Ｉq の組み合わせデー
タ系列を外部のソフトシミュレーション等の方法により
形成していた。しかし、このようなデータ系列の作成に
は多大の時間と労力を要する上、得られた入力の組み合
わせデータ系列（ＤＣテストプログラム）は膨大となる
ため、実際にＤＣテストを行う段階でもかなりの時間を
要していた。またこの種の集積回路にはパワー等の制約
もあるため、複数の出力回路を同時にスイッチングさせ
得る最大の数も考慮しなくてはならない。
純なゲート回路の組み合わせより成るゲート論理回路３
５も含まれている。従来は、このようなゲート論理回路
３５の各出力バッファ回路１に「１」，「０」の出力を
生じさせるような入力信号Ｉ 1 〜Ｉq の組み合わせデー
タ系列を外部のソフトシミュレーション等の方法により
形成していた。しかし、このようなデータ系列の作成に
は多大の時間と労力を要する上、得られた入力の組み合
わせデータ系列（ＤＣテストプログラム）は膨大となる
ため、実際にＤＣテストを行う段階でもかなりの時間を
要していた。またこの種の集積回路にはパワー等の制約
もあるため、複数の出力回路を同時にスイッチングさせ
得る最大の数も考慮しなくてはならない。
【０００７】
【発明が解決しようとする課題】上記のように従来の集
積回路では集積回路毎にＤＣテストのための特別な支援
回路を設計し、これを組み込んでいたので、集積回路の
制作に多大の労力と時間を要していた。またＤＣテスト
の支援回路のために多くの回路スペースと外部端子とが
占有される場合もあった。
積回路では集積回路毎にＤＣテストのための特別な支援
回路を設計し、これを組み込んでいたので、集積回路の
制作に多大の労力と時間を要していた。またＤＣテスト
の支援回路のために多くの回路スペースと外部端子とが
占有される場合もあった。
【０００８】また従来のテスト方法では個々に工夫され
設計された支援回路と既存の入力信号を利用して各出力
バッファ回路に所定の出力を形成させる方式であるの
で、このようなＤＣテストプログラムの作成及び該プロ
グラムによるＤＣテストの実行にかなりの時間を要して
いた。しかも、このようなＤＣテストプログラムは集積
回路毎にまちまちなものになるので、プログラムの管理
も煩雑化していた。
設計された支援回路と既存の入力信号を利用して各出力
バッファ回路に所定の出力を形成させる方式であるの
で、このようなＤＣテストプログラムの作成及び該プロ
グラムによるＤＣテストの実行にかなりの時間を要して
いた。しかも、このようなＤＣテストプログラムは集積
回路毎にまちまちなものになるので、プログラムの管理
も煩雑化していた。
【０００９】本発明の目的は、極めて単純でかつ画一的
な構成のＤＣテスト支援回路を備える集積回路及びこの
ような集積回路のＤＣテストを簡単なプログラムにより
高速に行えるテスト方法を提供することにある。
な構成のＤＣテスト支援回路を備える集積回路及びこの
ような集積回路のＤＣテストを簡単なプログラムにより
高速に行えるテスト方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明の集積回路は、出力回
路のＤＣテスト機能を備える集積回路において、テスト
信号及びテストグループの選択信号を入力する入力端子
２と、テストグループの選択信号に基づいてＤＣテスト
の対象になるグループを選択的に付勢する選択付勢回路
３と、選択付勢回路３の出力により付勢されてＮ個以下
の数毎にグループ分けされている各出力回路１の入力を
夫々原信号からテスト信号に切り換える切換回路４とを
備えるものである。
により解決される。即ち、本発明の集積回路は、出力回
路のＤＣテスト機能を備える集積回路において、テスト
信号及びテストグループの選択信号を入力する入力端子
２と、テストグループの選択信号に基づいてＤＣテスト
の対象になるグループを選択的に付勢する選択付勢回路
３と、選択付勢回路３の出力により付勢されてＮ個以下
の数毎にグループ分けされている各出力回路１の入力を
夫々原信号からテスト信号に切り換える切換回路４とを
備えるものである。
【００１１】また本発明の集積回路のテスト方法は、上
記集積回路のテスト方法において、（ａ）１のテストグ
ループを選択し、（ｂ）テスト信号を入力して前記１の
テストグループの各出力信号を検査し、（ｃ）上記ステ
ップ（ａ），（ｂ）を複数のテストグループについて順
次実行するものである。
記集積回路のテスト方法において、（ａ）１のテストグ
ループを選択し、（ｂ）テスト信号を入力して前記１の
テストグループの各出力信号を検査し、（ｃ）上記ステ
ップ（ａ），（ｂ）を複数のテストグループについて順
次実行するものである。
【００１２】
【作用】本発明の集積回路１０において、選択付勢回路
３はテストグループの選択信号（例えばグループの選択
信号Ｓ0 ，Ｓ1 及びＤＣテストの付勢信号Ｅ）に基づい
てＤＣテストの対象になるグループＧ1 〜Ｇk を選択的
に付勢する。切換回路４は選択付勢回路３の出力ＳＥＬ
0 〜ＳＥＬk により付勢されてＮ個以下の数毎にグルー
プ分けされている各出力回路１の入力を夫々原信号（集
積回路本来の信号）からテスト信号Ｔに切り換える。そ
して、この状態でテスト信号Ｔを例えば「１」，「０」
に変化させると、対応するグループの各出力回路１の出
力信号は一斉に「１」，「０」に変化する。
３はテストグループの選択信号（例えばグループの選択
信号Ｓ0 ，Ｓ1 及びＤＣテストの付勢信号Ｅ）に基づい
てＤＣテストの対象になるグループＧ1 〜Ｇk を選択的
に付勢する。切換回路４は選択付勢回路３の出力ＳＥＬ
0 〜ＳＥＬk により付勢されてＮ個以下の数毎にグルー
プ分けされている各出力回路１の入力を夫々原信号（集
積回路本来の信号）からテスト信号Ｔに切り換える。そ
して、この状態でテスト信号Ｔを例えば「１」，「０」
に変化させると、対応するグループの各出力回路１の出
力信号は一斉に「１」，「０」に変化する。
【００１３】このように本発明の集積回路１０は、出力
回路１の入力側に切換回路４を備えると言う単純で画一
的な構成であるので、どのような複雑な集積回路に対し
ても、このような切換回路４の挿入設計は容易であり、
かつ集積回路への実装も容易である。また選択付勢回路
３を例えばデコーダとすれば、少数の選択信号でも多く
のＤＣテストの対象になるグループを選択的に付勢で
き、もって選択信号のための端子数を少なくできる。ま
た一つのテスト信号を全グループに分配可能であるか
ら、全体としてＤＣテストのために付加する端子や回路
は少ない。こうして、極めて単純かつ画一的な支援回路
を設けることにより、どのような複雑な集積回路に対し
ても容易かつ確実にＤＣテストが行える。
回路１の入力側に切換回路４を備えると言う単純で画一
的な構成であるので、どのような複雑な集積回路に対し
ても、このような切換回路４の挿入設計は容易であり、
かつ集積回路への実装も容易である。また選択付勢回路
３を例えばデコーダとすれば、少数の選択信号でも多く
のＤＣテストの対象になるグループを選択的に付勢で
き、もって選択信号のための端子数を少なくできる。ま
た一つのテスト信号を全グループに分配可能であるか
ら、全体としてＤＣテストのために付加する端子や回路
は少ない。こうして、極めて単純かつ画一的な支援回路
を設けることにより、どのような複雑な集積回路に対し
ても容易かつ確実にＤＣテストが行える。
【００１４】好ましくは、Ｎ個は複数の出力回路１を同
時にスイッチングさせ得る最大の数である。本発明によ
る支援回路のアーキテクチャは単純であるので、このよ
うな要求を満たす回路設計は容易に行える。また本発明
の集積回路のテスト方法においては、例えば外部のＩＣ
テスターは、（ａ）入力端子２にテストグループの選択
信号（例えばグループの選択信号Ｓ 0 ，Ｓ1 及びＤＣテ
ストの付勢信号Ｅ）を入力して１のテストグループを選
択し、（ｂ）引き続き入力端子２にテスト信号Ｔを入力
して前記１のテストグループの各出力信号を検査する。
そして、（ｃ）上記ステップ（ａ），（ｂ）を複数のテ
ストグループについて順次実行する。
時にスイッチングさせ得る最大の数である。本発明によ
る支援回路のアーキテクチャは単純であるので、このよ
うな要求を満たす回路設計は容易に行える。また本発明
の集積回路のテスト方法においては、例えば外部のＩＣ
テスターは、（ａ）入力端子２にテストグループの選択
信号（例えばグループの選択信号Ｓ 0 ，Ｓ1 及びＤＣテ
ストの付勢信号Ｅ）を入力して１のテストグループを選
択し、（ｂ）引き続き入力端子２にテスト信号Ｔを入力
して前記１のテストグループの各出力信号を検査する。
そして、（ｃ）上記ステップ（ａ），（ｂ）を複数のテ
ストグループについて順次実行する。
【００１５】このように本発明のテスト方法ではテスト
グループの選択、テスト信号の入力及び各出力信号の検
査というような単純で画一的なテストサイクルを単に繰
り返すだけで複雑な集積回路のＤＣテストが速やかに完
了する。しかも、従来のように予めソフトシミュレーシ
ョン等により集積回路に加える入力信号の組み合わせを
個々に形成する必要も無く、上記のような画一的なＤＣ
テストプログラムによりどのような複雑な集積回路に対
しても容易かつ確実にＤＣテストが行える。
グループの選択、テスト信号の入力及び各出力信号の検
査というような単純で画一的なテストサイクルを単に繰
り返すだけで複雑な集積回路のＤＣテストが速やかに完
了する。しかも、従来のように予めソフトシミュレーシ
ョン等により集積回路に加える入力信号の組み合わせを
個々に形成する必要も無く、上記のような画一的なＤＣ
テストプログラムによりどのような複雑な集積回路に対
しても容易かつ確実にＤＣテストが行える。
【００１６】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例の集積回
路のブロック図で、図において１０は実施例の集積回
路、１は出力バッファ回路（Ｂ）、２はＤＣテストのた
めの入力端子、３は一例の選択付勢回路である３−８の
デコーダ（ＤＥＣ）、４1 〜４3 は一例の切換回路であ
るデータセレクタ（ＳＥＬ）、１１は複雑な論理演算回
路等を含むＣＰＵ、１２はＲＡＭ、ＲＯＭ等から成る主
メモリ（ＭＥＭ）、１３はアドレスバス、１４はデータ
バス、１５はゲート論理回路、ＡはＡＮＤゲート回路、
ＯはＯＲゲート回路、１６はバッファ回路（Ｂ）であ
る。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例の集積回
路のブロック図で、図において１０は実施例の集積回
路、１は出力バッファ回路（Ｂ）、２はＤＣテストのた
めの入力端子、３は一例の選択付勢回路である３−８の
デコーダ（ＤＥＣ）、４1 〜４3 は一例の切換回路であ
るデータセレクタ（ＳＥＬ）、１１は複雑な論理演算回
路等を含むＣＰＵ、１２はＲＡＭ、ＲＯＭ等から成る主
メモリ（ＭＥＭ）、１３はアドレスバス、１４はデータ
バス、１５はゲート論理回路、ＡはＡＮＤゲート回路、
ＯはＯＲゲート回路、１６はバッファ回路（Ｂ）であ
る。
【００１７】入力端子２にテストグループの選択信号Ｓ
0 〜Ｓ2 及びＤＣテストモード信号ＤＣＴＭを加えると
デコーダ３はテストグループの選択付勢信号ＳＥＬ0 〜
ＳＥＬ7 のうちの何れか一つを「１」にする。データセ
レクタ４1 のａ側入力にはＣＰＵ１１が出力するアドレ
ス信号（原信号）Ａ0 〜Ａm が入力しており、ｂ側入力
にはテスト信号ＤＣＴＤが入力している。そして、デー
タセレクタ４1 はデコーダ３の選択付勢信号ＳＥＬ0 が
「０」の場合はａ側入力を選択出力し、また「１」の場
合はｂ側入力を選択出力する。データセレクタ４2 ，４
3 についても同様である。
0 〜Ｓ2 及びＤＣテストモード信号ＤＣＴＭを加えると
デコーダ３はテストグループの選択付勢信号ＳＥＬ0 〜
ＳＥＬ7 のうちの何れか一つを「１」にする。データセ
レクタ４1 のａ側入力にはＣＰＵ１１が出力するアドレ
ス信号（原信号）Ａ0 〜Ａm が入力しており、ｂ側入力
にはテスト信号ＤＣＴＤが入力している。そして、デー
タセレクタ４1 はデコーダ３の選択付勢信号ＳＥＬ0 が
「０」の場合はａ側入力を選択出力し、また「１」の場
合はｂ側入力を選択出力する。データセレクタ４2 ，４
3 についても同様である。
【００１８】なお、各テストグループＧ1 〜Ｇ3 におけ
る各出力バッファ回路１の個数は集積回路１０の複数の
出力回路１を同時にスイッチングさせ得る最大の個数以
下の数毎に分けられている。以下、このような集積回路
１０に対する実施例のＤＣテストの動作を説明する。図
３は実施例のＤＣテストのフローチャートで、例えば外
部（不図示）のＩＣテスターにより実行される。
る各出力バッファ回路１の個数は集積回路１０の複数の
出力回路１を同時にスイッチングさせ得る最大の個数以
下の数毎に分けられている。以下、このような集積回路
１０に対する実施例のＤＣテストの動作を説明する。図
３は実施例のＤＣテストのフローチャートで、例えば外
部（不図示）のＩＣテスターにより実行される。
【００１９】ステップＳ１ではテストグループの選択信
号Ｓ0 〜Ｓ2 ＝０及びＤＣテストモード信号ＤＣＴＭ＝
０とするような初期設定を行う。ステップＳ２では集積
回路１０の入力端子２にＳ0 〜Ｓ2 ＝０かつＤＣＴＭ＝
１を加えてアドレスバスに係るテストグループＧ1 を選
択する。集積回路１０内ではデコーダ３の出力ＳＥＬ 0
＝１になり、これによりデータセレクタ４1 ではそれま
でのアドレス信号Ａ0〜Ａm の選択出力に代えてテスト
信号ＤＣＴＤを選択出力する。ステップＳ３では引き続
き集積回路１０の入力端子２に「１」，「０」のテスト
信号ＤＣＴＤを入力する。集積回路１０内ではテストグ
ループＧ1 内の各出力バッファ回路１がテスト信号ＤＣ
ＴＤの「１」，「０」に従って一斉に「１」，「０」に
駆動され、これにより各出力端子の信号Ａ0 〜Ａm には
夫々「１」，「０」に変化する。ステップＳ４ではこれ
らの出力信号の「１」，「０」の各レベルを読み込み、
これによって各出力バッファ回路１の機能（性能）を検
査する。ステップＳ５では全グループについてのＤＣテ
ストが終了したか否かを判別する。もし終了していなけ
ればステップＳ６でＳ0 〜Ｓ2 ＝１に更新してステップ
Ｓ２に戻る。これにより、今度はデータバスに係るテス
トグループＧ2 についてのＤＣテストが行われる。該Ｄ
Ｃテストが終了すると、更に同様にしてゲート論理回路
１５に係るテストグループＧ3 についてのＤＣテストが
行われる。こうして全グループについてのＤＣテストが
終了すると、ステップＳ５の判別でＹＥＳとなり、本処
理を終了する。
号Ｓ0 〜Ｓ2 ＝０及びＤＣテストモード信号ＤＣＴＭ＝
０とするような初期設定を行う。ステップＳ２では集積
回路１０の入力端子２にＳ0 〜Ｓ2 ＝０かつＤＣＴＭ＝
１を加えてアドレスバスに係るテストグループＧ1 を選
択する。集積回路１０内ではデコーダ３の出力ＳＥＬ 0
＝１になり、これによりデータセレクタ４1 ではそれま
でのアドレス信号Ａ0〜Ａm の選択出力に代えてテスト
信号ＤＣＴＤを選択出力する。ステップＳ３では引き続
き集積回路１０の入力端子２に「１」，「０」のテスト
信号ＤＣＴＤを入力する。集積回路１０内ではテストグ
ループＧ1 内の各出力バッファ回路１がテスト信号ＤＣ
ＴＤの「１」，「０」に従って一斉に「１」，「０」に
駆動され、これにより各出力端子の信号Ａ0 〜Ａm には
夫々「１」，「０」に変化する。ステップＳ４ではこれ
らの出力信号の「１」，「０」の各レベルを読み込み、
これによって各出力バッファ回路１の機能（性能）を検
査する。ステップＳ５では全グループについてのＤＣテ
ストが終了したか否かを判別する。もし終了していなけ
ればステップＳ６でＳ0 〜Ｓ2 ＝１に更新してステップ
Ｓ２に戻る。これにより、今度はデータバスに係るテス
トグループＧ2 についてのＤＣテストが行われる。該Ｄ
Ｃテストが終了すると、更に同様にしてゲート論理回路
１５に係るテストグループＧ3 についてのＤＣテストが
行われる。こうして全グループについてのＤＣテストが
終了すると、ステップＳ５の判別でＹＥＳとなり、本処
理を終了する。
【００２０】このように本実施例のＤＣテストプログラ
ムは単純で画一的に構成できる。即ち、ＤＣテストのグ
ループ数及びグループ毎の出力端子数（即ち、各ピン番
号）等の情報をパラメータとしておけば、どのような複
雑な集積回路に対しても速やか且つ確実にＤＣテストが
行える。この場合に、既存の入力信号Ｉ1 〜Ｉq につい
ては何ら関知する必要が無い。
ムは単純で画一的に構成できる。即ち、ＤＣテストのグ
ループ数及びグループ毎の出力端子数（即ち、各ピン番
号）等の情報をパラメータとしておけば、どのような複
雑な集積回路に対しても速やか且つ確実にＤＣテストが
行える。この場合に、既存の入力信号Ｉ1 〜Ｉq につい
ては何ら関知する必要が無い。
【００２１】図４は実施例のＤＣテストの動作タイミン
グチャートである。テストモード信号ＤＣＴＭを「１」
にし、かつテストグループの選択信号Ｓ0〜Ｓ2 を順次
０，１，２と更新しつつ、各テストフェーズで図示の様
な「１」，「０」のテストデータＤＣＴＤを加えると、
最初のテストフェーズではアドレス信号Ａ0 〜Ａm の各
出力端子から夫々に入力と同じ「１」，「０」の出力信
号が得られ、同様にして次のテストフェーズではデータ
信号Ｄ0 〜Ｄn の各出力端子から夫々に入力と同じ
「１」，「０」の出力信号が得られ、更に次のテストフ
ェーズではゲート論理回路の各出力信号Ｏ1 〜Ｏp の各
出力端子から夫々に入力と同じ「１」，「０」の出力信
号が得られる。このように入力に加えたテストデータＤ
ＣＴＤの「１」，「０」が直ちに出力信号の「１」，
「０」として現れるのでＤＣテストに要する時間は大幅
に短縮される。
グチャートである。テストモード信号ＤＣＴＭを「１」
にし、かつテストグループの選択信号Ｓ0〜Ｓ2 を順次
０，１，２と更新しつつ、各テストフェーズで図示の様
な「１」，「０」のテストデータＤＣＴＤを加えると、
最初のテストフェーズではアドレス信号Ａ0 〜Ａm の各
出力端子から夫々に入力と同じ「１」，「０」の出力信
号が得られ、同様にして次のテストフェーズではデータ
信号Ｄ0 〜Ｄn の各出力端子から夫々に入力と同じ
「１」，「０」の出力信号が得られ、更に次のテストフ
ェーズではゲート論理回路の各出力信号Ｏ1 〜Ｏp の各
出力端子から夫々に入力と同じ「１」，「０」の出力信
号が得られる。このように入力に加えたテストデータＤ
ＣＴＤの「１」，「０」が直ちに出力信号の「１」，
「０」として現れるのでＤＣテストに要する時間は大幅
に短縮される。
【００２２】なお、上記実施例では選択付勢回路３をデ
コーダとしたがこれに限らない。テストグループの選択
信号に基づいてＤＣテストの対象になるグループを選択
的に付勢する回路であればどの様な回路でも良い。ま
た、上記実施例では切換回路４をデータセレクタとした
がこれに限らない。出力回路１の入力を実質的に原信号
からテスト信号に切り換える回路であればどの様な回路
でも良い。
コーダとしたがこれに限らない。テストグループの選択
信号に基づいてＤＣテストの対象になるグループを選択
的に付勢する回路であればどの様な回路でも良い。ま
た、上記実施例では切換回路４をデータセレクタとした
がこれに限らない。出力回路１の入力を実質的に原信号
からテスト信号に切り換える回路であればどの様な回路
でも良い。
【００２３】また、本発明の（ｂ）テスト信号を入力し
て前記１のテストグループの各出力信号を検査し、の
「検査し」には各出力信号を読み取って記憶しておき、
後にまとめて検査する場合も含まれる。
て前記１のテストグループの各出力信号を検査し、の
「検査し」には各出力信号を読み取って記憶しておき、
後にまとめて検査する場合も含まれる。
【００２４】
【発明の効果】以上述べた如く本発明の集積回路は、上
記構成であるので、どの様な複雑な集積回路に対しても
適正なＤＣテスト機能を容易に設計し、かつ実装でき
る。また本発明の集積回路のテスト方法は、上記構成で
あるので、ＤＣテストのためのプログラム作成が大幅に
単純化、簡略化される上、ＤＣテストの実行時間も大幅
に短縮される。
記構成であるので、どの様な複雑な集積回路に対しても
適正なＤＣテスト機能を容易に設計し、かつ実装でき
る。また本発明の集積回路のテスト方法は、上記構成で
あるので、ＤＣテストのためのプログラム作成が大幅に
単純化、簡略化される上、ＤＣテストの実行時間も大幅
に短縮される。
【図１】図１は本発明の原理を説明する図である。
【図２】図２は実施例の集積回路のブロック図である。
【図３】図３は実施例のＤＣテストのフローチャートで
ある。
ある。
【図４】図４は実施例のＤＣテストの動作タイミングチ
ャートである。
ャートである。
【図５】図５は従来の集積回路及びそのテスト方法を説
明する図である。
明する図である。
１０ 集積回路 １ 出力回路 ２ 入力端子 ３ 選択付勢回路 ４ 切換回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ
Claims (3)
- 【請求項１】 出力回路のＤＣテスト機能を備える集積
回路において、 テスト信号及びテストグループの選択信号を入力する入
力端子（２）と、 テストグループの選択信号に基づいてＤＣテストの対象
になるグループを選択的に付勢する選択付勢回路（３）
と、 選択付勢回路（３）の出力により付勢されてＮ個以下の
数毎にグループ分けされている各出力回路（１）の入力
を夫々原信号からテスト信号に切り換える切換回路
（４）とを備えることを特徴とする集積回路。 - 【請求項２】 Ｎ個は複数の出力回路（１）を同時にス
イッチングさせ得る最大の数であることを特徴とする請
求項１の集積回路。 - 【請求項３】 請求項１の集積回路のテスト方法におい
て、（ａ）１のテストグループを選択し、（ｂ）テスト
信号を入力して前記１のテストグループの各出力信号を
検査し、（ｃ）上記ステップ（ａ），（ｂ）を複数のテ
ストグループについて順次実行することを特徴とする集
積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088562A JPH06300814A (ja) | 1993-04-15 | 1993-04-15 | 集積回路及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088562A JPH06300814A (ja) | 1993-04-15 | 1993-04-15 | 集積回路及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06300814A true JPH06300814A (ja) | 1994-10-28 |
Family
ID=13946316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5088562A Withdrawn JPH06300814A (ja) | 1993-04-15 | 1993-04-15 | 集積回路及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06300814A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6076178A (en) * | 1997-09-03 | 2000-06-13 | Mitsubishi Denki Kabushiki Kaisha | Test circuit and method for DC testing LSI capable of preventing simultaneous change of signals |
| US6275055B1 (en) | 1998-12-01 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| KR100496793B1 (ko) * | 1997-09-25 | 2005-09-15 | 삼성전자주식회사 | 직렬테스트패턴회로 |
| JP2021193366A (ja) * | 2020-07-24 | 2021-12-23 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | チップをテストするための方法、電子デバイス、コンピュータ可読記憶媒体、対応するチップ及びコンピュータプログラム |
-
1993
- 1993-04-15 JP JP5088562A patent/JPH06300814A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6076178A (en) * | 1997-09-03 | 2000-06-13 | Mitsubishi Denki Kabushiki Kaisha | Test circuit and method for DC testing LSI capable of preventing simultaneous change of signals |
| DE19813197B4 (de) * | 1997-09-03 | 2005-12-15 | Mitsubishi Denki K.K. | Testschaltung zum Gleichstromtesten eines LSI und Verfahren zum Gleichstromtesten |
| KR100496793B1 (ko) * | 1997-09-25 | 2005-09-15 | 삼성전자주식회사 | 직렬테스트패턴회로 |
| US6275055B1 (en) | 1998-12-01 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2021193366A (ja) * | 2020-07-24 | 2021-12-23 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | チップをテストするための方法、電子デバイス、コンピュータ可読記憶媒体、対応するチップ及びコンピュータプログラム |
| US11639964B2 (en) | 2020-07-24 | 2023-05-02 | Beijing Baidu Netcom Science And Technology Co., Ltd. | Method, apparatus and storage medium for testing chip, and chip thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0053665A1 (en) | Testing embedded arrays in large scale integrated circuits | |
| US5077740A (en) | Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing | |
| EP0560940A1 (en) | DEVICE FOR AN IN-CIRCUIT TEST WITH A MINIMUM MEMORY. | |
| JPH0668732B2 (ja) | 情報処理装置のスキヤン方式 | |
| JPH10111346A (ja) | 半導体集積回路のスキャン試験方法 | |
| JPH06300814A (ja) | 集積回路及びそのテスト方法 | |
| JP2001297598A (ja) | 半導体集積回路装置、及び半導体集積回路装置の自己テスト方法 | |
| US6633502B2 (en) | Test device for semiconductor memory circuit | |
| US5726998A (en) | Partial scan path test of a semiconductor logic circuit | |
| JPS59211146A (ja) | スキヤンイン方法 | |
| JP2648528B2 (ja) | Ｌｓｉ設計方法 | |
| JPS63108747A (ja) | ゲ−トアレイ集積回路 | |
| JP2002196047A (ja) | Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法 | |
| US20050289421A1 (en) | Semiconductor chip | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPH02247586A (ja) | 半導体集積回路装置 | |
| JP3199036B2 (ja) | Ｉ／ｏ部分回路自動生成システム及びその方法ならびにｉ／ｏ部分回路自動生成プログラムを格納した記憶媒体 | |
| JPS62150181A (ja) | 大規模集積回路の試験方式 | |
| JPH06138180A (ja) | 論理回路ユニット試験機 | |
| JPH06250872A (ja) | 集積回路 | |
| JPH0389178A (ja) | 半導体集積回路 | |
| JPS62165800A (ja) | 論理装置 | |
| JPH06148291A (ja) | バウンダリスキャンレジスタ | |
| JPH07101227B2 (ja) | 論理回路 | |
| JPS5924354A (ja) | 論理シミユレ−タ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |