JPH0621089A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
(57)【要約】
【目的】ＭＯＳトランジスタの電極を自己整合的に分離
する際に電極間の距離を大きくして電極間ショートを引
き起こしにくい信頼性の高い半導体装置とその製造方法
を提供する。
【構成】ＭＯＳトランジスタのゲート構成物質の側面に
シリコン窒化膜とＣＶＤ酸化膜からなる二重層の側壁あ
るいはシリコン窒化膜、多結晶シリコン膜、多結晶シリ
コン酸化膜の三重層からなる側壁のように異種物質の多
重層を用いて側壁を作製して電極間の分離を行い自己整
合的に金属とシリコンの化合物を形成する。
【効果】電極間の距離が従来よりも大きくなって分離が
確実にできる構造となり、異物によって電極間がショー
トするというような半導体装置の信頼性を低下させる問
題を解決できた。
(57) [Summary] [Object] To provide a highly reliable semiconductor device in which a distance between electrodes is increased and a short circuit between electrodes is unlikely to occur when the electrodes of a MOS transistor are separated in a self-aligning manner, and a manufacturing method thereof. [Structure] The sidewall of a double layer made of a silicon nitride film and a CVD oxide film or the side wall made of a triple layer of a silicon nitride film, a polycrystalline silicon film, and a polycrystalline silicon oxide film is formed on the side surface of a gate constituent material of a MOS transistor. Sidewalls are fabricated using multiple layers of materials to separate the electrodes and form a metal-silicon compound in a self-aligned manner. [Effect] The distance between the electrodes becomes larger than that of the conventional one, and the structure can ensure the separation, and the problem that the reliability of the semiconductor device is lowered such that the electrodes are short-circuited by the foreign matter can be solved.
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置、特にＭＯＳ
トランジスタのゲート電極とソース電極およびドレイン
電極の抵抗を低減化するために自己整合的に金属とシリ
コンの化合物を形成する時に用いる電極間の分離のため
の構造とその構造を実現するための製造方法に関するも
のである。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device, particularly a MOS.
Structure for separating electrodes used when forming a compound of metal and silicon in a self-aligned manner to reduce resistance of a gate electrode, a source electrode and a drain electrode of a transistor, and a manufacturing method for realizing the structure It is about.
【０００２】[0002]
【従来の技術】図３は、ＭＯＳトランジスタのゲート電
極とソース電極およびドレイン電極の抵抗を低減化する
ために自己整合的に金属とシリコンの化合物を形成する
時に用いる電極間分離構造の従来の製造方法を示す工程
順断面構造図である。2. Description of the Related Art FIG. 3 is a conventional manufacturing method of an electrode separation structure used for forming a metal-silicon compound in a self-aligned manner in order to reduce the resistance of a gate electrode, a source electrode and a drain electrode of a MOS transistor. It is a process order sectional view showing a method.
【０００３】図において、１はシリコン基板、２はＬＯ
ＣＯＳ酸化膜、３は多結晶シリコン層、４は多結晶シリ
コン酸化膜、５はゲート酸化膜、６は低濃度拡散層、７
はＣＶＤ酸化膜、８は高濃度拡散層、９はＴｉ（チタ
ン）膜、１０は異物である。In the figure, 1 is a silicon substrate and 2 is a LO substrate.
COS oxide film, 3 is a polycrystalline silicon layer, 4 is a polycrystalline silicon oxide film, 5 is a gate oxide film, 6 is a low concentration diffusion layer, 7
Is a CVD oxide film, 8 is a high concentration diffusion layer, 9 is a Ti (titanium) film, and 10 is a foreign substance.
【０００４】本製造方法は、ＭＯＳトランジスタのゲー
ト電極とソースおよびドレイン電極に対し自己整合的に
金属とシリコンの化合物を形成するのに一般的に用いら
れいる方法なので以下に簡単に説明する。Since this manufacturing method is a method generally used for forming a compound of metal and silicon in a self-aligned manner with respect to the gate electrode and the source and drain electrodes of a MOS transistor, it will be briefly described below.
【０００５】（ａ）シリコン基板１の上に素子分離のた
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４形成する。この状態でイオ
ン注入法によりＬＤＤ構造のための低濃度拡散層６を形
成する。(A) A pattern of a LOCOS oxide film 2 for element isolation is formed on a silicon substrate 1, and a gate oxide film 5 is formed. After forming a gate pattern of the phosphorus-doped polycrystalline silicon layer 3 on this, thermal oxidation is performed to form a polycrystalline silicon oxide film 4. In this state, the low concentration diffusion layer 6 for the LDD structure is formed by the ion implantation method.
【０００６】（ｂ）ＣＶＤ酸化膜７を形成する。この膜
を異方性ドライエッチングにより垂直方向に等量エッチ
バックを行い、多結晶シリコン層３のゲートパターンの
両側に側壁を形成する。(B) A CVD oxide film 7 is formed. This film is anisotropically etched back by an equal amount in the vertical direction to form sidewalls on both sides of the gate pattern of the polycrystalline silicon layer 3.
【０００７】（ｃ）ソースおよびドレインを構成する高
濃度拡散層８をイオン注入法により形成した後、多結晶
シリコン層３と高濃度拡散層８上の酸化膜をフッ化水素
溶液で除去してＴｉ（チタン）膜９をスパッタリング法
により形成する。この状態で窒素雰囲気中でハロゲンラ
ンプアニール法により熱処理を行い、多結晶シリコン層
３と高濃度拡散層８のシリコンとチタンを反応させシリ
サイドを形成する。(C) After the high-concentration diffusion layer 8 forming the source and drain is formed by the ion implantation method, the polycrystalline silicon layer 3 and the oxide film on the high-concentration diffusion layer 8 are removed with a hydrogen fluoride solution. The Ti (titanium) film 9 is formed by the sputtering method. In this state, heat treatment is performed by a halogen lamp annealing method in a nitrogen atmosphere to react the polycrystalline silicon layer 3 with the silicon of the high concentration diffusion layer 8 and titanium to form a silicide.
【０００８】（ｄ）アンモニア水と過酸化水素水の混液
に浸すとＬＯＣＯＳ酸化膜２やＣＶＤ酸化膜７の上のチ
タンはシリサイドを形成しないので液中に溶けて除去さ
れ、シリコン表面とチタン膜の接している部分のみがシ
リサイドとして残る。(D) When immersed in a mixed solution of ammonia water and hydrogen peroxide solution, titanium on the LOCOS oxide film 2 and the CVD oxide film 7 does not form silicide, so it is dissolved and removed in the solution, and the silicon surface and titanium film are removed. Only the part in contact with remains as silicide.
【０００９】ここで、図３（ｄ）において、ＣＶＤ酸化
膜７のエッチバックにより形成された側壁により燐をド
ープした多結晶シリコン層３の上のゲート電極と高濃度
拡散層８の上のソース電極およびドレイン電極とが自己
整合的に分離され所望の構造が実現される。Here, in FIG. 3D, the gate electrode on the polycrystalline silicon layer 3 doped with phosphorus by the side wall formed by the etching back of the CVD oxide film 7 and the source on the high concentration diffusion layer 8. The electrode and the drain electrode are separated in a self-aligned manner to realize a desired structure.
【００１０】[0010]
【発明が解決しようとする課題】上記図３に示す従来例
の製造方法における問題点として、次のようなことがあ
る。The problems in the manufacturing method of the conventional example shown in FIG. 3 are as follows.
【００１１】従来の製造方法により形成された分離構造
においては、Ｔｉ（チタン）膜９をスパッタリング法に
より形成する前に電極となる部分のシリコン表面を露出
させるためにフッ化水素溶液で多少過剰ぎみに酸化膜の
エッチングをおこなう。この時側壁の酸化膜も同時にエ
ッチングされて多結晶シリコン層の上面だけでなく上部
側面の一部も露出してこの部分にもその後の工程でシリ
サイドが形成されてしまう。この様な状態ではゲート電
極とソース電極およびドレイン電極との間の距離が接近
して電極間ショートを引き起こしやすくなるという問題
があった。In the isolation structure formed by the conventional manufacturing method, before the Ti (titanium) film 9 is formed by the sputtering method, a slight excess of hydrogen fluoride solution is used to expose the silicon surface of the portion to be the electrode. Then, the oxide film is etched. At this time, the oxide film on the side wall is also etched at the same time, so that not only the upper surface of the polycrystalline silicon layer but also a part of the upper side surface is exposed, and silicide is formed in this part in a subsequent process. In such a state, there is a problem that the distance between the gate electrode and the source electrode and the drain electrode becomes close to each other, which easily causes a short circuit between the electrodes.
【００１２】また図３（ｄ）のように側壁の酸化膜上に
異物１０が存在する場合は異物上にもチタンが残りより
一層電極間ショートを引き起こしやすくなるとともに半
導体装置の信頼性を低下させるという問題を生ずる。Further, when the foreign matter 10 exists on the oxide film on the side wall as shown in FIG. 3D, titanium is left on the foreign matter and the interelectrode short circuit is more likely to occur, and the reliability of the semiconductor device is deteriorated. The problem arises.
【００１３】本発明は、上述の問題点を解決するために
なされたもので、自己整合的に分離されるゲート電極と
ソース電極およびドレイン電極との間の距離を大きくし
て電極間ショートを引き起こしにくくして信頼性の高い
半導体装置の構造とその製造方法を提供することを目的
としたものである。The present invention has been made to solve the above-mentioned problems, and increases the distance between the gate electrode and the source electrode and the drain electrode, which are separated in a self-aligned manner, to cause a short circuit between the electrodes. It is an object of the present invention to provide a structure of a semiconductor device which is difficult to achieve and has high reliability, and a manufacturing method thereof.
【００１４】[0014]
【課題を解決するための手段】本発明の半導体装置の構
造は、ソースおよびドレインになる拡散層、多結晶シリ
コンまたは金属とシリコンの化合物あるいはこれらの多
重層からなるゲート、シリコン酸化膜とシリコン窒化膜
あるいはこれらに加えて多結晶シリコン膜の多重層から
なる側壁分離用絶縁膜、ゲートとソースおよびドレイン
上に自己整合的に形成された金属とシリコンの化合物の
電極をＭＯＳトランジスタの構成要素としてこれらの電
極間分離を確実にした。The structure of a semiconductor device according to the present invention comprises a diffusion layer serving as a source and a drain, a gate made of polycrystalline silicon or a compound of metal and silicon or a multi-layer thereof, a silicon oxide film and a silicon nitride. A film or an insulating film for separating sidewalls composed of multiple layers of a polycrystalline silicon film in addition to these, an electrode of a compound of metal and silicon formed in a self-aligned manner on the gate, source and drain as constituent elements of a MOS transistor. The separation between the electrodes was ensured.
【００１５】その構造の製造方法は、ゲート構成物質の
パターンを形成した後に該ゲート構成物質を熱酸化する
工程とシリコン窒化膜を形成する工程、該窒化膜上にシ
リコン酸化膜を形成する工程、更にゲート構成物質の側
面に該酸化膜と該窒化膜を残して該酸化膜と該窒化膜お
よび熱酸化膜のエッチングを行う工程、自己整合的に金
属とシリコンの化合物を形成する工程からなり電極間の
分離が確実にできるようにしたものである。The method of manufacturing the structure includes a step of thermally oxidizing the gate constituent material after forming a pattern of the gate constituent material, a step of forming a silicon nitride film, a step of forming a silicon oxide film on the nitride film, Further, the step of etching the oxide film, the nitride film and the thermal oxide film while leaving the oxide film and the nitride film on the side surface of the gate constituent material, and the step of forming a compound of metal and silicon in a self-aligned manner This is to ensure the separation between them.
【００１６】また、上記製造方法でシリコン窒化膜を形
成する工程に加えて多結晶シリコン膜を形成する工程、
ゲート構成物質の側面に該多結晶シリコン膜を残して該
多結晶シリコン膜のエッチングを行う工程、該多結晶シ
リコン膜を熱酸化する工程、更に該窒化膜および熱酸化
膜のエッチングを行う工程、自己整合的に金属とシリコ
ンの化合物を形成する工程により自己整合的に構成した
電極間の分離がより確実にできるようにした製造方法で
ある。In addition to the step of forming a silicon nitride film by the above manufacturing method, a step of forming a polycrystalline silicon film,
A step of etching the polycrystalline silicon film while leaving the polycrystalline silicon film on the side surface of the gate constituent material, a step of thermally oxidizing the polycrystalline silicon film, and a step of further etching the nitride film and the thermal oxide film, This is a manufacturing method in which the electrodes formed in a self-aligning manner can be more reliably separated by the step of forming a compound of metal and silicon in a self-aligning manner.
【００１７】[0017]
【実施例】図１は、本発明の一実施例を示す電極間分離
構造の製造方法における工程順断面構造図である。１〜
９は図３の従来例の説明において用いたものと同一符号
であり、その構成も同様であるので説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a sectional view showing the order of steps in a method of manufacturing an electrode separation structure according to an embodiment of the present invention. 1 to
Reference numeral 9 is the same as that used in the description of the conventional example of FIG. 3, and its configuration is also the same, so description thereof will be omitted.
【００１８】図において、１１はシリコン窒化膜であ
る。以下、図１を工程順に従って説明する。In the drawing, 11 is a silicon nitride film. Hereinafter, FIG. 1 will be described in the order of steps.
【００１９】（ａ）シリコン基板１の上に素子分離のた
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４を形成する。この状態でイ
オン注入法によりＬＤＤ構造のための低濃度拡散層６を
形成する。(A) A pattern of a LOCOS oxide film 2 for element isolation is formed on a silicon substrate 1, and a gate oxide film 5 is formed. After forming a gate pattern of the phosphorus-doped polycrystalline silicon layer 3 on this, thermal oxidation is performed to form a polycrystalline silicon oxide film 4. In this state, the low concentration diffusion layer 6 for the LDD structure is formed by the ion implantation method.
【００２０】（ｂ）膜厚５００Ａ程度の薄いシリコン窒
化膜１１をＣＶＤ法により形成する。この上部にＣＶＤ
酸化膜７を形成する。(B) A thin silicon nitride film 11 having a film thickness of about 500 A is formed by the CVD method. CVD on top of this
The oxide film 7 is formed.
【００２１】（ｃ）ＣＶＤ酸化膜７を異方性ドライエッ
チングにより垂直方向に等量エッチバックを行う。更に
薄いシリコン窒化膜１１をドライエッチングすることに
より多結晶シリコン層３のゲートのパターンの両側にシ
リコン窒化膜と酸化膜の二重層からなる側壁を形成す
る。ソースおよびドレインを構成する高濃度拡散層８を
イオン注入法により形成した後、多結晶シリコン層３と
高濃度拡散層８上の酸化膜をフッ化水素溶液で除去す
る。(C) The CVD oxide film 7 is etched back by an equal amount in the vertical direction by anisotropic dry etching. Further, the thin silicon nitride film 11 is dry-etched to form sidewalls composed of a double layer of a silicon nitride film and an oxide film on both sides of the gate pattern of the polycrystalline silicon layer 3. After the high-concentration diffusion layer 8 forming the source and drain is formed by the ion implantation method, the polycrystalline silicon layer 3 and the oxide film on the high-concentration diffusion layer 8 are removed with a hydrogen fluoride solution.
【００２２】（ｄ）Ｔｉ（チタン）膜９をスパッタリン
グ法により形成する。この状態で窒素雰囲気中でハロゲ
ンランプアニール法により熱処理を行い、多結晶シリコ
ン層３と高濃度拡散層８のシリコンとチタンを反応させ
シリサイドを形成する。アンモニア水と過酸化水素水の
混液に浸すとＬＯＣＯＳ酸化膜２やＣＶＤ酸化膜７、シ
リコン窒化膜１１の上のチタンはシリサイドを形成しな
いので液中に溶けて除去され、シリコン表面とチタン膜
の接している部分のみがシリサイドとして残る。ここ
で、図１（ｄ）において、シリコン窒化膜とＣＶＤ酸化
膜からなる二重層のエッチバックにより形成された側壁
により燐をドープした多結晶シリコン層３の上のゲート
電極と高濃度拡散層８の上のソース電極およびドレイン
電極とが自己整合的に分離され所望の構造が実現され
る。(D) A Ti (titanium) film 9 is formed by a sputtering method. In this state, heat treatment is performed by a halogen lamp annealing method in a nitrogen atmosphere to react the polycrystalline silicon layer 3 with the silicon of the high concentration diffusion layer 8 and titanium to form a silicide. When immersed in a mixed solution of ammonia water and hydrogen peroxide solution, titanium on the LOCOS oxide film 2, the CVD oxide film 7, and the silicon nitride film 11 does not form silicide, and thus is dissolved and removed in the liquid, and the silicon surface and the titanium film are removed. Only the contacting part remains as silicide. Here, in FIG. 1D, the gate electrode and the high concentration diffusion layer 8 on the polycrystalline silicon layer 3 doped with phosphorus by the side wall formed by the etching back of the double layer made of the silicon nitride film and the CVD oxide film. The source electrode and the drain electrode on the substrate are separated in a self-aligned manner to realize a desired structure.
【００２３】また図２は、本発明の別の一実施例を示す
電極間分離構造の製造方法における工程順断面構造図で
ある。１〜９は図３の従来例の説明において用いたもの
と同一符号であり、その構成も同様であるので説明は省
略する。FIG. 2 is a sectional view showing the order of steps in a method of manufacturing an electrode separation structure according to another embodiment of the present invention. Reference numerals 1 to 9 are the same as those used in the description of the conventional example of FIG.
【００２４】図において、１１はシリコン窒化膜、１２
は側壁用多結晶シリコン膜、１３は側壁用多結晶シリコ
ン酸化膜である。以下、図２を工程順に従って説明す
る。In the figure, 11 is a silicon nitride film, and 12
Is a sidewall polysilicon film, and 13 is a sidewall polysilicon oxide film. Hereinafter, FIG. 2 will be described in the order of steps.
【００２５】（ａ）シリコン基板１の上に素子分離のた
めのＬＯＣＯＳ酸化膜２のパターンを形成し、ゲート酸
化膜５を形成する。この上部に燐をドープした多結晶シ
リコン層３のゲートのパターンを形成した後、熱酸化を
行い多結晶シリコン酸化膜４を形成する。この状態でイ
オン注入法によりＬＤＤ構造のための低濃度拡散層６を
形成する。(A) A pattern of a LOCOS oxide film 2 for element isolation is formed on a silicon substrate 1, and a gate oxide film 5 is formed. After forming a gate pattern of the phosphorus-doped polycrystalline silicon layer 3 on this, thermal oxidation is performed to form a polycrystalline silicon oxide film 4. In this state, the low concentration diffusion layer 6 for the LDD structure is formed by the ion implantation method.
【００２６】（ｂ）膜厚５００Ａ程度の薄いシリコン窒
化膜１１をＣＶＤ法により形成する。この上部に側壁用
多結晶シリコン膜１２をＣＶＤ法により形成する。側壁
用多結晶シリコン膜１２を異方性ドライエッチングによ
り垂直方向に等量エッチバックを行う。(B) A thin silicon nitride film 11 having a film thickness of about 500 A is formed by the CVD method. A polycrystalline silicon film 12 for the side wall is formed on the upper portion by a CVD method. The sidewall polysilicon film 12 is etched back in an equal amount in the vertical direction by anisotropic dry etching.
【００２７】（ｃ）薄いシリコン窒化膜１１を酸化マス
クとして熱酸化を行い側壁用多結晶シリコン膜１２上に
側壁用多結晶シリコン酸化膜１３を形成する。薄いシリ
コン窒化膜１１をドライエッチングすることにより多結
晶シリコン層３のゲートのパターンの両側にシリコン窒
化膜、多結晶シリコン膜、多結晶シリコン酸化膜の三重
層からなる側壁を形成する。ソースおよびドレインを構
成する高濃度拡散層８をイオン注入法により形成する。
多結晶シリコン層３と高濃度拡散層８上の酸化膜をフッ
化水素溶液で除去する。(C) Thermal oxidation is performed using the thin silicon nitride film 11 as an oxidation mask to form a sidewall polysilicon film 13 on the sidewall polysilicon film 12. The thin silicon nitride film 11 is dry-etched to form sidewalls composed of a triple layer of a silicon nitride film, a polycrystalline silicon film, and a polycrystalline silicon oxide film on both sides of the gate pattern of the polycrystalline silicon layer 3. The high-concentration diffusion layer 8 forming the source and drain is formed by the ion implantation method.
The oxide film on the polycrystalline silicon layer 3 and the high concentration diffusion layer 8 is removed with a hydrogen fluoride solution.
【００２８】（ｄ）多結晶シリコン層３と高濃度拡散層
８上の酸化膜をフッ化水素溶液で除去する。Ｔｉ（チタ
ン）膜９をスパッタリング法により形成する。この状態
で窒素雰囲気中でハロゲンランプアニール法により熱処
理を行い、多結晶シリコン層３と高濃度拡散層８のシリ
コンとチタンを反応させシリサイドを形成する。アンモ
ニア水と過酸化水素水の混液に浸すとＬＯＣＯＳ酸化膜
２やシリコン窒化膜、多結晶シリコン膜、多結晶シリコ
ン酸化膜の三重層からなる側壁の上のチタンはシリサイ
ドを形成しないので液中に溶けて除去され、シリコン表
面とチタン膜の接している部分のみがシリサイドとして
残る。ここで、図２（ｄ）において、シリコン窒化膜と
多結晶シリコン膜のエッチバックおよび多結晶シリコン
膜の熱酸化により形成された酸化膜の三重層からなる側
壁により燐をドープした多結晶シリコン層３の上のゲー
ト電極と高濃度拡散層８の上のソース電極およびドレイ
ン電極とが自己整合的に分離され所望の構造が実現され
る。(D) The polycrystalline silicon layer 3 and the oxide film on the high concentration diffusion layer 8 are removed with a hydrogen fluoride solution. The Ti (titanium) film 9 is formed by the sputtering method. In this state, heat treatment is performed by a halogen lamp annealing method in a nitrogen atmosphere to react the polycrystalline silicon layer 3 with the silicon of the high concentration diffusion layer 8 and titanium to form a silicide. When soaked in a mixed solution of ammonia water and hydrogen peroxide solution, titanium on the side wall of the LOCOS oxide film 2, the silicon nitride film, the polycrystalline silicon film, and the triple layer of the polycrystalline silicon oxide film does not form silicide, so It is melted and removed, and only the portion where the silicon surface is in contact with the titanium film remains as silicide. Here, in FIG. 2D, a polycrystalline silicon layer doped with phosphorus by a side wall formed of a triple layer of an oxide film formed by etching back the silicon nitride film and the polycrystalline silicon film and thermally oxidizing the polycrystalline silicon film. The gate electrode above 3 and the source electrode and drain electrode above the high-concentration diffusion layer 8 are separated in a self-aligned manner to realize the desired structure.
【００２９】本実施例においては、従来例のようにゲー
ト電極とソース電極およびドレイン電極との間の距離が
接近せず、図１（ｄ）、図２（ｄ）のようにシリコン窒
化膜とＣＶＤ酸化膜からなる二重層の側壁やシリコン窒
化膜、多結晶シリコン膜、多結晶シリコン酸化膜の三重
層からなる側壁を用いて自己整合的に構成した電極間の
分離がより確実にできるようにしている。In the present embodiment, the distance between the gate electrode and the source and drain electrodes is not close as in the conventional example, and the silicon nitride film is formed as shown in FIGS. 1 (d) and 2 (d). A more reliable separation can be achieved between electrodes that are configured in a self-aligned manner by using a double-layer side wall made of a CVD oxide film and a side wall made of a triple layer of a silicon nitride film, a polycrystalline silicon film, and a polycrystalline silicon oxide film. ing.
【００３０】[0030]
【発明の効果】本発明は、以上説明した通り、ＭＯＳト
ランジスタのゲート電極とソース電極およびドレイン電
極の抵抗を低減化するために自己整合的に金属とシリコ
ンの化合物を形成する時に用いる電極間分離構造の製造
方法に関して、Ｔｉ（チタン）膜をスパッタリング法に
より形成する前に電極となる部分のシリコン表面を露出
させるためにフッ化水素溶液で多少過剰ぎみに酸化膜の
エッチングが行われても側壁にシリコン窒化膜を用いる
ことにより、側壁上部側面の一部が露出してこの部分に
シリサイドが形成されてしまうということがなくなり、
ゲート電極とソース電極およびドレイン電極との間の距
離が従来よりも大きくなって分離が確実にできる構造と
なる。As described above, the present invention provides an electrode separation used when forming a metal-silicon compound in a self-aligned manner in order to reduce the resistance of the gate electrode, source electrode and drain electrode of a MOS transistor. Regarding the manufacturing method of the structure, even if the oxide film is slightly overetched with a hydrogen fluoride solution in order to expose the silicon surface of the portion to be the electrode before forming the Ti (titanium) film by the sputtering method, the side wall is formed. By using the silicon nitride film for the, it is possible to prevent a part of the side wall upper side surface from being exposed and silicide being formed in this part,
The distance between the gate electrode and the source and drain electrodes is larger than in the conventional case, and the structure ensures reliable separation.
【００３１】また、側壁として多結晶シリコン膜のエッ
チバックおよび多結晶シリコン膜の熱酸化により形成さ
れた酸化膜を用いることによって、エッチバックされた
多結晶シリコン膜の酸化による体積膨張により過剰ぎみ
にエッチングが行われる酸化膜の減少分を補償できて自
己整合的に構成した電極間の分離がより確実にできる構
造および製造方法となっており、微細化したＭＯＳトラ
ンジスタに必要とされるＬＤＤ構造のための低濃度拡散
層も従来と同じように構成できている。Further, by using an oxide film formed by etching back the polycrystalline silicon film and thermal oxidation of the polycrystalline silicon film as the side wall, volume expansion due to oxidation of the etched back polycrystalline silicon film causes excessive excess. The structure and manufacturing method are capable of compensating for the decrease of the oxide film to be etched and more reliably separating the electrodes configured in a self-aligned manner. The LDD structure required for a miniaturized MOS transistor is provided. The low-concentration diffusion layer for this purpose can also be constructed in the same manner as the conventional one.
【００３２】更に、側壁用多結晶シリコン膜を異方性ド
ライエッチングにより垂直方向に等量エッチバックを行
う際にシリコンの異物が側壁上に存在する場合でもその
後の熱酸化およびフッ化水素溶液での酸化膜のエッチン
グを行うことにより異物が除去され、異物上にチタンが
残りより電極間ショートを引き起こすことが大幅に少な
くなるとともに異物が電極間ショートを引き起こさずに
残って通常の使用状態で電極間の電流リークにより動作
不良を起こすというような半導体装置の信頼性を低下さ
せるという問題を解決をできた。Further, even when a foreign substance of silicon is present on the sidewall when the sidewall polycrystalline silicon film is etched back in an equal amount in the vertical direction by anisotropic dry etching, the subsequent thermal oxidation and hydrogen fluoride solution are used. Foreign matter is removed by etching the oxide film on the electrode, and the titanium on the foreign matter is less likely to cause an inter-electrode short circuit than it is. Also, the foreign matter remains without causing an inter-electrode short circuit, and the electrode is normally used. It has been possible to solve the problem that the reliability of the semiconductor device is deteriorated, such as a malfunction caused by a current leak during the period.
【図１】本発明の一実施例を示す電極間分離構造の製造
方法における工程順断面構造図である。FIG. 1 is a cross-sectional structure view in order of steps in a method for manufacturing an electrode separation structure according to an embodiment of the present invention.
【図２】本発明の別の一実施例を示す電極間分離構造の
製造方法における工程順断面構造図である。FIG. 2 is a cross-sectional structure view in order of the steps in a method for manufacturing an electrode separation structure according to another embodiment of the present invention.
【図３】従来の電極間分離構造の製造方法を示す工程順
断面構造図である。3A to 3D are cross-sectional structural views in order of the steps, showing a conventional method for manufacturing an electrode separation structure.
１ シリコン基板 ２ ＬＯＣＯＳ酸化膜 ３ 多結晶シリコン層 ４ 多結晶シリコン酸化膜 ５ ゲート酸化膜 ６ 低濃度拡散層 ７ ＣＶＤ酸化膜 ８ 高濃度拡散層 ９ Ｔｉ（チタン）膜 １０ 異物 １１ シリコン窒化膜 １２ 側壁用多結晶シリコン膜 １３ 側壁用多結晶シリコン酸化膜 1 Silicon Substrate 2 LOCOS Oxide Film 3 Polycrystalline Silicon Layer 4 Polycrystalline Silicon Oxide Film 5 Gate Oxide Film 6 Low Concentration Diffusion Layer 7 CVD Oxide Film 8 High Concentration Diffusion Layer 9 Ti (Titanium) Film 10 Foreign Material 11 Silicon Nitride Film 12 Sidewall Polycrystalline silicon film for sidewalls 13 Polycrystalline silicon oxide film for sidewalls
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 Continuation of front page (51) Int.Cl. 5 Identification code Office reference number FI technical display area H01L 27/088
Claims (3)
スタの構成要素としてソースおよびドレインになる拡散
層、多結晶シリコンまたは金属とシリコンの化合物ある
いはこれらの多重層からなるゲート、シリコン酸化膜と
シリコン窒化膜あるいはこれらに加えて多結晶シリコン
膜の多重層からなる側壁分離用絶縁膜、ゲートとソース
およびドレイン上に自己整合的に形成された金属とシリ
コンの化合物の電極からなることを特徴とする半導体装
置。1. A diffusion layer serving as a source and a drain as a constituent element of a MOS transistor formed on a semiconductor substrate, a gate made of polycrystalline silicon or a compound of metal and silicon or a multi-layer thereof, a silicon oxide film and a silicon nitride film. Alternatively, in addition to these, a semiconductor device characterized by comprising an insulating film for sidewall separation made of multiple layers of a polycrystalline silicon film, and electrodes of a compound of metal and silicon formed in a self-aligned manner on the gate, source and drain. .
に該ゲート構成物質を熱酸化する工程とシリコン窒化膜
を形成する工程、該窒化膜上にシリコン酸化膜を形成す
る工程、更にゲート構成物質の側面に該酸化膜と該窒化
膜を残して該酸化膜と該窒化膜および熱酸化膜のエッチ
ングを行う工程、自己整合的に金属とシリコンの化合物
を形成する工程からなることを特徴とする半導体装置の
製造方法。2. A step of thermally oxidizing the gate constituent material after forming a pattern of the gate constituent material, a step of forming a silicon nitride film, a step of forming a silicon oxide film on the nitride film, and further a step of forming the gate constituent material. A semiconductor comprising a step of etching the oxide film, the nitride film and a thermal oxide film while leaving the oxide film and the nitride film on a side surface, and a step of forming a compound of metal and silicon in a self-aligned manner. Device manufacturing method.
多結晶シリコン膜を形成する工程、ゲート構成物質の側
面に該多結晶シリコン膜を残して該多結晶シリコン膜の
エッチングを行う工程、該多結晶シリコン膜を熱酸化す
る工程、更に該窒化膜および熱酸化膜のエッチングを行
う工程、自己整合的に金属とシリコンの化合物を形成す
る工程からなることを特徴とする半導体装置の製造方
法。3. A step of forming a polycrystalline silicon film in addition to the step of forming a silicon nitride film, a step of etching the polycrystalline silicon film while leaving the polycrystalline silicon film on a side surface of a gate constituent material, A method of manufacturing a semiconductor device, comprising: a step of thermally oxidizing a polycrystalline silicon film; a step of etching the nitride film and the thermal oxide film; and a step of forming a compound of metal and silicon in a self-aligned manner.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174111A JPH0621089A (en) | 1992-07-01 | 1992-07-01 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4174111A JPH0621089A (en) | 1992-07-01 | 1992-07-01 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621089A true JPH0621089A (en) | 1994-01-28 |
Family
ID=15972839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4174111A Pending JPH0621089A (en) | 1992-07-01 | 1992-07-01 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621089A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422519B1 (en) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | Method for manufacturing of semiconductor device |
| US7279746B2 (en) | 2003-06-30 | 2007-10-09 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
| US8247851B2 (en) | 2008-03-24 | 2012-08-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device for providing improved isolation between contact and cell gate electrode |
-
1992
- 1992-07-01 JP JP4174111A patent/JPH0621089A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7436029B2 (en) | 2003-06-30 | 2008-10-14 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
| US8247851B2 (en) | 2008-03-24 | 2012-08-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device for providing improved isolation between contact and cell gate electrode |
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