JPH0620195B2 - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPH0620195B2 JPH0620195B2 JP60275693A JP27569385A JPH0620195B2 JP H0620195 B2 JPH0620195 B2 JP H0620195B2 JP 60275693 A JP60275693 A JP 60275693A JP 27569385 A JP27569385 A JP 27569385A JP H0620195 B2 JPH0620195 B2 JP H0620195B2
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- JP
- Japan
- Prior art keywords
- output
- input
- data
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル電子回路に用いられる速度変換回路
に関する。特に、ディジタル通信機器のディジタル多重
化系への利用に適する。
に関する。特に、ディジタル通信機器のディジタル多重
化系への利用に適する。
低速データおよび帰還された高速データのうち選択され
たデータを一次保持し、このデータをクロックでシフト
させて出力する速度変換回路において、 低速データの選択を高速クロックの時間間隔の所望の位
置で行うことにより、 入力データのビットを入れ替えた出力データをえること
ができるようにたものである。
たデータを一次保持し、このデータをクロックでシフト
させて出力する速度変換回路において、 低速データの選択を高速クロックの時間間隔の所望の位
置で行うことにより、 入力データのビットを入れ替えた出力データをえること
ができるようにたものである。
従来例速度変換回路としてクロックの切換えによるシフ
トレジスタ回路とＲＡＭを用いた回路とがある。クロッ
ク切換えによるシフトレジスタ回路の構成を第３図に示
す。この回路では、入力時および出力時に信号入力およ
びクロック入力をともに切換え、シフトレジスタ１のデ
ータ入力動作と出力動作が完全に独立になっている。し
たがって、速度変換回路へ入力されるクロックは低速の
入力クロックと高速の出力クロックとの二種類があり、
セレクタ２の制御と同一の選択パルスとを用いてクロッ
クセレクタ３を動作させる。また、ＲＡＭを用いた回路
では、ＲＡＭのアドレスおよびリード・ライト制御が高
速の出力クロックに相当する速さに切換えられる。
トレジスタ回路とＲＡＭを用いた回路とがある。クロッ
ク切換えによるシフトレジスタ回路の構成を第３図に示
す。この回路では、入力時および出力時に信号入力およ
びクロック入力をともに切換え、シフトレジスタ１のデ
ータ入力動作と出力動作が完全に独立になっている。し
たがって、速度変換回路へ入力されるクロックは低速の
入力クロックと高速の出力クロックとの二種類があり、
セレクタ２の制御と同一の選択パルスとを用いてクロッ
クセレクタ３を動作させる。また、ＲＡＭを用いた回路
では、ＲＡＭのアドレスおよびリード・ライト制御が高
速の出力クロックに相当する速さに切換えられる。
まず、クロック切替えによるシフトレジスタ回路は入力
信号のシフトレジスタへのロード時に入力データ速度と
周波数とクロックが等しいので、シフトレジスタ内のデ
ータ順序が入力データ列と同じ順序になり、出力時にの
順序で出力される。すなわち、入力データのビットを時
間軸上で入れ替えて出力することは不可能であり、ビッ
ト入れ替えを行うためにはこの回路の出力に別のビット
入れ替え回路を接続しなければならない欠点がある。一
般にビット入れ替えを行うには全データに等しい容量の
メモリが必要であり、このために大幅なハードウェアの
増大を招く結果になる。
信号のシフトレジスタへのロード時に入力データ速度と
周波数とクロックが等しいので、シフトレジスタ内のデ
ータ順序が入力データ列と同じ順序になり、出力時にの
順序で出力される。すなわち、入力データのビットを時
間軸上で入れ替えて出力することは不可能であり、ビッ
ト入れ替えを行うためにはこの回路の出力に別のビット
入れ替え回路を接続しなければならない欠点がある。一
般にビット入れ替えを行うには全データに等しい容量の
メモリが必要であり、このために大幅なハードウェアの
増大を招く結果になる。
また、ＲＡＭを用いた回路では、ＲＡＭに与える複数の
アドレス、リード・ライト制御およびクロックを書込み
時および読み出し時に独立に制御を行う必要があるの
で、制御パルス発生回路が複雑になる欠点がある。
アドレス、リード・ライト制御およびクロックを書込み
時および読み出し時に独立に制御を行う必要があるの
で、制御パルス発生回路が複雑になる欠点がある。
本発明は、これらの欠点を除去するもので、複雑な制御
パルス発生回路を要せずかつ入力データのデータ順序を
入れ替えて出力することのできる速度変換回路を提供す
ることを目的とする。
パルス発生回路を要せずかつ入力データのデータ順序を
入れ替えて出力することのできる速度変換回路を提供す
ることを目的とする。
本発明は、伝送速度が毎秒Ｍビットの入力データと、伝
送速度が毎秒Ｎビット（ＮはＭの倍数）の出力データを
帰還入力し、選択パルスが一方の状態にある期間はこの
入力データが選択出力され、また他方の状態にある期間
はこの出力データが選択出力されるセレクタと、このセ
レクタの出力を入力し、所定のクロックによりシフト動
作し、その出力が上記帰還入力される出力データとなる
シフトレジスタとを備えた速度変換回路において、上記
選択パルスの一方の状態が、入力データを構成するビッ
トのそれぞれを（Ｎ／Ｍ）個に等分割した時間領域の所
望の領域に割り付けられ、上記所定のクロックの周波数
がＮHzであることを特徴とする。
送速度が毎秒Ｎビット（ＮはＭの倍数）の出力データを
帰還入力し、選択パルスが一方の状態にある期間はこの
入力データが選択出力され、また他方の状態にある期間
はこの出力データが選択出力されるセレクタと、このセ
レクタの出力を入力し、所定のクロックによりシフト動
作し、その出力が上記帰還入力される出力データとなる
シフトレジスタとを備えた速度変換回路において、上記
選択パルスの一方の状態が、入力データを構成するビッ
トのそれぞれを（Ｎ／Ｍ）個に等分割した時間領域の所
望の領域に割り付けられ、上記所定のクロックの周波数
がＮHzであることを特徴とする。
〔作用〕 １ビットのデータ入力時間である１／Ｍ秒のうち１ビッ
トのデータ出力時間である１／Ｎ秒だけ入力信号を選択
してシフトレジスタに入力し、他の時間は出力信号を選
択してシフトレジスタに再入力する選択パルス入力でセ
レクタは制御され、シフトレジスタは高速の出力クロッ
クで動作する。
トのデータ出力時間である１／Ｎ秒だけ入力信号を選択
してシフトレジスタに入力し、他の時間は出力信号を選
択してシフトレジスタに再入力する選択パルス入力でセ
レクタは制御され、シフトレジスタは高速の出力クロッ
クで動作する。
選択パルスのパルス位置を制御することにより、シフト
レジスタに書き込まれるタイミングが調節され、入力デ
ータのビットの入れ替えが行われた高速データが出力さ
れる。
レジスタに書き込まれるタイミングが調節され、入力デ
ータのビットの入れ替えが行われた高速データが出力さ
れる。
以下、本発明実施例回路を図面に基づいて説明する。
第１図は本発明実施例回路の構成を示すブロック構成図
である。この実施例では、入力信号および出力信号はそ
れぞれ８ビットのデータである。
である。この実施例では、入力信号および出力信号はそ
れぞれ８ビットのデータである。
この実施例回路は入力信号を記憶する８ビットのシフト
レジスタ１と、入力信号と出力信号を選択するセレクタ
２と、 8kbit/sの速度を有するデータの入力端子10と、
32kbit/sの速度を有するデータの出力端子11と、1/8000
秒のうち1/32000秒の期間にかぎり入力信号を選択する
選択パルスが印加される選択パルス入力端子12と、シフ
トレジスタに入力される32kHzのクロックを入力するク
ロック入力端子13とを備える。
レジスタ１と、入力信号と出力信号を選択するセレクタ
２と、 8kbit/sの速度を有するデータの入力端子10と、
32kbit/sの速度を有するデータの出力端子11と、1/8000
秒のうち1/32000秒の期間にかぎり入力信号を選択する
選択パルスが印加される選択パルス入力端子12と、シフ
トレジスタに入力される32kHzのクロックを入力するク
ロック入力端子13とを備える。
第２図に本実施例の動作を示す。図に示のように 8kbit
/sの入力信号は32kHzのクロックにより選択されたシフ
トレジスタ１に書き込まれた後に、順次出力端子11に出
力される。また選択パルスの位置を制御することにより
データがシフトレジスタ１に書き込まれるタイミングが
調節され、結果として入力信号のビット入れ替えを行う
ことができる。
/sの入力信号は32kHzのクロックにより選択されたシフ
トレジスタ１に書き込まれた後に、順次出力端子11に出
力される。また選択パルスの位置を制御することにより
データがシフトレジスタ１に書き込まれるタイミングが
調節され、結果として入力信号のビット入れ替えを行う
ことができる。
本発明は以上説明したように、タイミング制御可能な選
択パルス入力を与えることにより、高速の出力クロック
のみで動作可能なので、複雑な制御パルス発生回路を必
要とせず、また入力データのビットを入れ替えて出力す
ることができる効果がある。
択パルス入力を与えることにより、高速の出力クロック
のみで動作可能なので、複雑な制御パルス発生回路を必
要とせず、また入力データのビットを入れ替えて出力す
ることができる効果がある。
第１図は本発明実施例回路の構成を示す回路接続図。 第２図は本発明実施例回路の動作を示すタイミング図。 第３図は従来例回路の構成を示す回路接続図。 １……シフトレジスタ、２……セレクタ、３……クロッ
クセレクタ、10……入力端子、11……出力端子、12……
選択パルス入力端子、13……クロック入力端子、14……
出力クロック端子。
クセレクタ、10……入力端子、11……出力端子、12……
選択パルス入力端子、13……クロック入力端子、14……
出力クロック端子。
Claims (1)
- 【請求項１】伝送速度が毎秒Ｍビットの入力データと、
伝送速度が毎秒Ｎビット（ＮはＭの倍数）の出力データ
を帰還入力し、選択パルスが一方の状態にある期間はこ
の入力データが選択出力され、また他方の状態にある期
間はこの出力データが選択出力されるセレクタと、 このセレクタの出力を入力し、所定のクロックによりシ
フト動作し、その出力が上記帰還入力される出力データ
となるシフトレジスタと を備えた速度変換回路において、 上記選択パルスの一方の状態が、入力データを構成する
ビットのそれぞれを（Ｎ／Ｍ）個に等分割した時間領域
の所望の領域に割り付けられ、 上記所定のクロックの周波数がＮHzである ことを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275693A JPH0620195B2 (ja) | 1985-12-06 | 1985-12-06 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275693A JPH0620195B2 (ja) | 1985-12-06 | 1985-12-06 | 速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62135032A JPS62135032A (ja) | 1987-06-18 |
| JPH0620195B2 true JPH0620195B2 (ja) | 1994-03-16 |
Family
ID=17559038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275693A Expired - Lifetime JPH0620195B2 (ja) | 1985-12-06 | 1985-12-06 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620195B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7522033B2 (en) * | 2005-07-27 | 2009-04-21 | Shimano, Inc. | Signal generating apparatus for a bicycle control device |
-
1985
- 1985-12-06 JP JP60275693A patent/JPH0620195B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62135032A (ja) | 1987-06-18 |
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