JPH06196701A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH06196701A JPH06196701A JP25198493A JP25198493A JPH06196701A JP H06196701 A JPH06196701 A JP H06196701A JP 25198493 A JP25198493 A JP 25198493A JP 25198493 A JP25198493 A JP 25198493A JP H06196701 A JPH06196701 A JP H06196701A
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Abstract
(57)【要約】
【目的】 オン電流を向上でき、安価で大量生産に適し
たＴＦＴを得る。 【構成】 ＴＦＴの半導体膜１５が、微結晶相を有する
シリコン（μｃ−Ｓｉ）膜から形成されている。このμ
ｃ−Ｓｉ膜は、アモルファスシリコン（ａ−Ｓｉ）膜の
形成とａ−Ｓｉ膜への水素プラズマ処理とを繰り返すと
いう工程、あるいは、まず、水素希釈率２００以上とい
う条件下で成膜を行い、続いて水素希釈率を２〜１００
に変更して成膜を行うという工程により形成される。こ
のように形成されたμｃ−Ｓｉ膜半導体膜は、ａ−Ｓｉ
半導体膜に比べて電界効果移動度が大きいので、ＴＦＴ
のオン電流が向上する。また、成膜にはＲＦ−ＰＣＶＤ
装置が用いられるので、低温で成膜を行うことができ
る。
たＴＦＴを得る。 【構成】 ＴＦＴの半導体膜１５が、微結晶相を有する
シリコン（μｃ−Ｓｉ）膜から形成されている。このμ
ｃ−Ｓｉ膜は、アモルファスシリコン（ａ−Ｓｉ）膜の
形成とａ−Ｓｉ膜への水素プラズマ処理とを繰り返すと
いう工程、あるいは、まず、水素希釈率２００以上とい
う条件下で成膜を行い、続いて水素希釈率を２〜１００
に変更して成膜を行うという工程により形成される。こ
のように形成されたμｃ−Ｓｉ膜半導体膜は、ａ−Ｓｉ
半導体膜に比べて電界効果移動度が大きいので、ＴＦＴ
のオン電流が向上する。また、成膜にはＲＦ−ＰＣＶＤ
装置が用いられるので、低温で成膜を行うことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に用いら
れる薄膜トランジスタ（以下ＴＦＴと称する）およびそ
の製造方法、並びに液晶表示装置、並びにこのＴＦＴを
製造するために用いられる装置に関する。
れる薄膜トランジスタ（以下ＴＦＴと称する）およびそ
の製造方法、並びに液晶表示装置、並びにこのＴＦＴを
製造するために用いられる装置に関する。
【０００２】
【従来の技術】液晶表示装置においては、解像度の高い
映像を表示するために、各々の画素に対してＴＦＴ等の
能動素子が設けられる。このＴＦＴは大面積に渡って多
数形成することができ、非常に大量の画素を制御するこ
とができる。
映像を表示するために、各々の画素に対してＴＦＴ等の
能動素子が設けられる。このＴＦＴは大面積に渡って多
数形成することができ、非常に大量の画素を制御するこ
とができる。
【０００３】従来、このＴＦＴの半導体膜としては、高
周波（ＲＦ）放電を用いた反応性プラズマ化学的気相成
長法（ＲＦ−ＰＣＶＤ法）により形成されるアモルファ
スシリコン（ａ−Ｓｉ）膜や、熱化学的気相成長法（熱
ＣＶＤ法）等により形成したａ−Ｓｉ膜を、固相成長法
またはレーザーアニール法により再結晶化した多結晶シ
リコン（ｐｏｌｙ−Ｓｉ）膜等が用いられてきた。
周波（ＲＦ）放電を用いた反応性プラズマ化学的気相成
長法（ＲＦ−ＰＣＶＤ法）により形成されるアモルファ
スシリコン（ａ−Ｓｉ）膜や、熱化学的気相成長法（熱
ＣＶＤ法）等により形成したａ−Ｓｉ膜を、固相成長法
またはレーザーアニール法により再結晶化した多結晶シ
リコン（ｐｏｌｙ−Ｓｉ）膜等が用いられてきた。
【０００４】一方、微結晶相を含むシリコン（μｃ（マ
イクロクリスタル）−Ｓｉ）膜が、ＲＦ−ＰＣＶＤ法に
より、高ＲＦ電力および高水素希釈条件を用いて作製さ
れている。このμｃ−Ｓｉ膜をｐｉｎ構造を有するアモ
ルファス太陽電池に用いることにより、アモルファス太
陽電池の開放電圧が増大し、光電変換効率が向上するこ
とが知られている。また、ＲＦ電力が高く、水素希釈率
が高いほどμｃ−Ｓｉ膜が形成され易いことが知られて
いる。
イクロクリスタル）−Ｓｉ）膜が、ＲＦ−ＰＣＶＤ法に
より、高ＲＦ電力および高水素希釈条件を用いて作製さ
れている。このμｃ−Ｓｉ膜をｐｉｎ構造を有するアモ
ルファス太陽電池に用いることにより、アモルファス太
陽電池の開放電圧が増大し、光電変換効率が向上するこ
とが知られている。また、ＲＦ電力が高く、水素希釈率
が高いほどμｃ−Ｓｉ膜が形成され易いことが知られて
いる。
【０００５】微結晶相を含むシリコン膜を高ＲＦ電力お
よび高水素希釈条件を用いて作製する場合に、シリコン
の結晶化は基板の種類と膜厚に依存する。例えばＢ2Ｈ5
を０．７％含んだＳｉＨ4を２０ｓｃｃｍ、Ｈ2を８００
ｓｃｃｍ、基板温度を２６０℃、ＲＦパワー密度を０．
０４Ｗ／ｃｍ2、圧力を１００Ｐａとする成膜条件で作
製したｐ型シリコン膜の膜厚と暗導電率との関係は、以
下の表１に示すようになる。
よび高水素希釈条件を用いて作製する場合に、シリコン
の結晶化は基板の種類と膜厚に依存する。例えばＢ2Ｈ5
を０．７％含んだＳｉＨ4を２０ｓｃｃｍ、Ｈ2を８００
ｓｃｃｍ、基板温度を２６０℃、ＲＦパワー密度を０．
０４Ｗ／ｃｍ2、圧力を１００Ｐａとする成膜条件で作
製したｐ型シリコン膜の膜厚と暗導電率との関係は、以
下の表１に示すようになる。
【０００６】
【表１】
【０００７】上記表１から、上述の条件で形成したｐ型
シリコン膜は、膜厚が１０００オングストローム以上に
なると、膜厚５００オングストローム以下のものより＊
＊＊桁程度大きい暗導電率を有することがわかる。この
ことから、上述の条件で形成したｐ型シリコン膜は、膜
厚が５００オングストローム以下の場合にはａ−Ｓｉと
なり、１０００オングストローム以上の場合には、５０
０オングストローム以上の膜厚のａ−Ｓｉが形成された
上にμｃ−Ｓｉが形成されていると考えられる。
シリコン膜は、膜厚が１０００オングストローム以上に
なると、膜厚５００オングストローム以下のものより＊
＊＊桁程度大きい暗導電率を有することがわかる。この
ことから、上述の条件で形成したｐ型シリコン膜は、膜
厚が５００オングストローム以下の場合にはａ−Ｓｉと
なり、１０００オングストローム以上の場合には、５０
０オングストローム以上の膜厚のａ−Ｓｉが形成された
上にμｃ−Ｓｉが形成されていると考えられる。
【０００８】また、ＰＨ3を０．５％含んだＳｉＨ4を２
０ｓｃｃｍ、Ｈ2１４００ｓｃｃｍ、基板温度２６０
℃、ＲＦパワー密度０．０５Ｗ／ｃｍ2、圧力１１０Ｐ
ａの成膜条件で作製したｎ型シリコン膜の膜厚と暗導電
率との関係は、以下の表２に示すようになる。
０ｓｃｃｍ、Ｈ2１４００ｓｃｃｍ、基板温度２６０
℃、ＲＦパワー密度０．０５Ｗ／ｃｍ2、圧力１１０Ｐ
ａの成膜条件で作製したｎ型シリコン膜の膜厚と暗導電
率との関係は、以下の表２に示すようになる。
【０００９】
【表２】
【００１０】表２から、このｎ型シリコン膜は、膜厚が
２００オングストローム以下の場合にはａ−Ｓｉとな
り、それ以上の膜厚では、約２００オングストローム程
度の膜厚のａ−Ｓｉが形成されて、その上に、μｃ−Ｓ
ｉが形成されていると考えられる。
２００オングストローム以下の場合にはａ−Ｓｉとな
り、それ以上の膜厚では、約２００オングストローム程
度の膜厚のａ−Ｓｉが形成されて、その上に、μｃ−Ｓ
ｉが形成されていると考えられる。
【００１１】このように、μｃ−Ｓｉが形成され易い条
件である、高ＲＦ電力、高水素希釈条件下でも、通常の
Ｐ−ＣＶＤ装置を用いて連続成膜する場合には、成膜開
始より５００オングストローム以内で、ａ−Ｓｉを微結
晶化してμｃ−Ｓｉを得るのは困難であった。
件である、高ＲＦ電力、高水素希釈条件下でも、通常の
Ｐ−ＣＶＤ装置を用いて連続成膜する場合には、成膜開
始より５００オングストローム以内で、ａ−Ｓｉを微結
晶化してμｃ−Ｓｉを得るのは困難であった。
【００１２】一般に、ＴＦＴにおいては、絶縁膜に接触
した非常に薄い半導体膜での電界効果移動度（field-ef
fect mobility）が、ＴＦＴのオン電流の大きさを決定
する。この半導体膜の厚みは、通常のＴＦＴでは、１０
００オングストローム以下であり、好ましくは約２００
〜６００オングストロームである。従って、上述したよ
うな高ＲＦ電力および高水素希釈条件の下でＴＦＴの半
導体膜を形成した場合には、この半導体膜はａ−Ｓｉと
なるため、ＴＦＴのオン電流を大きくすることができな
いと考えられる。
した非常に薄い半導体膜での電界効果移動度（field-ef
fect mobility）が、ＴＦＴのオン電流の大きさを決定
する。この半導体膜の厚みは、通常のＴＦＴでは、１０
００オングストローム以下であり、好ましくは約２００
〜６００オングストロームである。従って、上述したよ
うな高ＲＦ電力および高水素希釈条件の下でＴＦＴの半
導体膜を形成した場合には、この半導体膜はａ−Ｓｉと
なるため、ＴＦＴのオン電流を大きくすることができな
いと考えられる。
【００１３】また、以下の文献（１）には、通常のＲＦ
−ＰＣＶＤ装置を用いて、シリコン膜の形成と水素プラ
ズマ処理とを繰り返すことにより、μｃ−Ｓｉ膜を形成
することができることが示されている。
−ＰＣＶＤ装置を用いて、シリコン膜の形成と水素プラ
ズマ処理とを繰り返すことにより、μｃ−Ｓｉ膜を形成
することができることが示されている。
【００１４】（１）K. Nomoto, Y. Urano, J. L. Guizo
t, G. Ganguly and A. Matsuda:Japanese Journal of A
pplied PhysicsVol. 29, No. 8, August, 1990, pp. L1
372-L1375."Role of Hydrogen Atoms in the Formation
Process ofHydrogenated Microcrystalline Silicon" 文献（１）に記載されている方法では、ＳｉＨ4のみを
用いてａ−Ｓｉ膜を形成し、そのａ−Ｓｉ膜に水素プラ
ズマ処理を行い、さらに水素プラズマ処理から一定時間
が経った後に次のａ−Ｓｉ膜の形成を行っている。しか
し、この方法をＴＦＴに用いた例は報告されていない。
t, G. Ganguly and A. Matsuda:Japanese Journal of A
pplied PhysicsVol. 29, No. 8, August, 1990, pp. L1
372-L1375."Role of Hydrogen Atoms in the Formation
Process ofHydrogenated Microcrystalline Silicon" 文献（１）に記載されている方法では、ＳｉＨ4のみを
用いてａ−Ｓｉ膜を形成し、そのａ−Ｓｉ膜に水素プラ
ズマ処理を行い、さらに水素プラズマ処理から一定時間
が経った後に次のａ−Ｓｉ膜の形成を行っている。しか
し、この方法をＴＦＴに用いた例は報告されていない。
【００１５】
【発明が解決しようとする課題】ところで、大型で高精
細な液晶表示を作成するには、短時間のゲートスイッチ
ング時間で液晶層および蓄積コンデンサからなる容量を
充電する必要がある。しかし、半導体膜として上記ａ−
Ｓｉ膜を用いたＴＦＴでは、半導体膜の電界効果移動度
が小さいため、オン電流を大きくすることができない。
このようなＴＦＴにおいては、オン電流を大きくするた
めにＴＦＴを大きくする必要があるが、これは液晶表示
装置の開口率の減少につながる。
細な液晶表示を作成するには、短時間のゲートスイッチ
ング時間で液晶層および蓄積コンデンサからなる容量を
充電する必要がある。しかし、半導体膜として上記ａ−
Ｓｉ膜を用いたＴＦＴでは、半導体膜の電界効果移動度
が小さいため、オン電流を大きくすることができない。
このようなＴＦＴにおいては、オン電流を大きくするた
めにＴＦＴを大きくする必要があるが、これは液晶表示
装置の開口率の減少につながる。
【００１６】一方、半導体膜としてｐｏｌｙ−Ｓｉ膜を
用いたＴＦＴでは、半導体膜の電界効果移動度が大きい
ためにＴＦＴのオン電流を大きくすることができる。し
かし、ａ−Ｓｉ膜を固相成長法によって結晶化してｐｏ
ｌｙ−Ｓｉ膜を得るためには、６００℃以上で１０時間
程度の熱処理を行う必要がある。このため、通常のガラ
ス基板を用いることが困難であり、大面積のＴＦＴを得
ることができない。また、ａ−Ｓｉ膜をレーザーアニー
ル法により再結晶化してｐｏｌｙ−Ｓｉ膜を得る場合に
は、高価で処理速度の遅いレーザーアニール装置を用い
る必要があり、大量生産には適さない。
用いたＴＦＴでは、半導体膜の電界効果移動度が大きい
ためにＴＦＴのオン電流を大きくすることができる。し
かし、ａ−Ｓｉ膜を固相成長法によって結晶化してｐｏ
ｌｙ−Ｓｉ膜を得るためには、６００℃以上で１０時間
程度の熱処理を行う必要がある。このため、通常のガラ
ス基板を用いることが困難であり、大面積のＴＦＴを得
ることができない。また、ａ−Ｓｉ膜をレーザーアニー
ル法により再結晶化してｐｏｌｙ−Ｓｉ膜を得る場合に
は、高価で処理速度の遅いレーザーアニール装置を用い
る必要があり、大量生産には適さない。
【００１７】本発明は、このような現状に鑑みてなされ
たものであり、その目的はオン電流を向上でき、安価で
大量生産に適したＴＦＴ及びその製造方法、並びにこの
ＴＦＴを備えた大型かつ高精細な液晶表示装置の製造方
法、さらにこのＴＦＴを製造するために用いられる装置
を提供することにある。
たものであり、その目的はオン電流を向上でき、安価で
大量生産に適したＴＦＴ及びその製造方法、並びにこの
ＴＦＴを備えた大型かつ高精細な液晶表示装置の製造方
法、さらにこのＴＦＴを製造するために用いられる装置
を提供することにある。
【００１８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板と、該基板上に形成されたゲート電極と、該
ゲート電極を覆って該基板上に形成された絶縁膜と、該
絶縁膜上に形成された半導体膜と、該半導体膜上に形成
されたソース電極及びドレイン電極とを備えた薄膜トラ
ンジスタであって、該半導体膜が、ｉ型であって該絶縁
膜から５００オングストローム以内の部分に、導電率が
５×１０-9Ｓ／ｃｍ以上の微結晶相を含むシリコン膜を
有しており、そのことによって上記目的が達成される。
タは、基板と、該基板上に形成されたゲート電極と、該
ゲート電極を覆って該基板上に形成された絶縁膜と、該
絶縁膜上に形成された半導体膜と、該半導体膜上に形成
されたソース電極及びドレイン電極とを備えた薄膜トラ
ンジスタであって、該半導体膜が、ｉ型であって該絶縁
膜から５００オングストローム以内の部分に、導電率が
５×１０-9Ｓ／ｃｍ以上の微結晶相を含むシリコン膜を
有しており、そのことによって上記目的が達成される。
【００１９】本発明の他の薄膜トランジスタは、基板
と、該基板上に形成されたゲート電極と、該ゲート電極
を覆って該基板上に形成された絶縁膜と、該絶縁膜上に
形成された半導体膜と、該半導体膜上に形成されたソー
ス電極及びドレイン電極とを備えた薄膜トランジスタで
あって、該半導体膜が、ｐ型またはｎ型であって該絶縁
膜から５００オングストローム以内の部分に、導電率が
１×１０-3Ｓ／ｃｍ以上の微結晶相を含むシリコン膜を
有しており、そのことによって上記目的が達成される。
と、該基板上に形成されたゲート電極と、該ゲート電極
を覆って該基板上に形成された絶縁膜と、該絶縁膜上に
形成された半導体膜と、該半導体膜上に形成されたソー
ス電極及びドレイン電極とを備えた薄膜トランジスタで
あって、該半導体膜が、ｐ型またはｎ型であって該絶縁
膜から５００オングストローム以内の部分に、導電率が
１×１０-3Ｓ／ｃｍ以上の微結晶相を含むシリコン膜を
有しており、そのことによって上記目的が達成される。
【００２０】本発明の他の薄膜トランジスタは、基板
と、該基板上に形成されたゲート電極と、該ゲート電極
を覆って該基板上に形成された絶縁膜と、該絶縁膜上に
形成された半導体膜と、該半導体膜上に形成されたソー
ス電極及びドレイン電極とを備えた薄膜トランジスタで
あって、該半導体膜が、該絶縁膜から５００オングスト
ローム以内の部分に、結合水素量が１０原子％以下の微
結晶相を含むシリコン膜を有しており、そのことによっ
て上記目的が達成される。
と、該基板上に形成されたゲート電極と、該ゲート電極
を覆って該基板上に形成された絶縁膜と、該絶縁膜上に
形成された半導体膜と、該半導体膜上に形成されたソー
ス電極及びドレイン電極とを備えた薄膜トランジスタで
あって、該半導体膜が、該絶縁膜から５００オングスト
ローム以内の部分に、結合水素量が１０原子％以下の微
結晶相を含むシリコン膜を有しており、そのことによっ
て上記目的が達成される。
【００２１】本発明の他の薄膜トランジスタは、基板
と、該基板上に形成されたゲート電極と、該ゲート電極
を覆って該基板上に形成された絶縁膜と、該絶縁膜上に
形成された半導体膜と、該半導体膜上に形成されたソー
ス電極及びドレイン電極とを備えた薄膜トランジスタで
あって、該半導体膜が、該絶縁膜から５００オングスト
ローム以内の部分に、結晶体積分率が１０％以上の微結
晶相を含むシリコン膜を有しており、そのことによって
上記目的が達成される。
と、該基板上に形成されたゲート電極と、該ゲート電極
を覆って該基板上に形成された絶縁膜と、該絶縁膜上に
形成された半導体膜と、該半導体膜上に形成されたソー
ス電極及びドレイン電極とを備えた薄膜トランジスタで
あって、該半導体膜が、該絶縁膜から５００オングスト
ローム以内の部分に、結晶体積分率が１０％以上の微結
晶相を含むシリコン膜を有しており、そのことによって
上記目的が達成される。
【００２２】本発明の半導体膜の製造方法は、プラズマ
化学的気相成長装置の反応室に導入したシリコン元素を
含む原料ガス、及び水素ガスをプラズマにより分解し
て、絶縁膜上にアモルファスシリコン層を形成する工程
と、該反応室に水素ガスを導入して、該アモルファスシ
リコン層に水素プラズマ処理を行い、該アモルファスシ
リコン層を微結晶化する工程とを繰り返すことにより微
結晶相を含むシリコン層を有する半導体膜を形成する工
程を包含する半導体膜の製造方法。
化学的気相成長装置の反応室に導入したシリコン元素を
含む原料ガス、及び水素ガスをプラズマにより分解し
て、絶縁膜上にアモルファスシリコン層を形成する工程
と、該反応室に水素ガスを導入して、該アモルファスシ
リコン層に水素プラズマ処理を行い、該アモルファスシ
リコン層を微結晶化する工程とを繰り返すことにより微
結晶相を含むシリコン層を有する半導体膜を形成する工
程を包含する半導体膜の製造方法。
【００２３】前記絶縁膜の上に前記半導体膜を形成する
前に、該絶縁膜の上側表面に水素プラズマ処理を施す工
程をさらに包含してもよい。
前に、該絶縁膜の上側表面に水素プラズマ処理を施す工
程をさらに包含してもよい。
【００２４】前記絶縁膜上に前記アモルファスシリコン
層を形成する工程において、該アモルファスシリコン層
は１オングストロームから１０００オングストロームの
範囲内の厚さに形成してもよい。
層を形成する工程において、該アモルファスシリコン層
は１オングストロームから１０００オングストロームの
範囲内の厚さに形成してもよい。
【００２５】本発明の他の半導体膜の製造方法は、水素
希釈率２００以上で１００オングストローム以下の厚さ
の微結晶相を含むシリコン層を形成する第１の成膜工程
と、形成された該シリコン層上に、水素希釈率２〜１０
０で微結晶相を有するシリコン層を形成する第２の成膜
工程とを包含しており、そのことによって上記目的が達
成される。
希釈率２００以上で１００オングストローム以下の厚さ
の微結晶相を含むシリコン層を形成する第１の成膜工程
と、形成された該シリコン層上に、水素希釈率２〜１０
０で微結晶相を有するシリコン層を形成する第２の成膜
工程とを包含しており、そのことによって上記目的が達
成される。
【００２６】する半導体膜の製造方法。
【００２７】本発明の液晶表示装置の製造方法は、薄膜
トランジスタを有する液晶表示装置を製造する方法であ
って、該薄膜トランジスタのための半導体膜を形成する
工程が、プラズマ化学的気相成長装置の反応室に導入し
たシリコン元素を含む原料ガスをプラズマにより分解し
て基板上にアモルファスシリコン層を形成する工程と、
該反応室に水素ガスを導入して該アモルファスシリコン
層に水素プラズマ処理を行う工程とを繰り返すことによ
り微結晶相を含むシリコン層からなる半導体膜を形成す
る工程を包含しており、そのことによって上記目的が達
成される。
トランジスタを有する液晶表示装置を製造する方法であ
って、該薄膜トランジスタのための半導体膜を形成する
工程が、プラズマ化学的気相成長装置の反応室に導入し
たシリコン元素を含む原料ガスをプラズマにより分解し
て基板上にアモルファスシリコン層を形成する工程と、
該反応室に水素ガスを導入して該アモルファスシリコン
層に水素プラズマ処理を行う工程とを繰り返すことによ
り微結晶相を含むシリコン層からなる半導体膜を形成す
る工程を包含しており、そのことによって上記目的が達
成される。
【００２８】本発明のプラズマ化学的気相成長装置は、
半導体薄膜を形成し、該半導体薄膜に水素プラズマ処理
を行うための反応室と、該反応室に連結されており、水
素ガスを該反応室に導入するための第１のラインと、該
反応室に連結されており、該半導体薄膜を形成するため
に用いられる原料ガスを該反応室に導入するための第２
のラインと、該第２のラインに連結されており、該原料
ガスを該第２のラインから排出するための第３のライン
と、該原料ガスを該反応室へ導入することと該第３のラ
インへ排出することとを切り換える手段とを備えてお
り、そのことにより上記目的が達成される。
半導体薄膜を形成し、該半導体薄膜に水素プラズマ処理
を行うための反応室と、該反応室に連結されており、水
素ガスを該反応室に導入するための第１のラインと、該
反応室に連結されており、該半導体薄膜を形成するため
に用いられる原料ガスを該反応室に導入するための第２
のラインと、該第２のラインに連結されており、該原料
ガスを該第２のラインから排出するための第３のライン
と、該原料ガスを該反応室へ導入することと該第３のラ
インへ排出することとを切り換える手段とを備えてお
り、そのことにより上記目的が達成される。
【００２９】本発明の他のプラズマ化学的気相成長装置
は、半導体薄膜を形成し、該半導体薄膜に水素プラズマ
処理を行うための反応室と、該反応室に連結されてお
り、水素ガスを該反応室に導入するための第１のライン
と、該反応室に連結されており、該半導体薄膜を形成す
るために用いられる原料ガスを該反応室に導入するため
の第２のラインと、該第２のラインに連結されており、
該原料ガスを該第２のラインから排出するための第３の
ラインと、該第２のラインと該第３のラインとの連結部
と、該反応室との間の該第２のラインに設けられた第１
のバルブと、該第３のラインに設けられた第２のバルブ
と、該第１のバルブ及び該第２のバルブの開閉を制御す
るための制御手段とを備えたプラズマ化学的気相成長装
置であって、該制御手段は、該半導体薄膜を形成すると
きには該第１のバルブを開状態にし、かつ、該第２のバ
ルブを閉状態にすることにより該原料ガスを該反応室に
導入し、該半導体薄膜に該水素プラズマ処理を行うとき
には該第２のバルブを開状態にし、かつ、該第１のバル
ブを閉状態にすることにより該原料ガスの該反応室への
導入を遮断しており、そのことによって上記目的が達成
される。
は、半導体薄膜を形成し、該半導体薄膜に水素プラズマ
処理を行うための反応室と、該反応室に連結されてお
り、水素ガスを該反応室に導入するための第１のライン
と、該反応室に連結されており、該半導体薄膜を形成す
るために用いられる原料ガスを該反応室に導入するため
の第２のラインと、該第２のラインに連結されており、
該原料ガスを該第２のラインから排出するための第３の
ラインと、該第２のラインと該第３のラインとの連結部
と、該反応室との間の該第２のラインに設けられた第１
のバルブと、該第３のラインに設けられた第２のバルブ
と、該第１のバルブ及び該第２のバルブの開閉を制御す
るための制御手段とを備えたプラズマ化学的気相成長装
置であって、該制御手段は、該半導体薄膜を形成すると
きには該第１のバルブを開状態にし、かつ、該第２のバ
ルブを閉状態にすることにより該原料ガスを該反応室に
導入し、該半導体薄膜に該水素プラズマ処理を行うとき
には該第２のバルブを開状態にし、かつ、該第１のバル
ブを閉状態にすることにより該原料ガスの該反応室への
導入を遮断しており、そのことによって上記目的が達成
される。
【００３０】
【作用】本発明のＴＦＴでは、微結晶相を有するシリコ
ン膜を非常に薄く形成し、これを半導体膜として用い
る。この微結晶相を有するシリコン膜、即ちμｃ−Ｓｉ
膜は、ａ−Ｓｉ膜の形成と、ａ−Ｓｉ膜への水素プラズ
マ処理とを繰り返すことにより形成される。また、ま
ず、水素希釈率２００以上の条件でシリコン膜を形成
し、水素希釈率を２〜１００に変更して、先に形成した
シリコン膜上で正膜を続けることによっても形成するこ
とができる。
ン膜を非常に薄く形成し、これを半導体膜として用い
る。この微結晶相を有するシリコン膜、即ちμｃ−Ｓｉ
膜は、ａ−Ｓｉ膜の形成と、ａ−Ｓｉ膜への水素プラズ
マ処理とを繰り返すことにより形成される。また、ま
ず、水素希釈率２００以上の条件でシリコン膜を形成
し、水素希釈率を２〜１００に変更して、先に形成した
シリコン膜上で正膜を続けることによっても形成するこ
とができる。
【００３１】このようにして形成したμｃ−Ｓｉ膜をＴ
ＦＴの半導体膜として用いると、ａ−Ｓｉ膜からなる半
導体膜と比べて電界効果移動度が大きいために、ＴＦＴ
の御電流が向上する。また、成膜にはＲＦ−ＣＶＤ装置
を用いるため、低温でμｃ−Ｓｉ膜が形成される。よっ
て、ガラス基板を使用することができ大面積の基板にＴ
ＦＴを形成することができる。
ＦＴの半導体膜として用いると、ａ−Ｓｉ膜からなる半
導体膜と比べて電界効果移動度が大きいために、ＴＦＴ
の御電流が向上する。また、成膜にはＲＦ−ＣＶＤ装置
を用いるため、低温でμｃ−Ｓｉ膜が形成される。よっ
て、ガラス基板を使用することができ大面積の基板にＴ
ＦＴを形成することができる。
【００３２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００３３】（実施例１）まず、μｃ−Ｓｉ膜の形成工
程について以下に説明する。
程について以下に説明する。
【００３４】この工程においては、通常のＲＦ−ＰＣＶ
Ｄ装置ではなく、図１に示すようなＲＦ−ＰＣＶＤ成膜
装置を用いる。この成膜装置は、通常のＲＦ−ＰＣＶＤ
装置の構成に加え、水素ガス導入ライン１と原料ガス導
入ライン２の２つのガス導入ラインを備える。
Ｄ装置ではなく、図１に示すようなＲＦ−ＰＣＶＤ成膜
装置を用いる。この成膜装置は、通常のＲＦ−ＰＣＶＤ
装置の構成に加え、水素ガス導入ライン１と原料ガス導
入ライン２の２つのガス導入ラインを備える。
【００３５】この装置では、原料ガス導入ライン２の圧
空バルブ３が開状態で、圧空バルブ４が閉状態のときに
は、水素ガスと共に原料ガスも反応室３０に導入され
る。逆に、圧空バルブ３が閉状態で、圧空バルブ４が開
状態のときには、原料ガスは、直接排気ポンプ５により
排出され、反応室３０に導入されるのは水素ガスのみで
ある。圧空バルブ３及び４は、タイマ３１に接続された
制御装置３２によって制御される。その制御により、圧
空バルブ３及び４は、ある設定時間は原料ガスと水素ガ
スの両方が反応室３０に導入され、その導入に続いて、
ある設定時間は水素ガスのみが反応室３０に導入される
ように開閉する。
空バルブ３が開状態で、圧空バルブ４が閉状態のときに
は、水素ガスと共に原料ガスも反応室３０に導入され
る。逆に、圧空バルブ３が閉状態で、圧空バルブ４が開
状態のときには、原料ガスは、直接排気ポンプ５により
排出され、反応室３０に導入されるのは水素ガスのみで
ある。圧空バルブ３及び４は、タイマ３１に接続された
制御装置３２によって制御される。その制御により、圧
空バルブ３及び４は、ある設定時間は原料ガスと水素ガ
スの両方が反応室３０に導入され、その導入に続いて、
ある設定時間は水素ガスのみが反応室３０に導入される
ように開閉する。
【００３６】図１に示すＲＦ−ＰＣＶＤ成膜装置におい
て、アノード電極６とカソード電極７との間には、高周
波電源８によって電力が供給され、プラズマ９が発生す
る。原料ガス及び水素ガスが反応室３０に導入されてい
る間には、原料ガス、水素ガス共にプラズマ９中で分解
され、基板１０上にａ−Ｓｉ膜が形成される。また、水
素ガスのみが導入されている間には、基板１０上に形成
されたａ−Ｓｉ膜が水素プラズマ処理される。このよう
なａ−Ｓｉ膜の形成と水素プラズマ処理とを繰り返すこ
とにより、所望の厚さのμｃ−Ｓｉ膜を得ることができ
る。
て、アノード電極６とカソード電極７との間には、高周
波電源８によって電力が供給され、プラズマ９が発生す
る。原料ガス及び水素ガスが反応室３０に導入されてい
る間には、原料ガス、水素ガス共にプラズマ９中で分解
され、基板１０上にａ−Ｓｉ膜が形成される。また、水
素ガスのみが導入されている間には、基板１０上に形成
されたａ−Ｓｉ膜が水素プラズマ処理される。このよう
なａ−Ｓｉ膜の形成と水素プラズマ処理とを繰り返すこ
とにより、所望の厚さのμｃ−Ｓｉ膜を得ることができ
る。
【００３７】本実施例におけるμｃ−Ｓｉ膜の形成を、
以下に、より詳細に説明する。まず、図１に示すＲＦ−
ＰＣＶＤ装置の原料導入ライン２から、原料ガスとして
モノシラン（ＳｉＨ4）１ｓｃｃｍ、並びにドーピング
ガスとしてガスドーピング比１％のジボラン（Ｂ2Ｈ6）
を反応室３０に導入した。同時に、水素ガス導入ライン
１から水素（Ｈ2）１００ｓｃｃｍを反応室３０に導入
し、基板温度を３００℃、ＲＦパワー密度を１Ｗ／ｃｍ
2、圧力を１００Ｐａとする条件下で、基板１０上に１
０オングストロームのＳｉ膜を形成した。続いて、圧空
バルブ３を閉状態に、圧空バルブ４を開状態に切り替え
て原料ガスの導入を停止し、Ｈ2１００ｓｃｃｍのみを
導入して、先に形成されたＳｉ膜に水素プラズマ処理を
行った。このようなＳｉ膜の形成と水素プラズマ処理か
らなるサイクルを繰り返して、最終的に膜厚５００オン
グストロームのＳｉ膜を形成した。
以下に、より詳細に説明する。まず、図１に示すＲＦ−
ＰＣＶＤ装置の原料導入ライン２から、原料ガスとして
モノシラン（ＳｉＨ4）１ｓｃｃｍ、並びにドーピング
ガスとしてガスドーピング比１％のジボラン（Ｂ2Ｈ6）
を反応室３０に導入した。同時に、水素ガス導入ライン
１から水素（Ｈ2）１００ｓｃｃｍを反応室３０に導入
し、基板温度を３００℃、ＲＦパワー密度を１Ｗ／ｃｍ
2、圧力を１００Ｐａとする条件下で、基板１０上に１
０オングストロームのＳｉ膜を形成した。続いて、圧空
バルブ３を閉状態に、圧空バルブ４を開状態に切り替え
て原料ガスの導入を停止し、Ｈ2１００ｓｃｃｍのみを
導入して、先に形成されたＳｉ膜に水素プラズマ処理を
行った。このようなＳｉ膜の形成と水素プラズマ処理か
らなるサイクルを繰り返して、最終的に膜厚５００オン
グストロームのＳｉ膜を形成した。
【００３８】図２に、１サイクルにおいて水素プラズマ
処理が行われる時間と、上述のようにして形成されたシ
リコン膜の暗導電率との関係を示す。ここでは、２００
Ｗの電力を供給した。この図から、水素プラズマ処理を
１サイクルあたり５０秒程度行うことにより、シリコン
膜の暗導電率は約７桁程度急激に上昇し、１×１０-3Ｓ
／ｃｍ以上の暗導電率が得られることがわかる。このこ
とは、非常に薄い膜中では、５０秒程度の水素プラズマ
処理によって結晶構造が変化し、従来の連続成膜では微
結晶化が困難であった成膜開始から５００オングストロ
ーム以内の領域においても、シリコン膜が微結晶化され
ていることを示している。
処理が行われる時間と、上述のようにして形成されたシ
リコン膜の暗導電率との関係を示す。ここでは、２００
Ｗの電力を供給した。この図から、水素プラズマ処理を
１サイクルあたり５０秒程度行うことにより、シリコン
膜の暗導電率は約７桁程度急激に上昇し、１×１０-3Ｓ
／ｃｍ以上の暗導電率が得られることがわかる。このこ
とは、非常に薄い膜中では、５０秒程度の水素プラズマ
処理によって結晶構造が変化し、従来の連続成膜では微
結晶化が困難であった成膜開始から５００オングストロ
ーム以内の領域においても、シリコン膜が微結晶化され
ていることを示している。
【００３９】本実施例では、１サイクルにつきＳｉ膜を
１０オングストローム形成したが、上述のように水素プ
ラズマ処理により膜の結晶構造を変化させる場合の膜厚
は１〜１０００オングストローム、好ましくは、５〜１
００オングストロームであればよい。
１０オングストローム形成したが、上述のように水素プ
ラズマ処理により膜の結晶構造を変化させる場合の膜厚
は１〜１０００オングストローム、好ましくは、５〜１
００オングストロームであればよい。
【００４０】上述したサイクルを繰り返すことにより形
成されたμｃ−Ｓｉ膜における結合水素量を、赤外吸収
スペクトル法により定量したところ、通常のａ−Ｓｉ膜
における結合水素量は１３〜２０原子％であるのに対
し、４〜１０原子％となった。これは、μｃ−Ｓｉ膜中
に混在するａ−Ｓｉと結晶Ｓｉのうち、結晶Ｓｉの結合
水素量がほぼ０％となるためである。
成されたμｃ−Ｓｉ膜における結合水素量を、赤外吸収
スペクトル法により定量したところ、通常のａ−Ｓｉ膜
における結合水素量は１３〜２０原子％であるのに対
し、４〜１０原子％となった。これは、μｃ−Ｓｉ膜中
に混在するａ−Ｓｉと結晶Ｓｉのうち、結晶Ｓｉの結合
水素量がほぼ０％となるためである。
【００４１】さらに、上述のようにして形成された膜の
組成分析を行い、また、この膜を反射電子線回折及びラ
マン分光法によって分析した。この結果、上述のように
して形成された膜が微結晶相を含むシリコン膜であるこ
とを確認した。
組成分析を行い、また、この膜を反射電子線回折及びラ
マン分光法によって分析した。この結果、上述のように
して形成された膜が微結晶相を含むシリコン膜であるこ
とを確認した。
【００４２】このμｃ−Ｓｉ膜のラマンスペクトルを、
４８０ｃｍ-1付近のａ−Ｓｉに特有のブロードなピーク
と、５２０ｃｍ-1の結晶Ｓｉのピーク、すなわちＳｉ−
Ｓｉ結合のシャープなピークとに分割して、これらの積
分強度比からこのμｃ−Ｓｉ膜における結晶Ｓｉの比率
を表す結晶体積分率を測定した。この結果、通常のＣＶ
Ｄ法により通常のａ−Ｓｉ膜成膜条件の下で形成したａ
−Ｓｉ膜、及び前述したように水素プラズマ処理を行わ
ずにＰ−ＣＶＤ法により５００μｍ以下の厚さに形成さ
れたシリコン膜では結晶体積分率が０％であるのに対
し、上述のように高ＲＦ電力、高水素希釈率でのａ−Ｓ
ｉ膜の形成と水素プラズマ処理とを繰り返して形成され
たμｃ−Ｓｉ膜においては結晶体積分率が１０％以上と
なり、最高では７０％のμｃ−Ｓｉ膜が得られた。
４８０ｃｍ-1付近のａ−Ｓｉに特有のブロードなピーク
と、５２０ｃｍ-1の結晶Ｓｉのピーク、すなわちＳｉ−
Ｓｉ結合のシャープなピークとに分割して、これらの積
分強度比からこのμｃ−Ｓｉ膜における結晶Ｓｉの比率
を表す結晶体積分率を測定した。この結果、通常のＣＶ
Ｄ法により通常のａ−Ｓｉ膜成膜条件の下で形成したａ
−Ｓｉ膜、及び前述したように水素プラズマ処理を行わ
ずにＰ−ＣＶＤ法により５００μｍ以下の厚さに形成さ
れたシリコン膜では結晶体積分率が０％であるのに対
し、上述のように高ＲＦ電力、高水素希釈率でのａ−Ｓ
ｉ膜の形成と水素プラズマ処理とを繰り返して形成され
たμｃ−Ｓｉ膜においては結晶体積分率が１０％以上と
なり、最高では７０％のμｃ−Ｓｉ膜が得られた。
【００４３】上述の方法では、ａ−Ｓｉ膜を形成する際
に、ドーピングガスとしてジボラン（Ｂ2Ｈ6）を用いる
ことによりｐ型のμｃ−Ｓｉ膜を形成したが、ジボラン
（Ｂ2Ｈ6）に代えてホスフィン（ＰＨ3）ガスを用いる
ことにより、ｎ型のμｃ−Ｓｉ膜を形成することができ
る。また、ドーピングガスを用いなければ、ｉ型のμｃ
−Ｓｉ膜が得られる。このｉ型のμｃ−Ｓｉ膜の導電率
は５×１０-9Ｓ／ｃｍ以上である。
に、ドーピングガスとしてジボラン（Ｂ2Ｈ6）を用いる
ことによりｐ型のμｃ−Ｓｉ膜を形成したが、ジボラン
（Ｂ2Ｈ6）に代えてホスフィン（ＰＨ3）ガスを用いる
ことにより、ｎ型のμｃ−Ｓｉ膜を形成することができ
る。また、ドーピングガスを用いなければ、ｉ型のμｃ
−Ｓｉ膜が得られる。このｉ型のμｃ−Ｓｉ膜の導電率
は５×１０-9Ｓ／ｃｍ以上である。
【００４４】上述の文献（１）では、Ｈ2がシリコン膜
の微結晶化に及ぼす影響を解析するために、水素プラズ
マ処理の終了後、ある程度の時間が経ってから次のシリ
コン膜の形成を開始している。このため、文献（１）の
方法ではスループットが低下する。これに対して、本実
施例の方法によると、ａ−Ｓｉ膜の形成と水素プラズマ
処理との間に時間をおかずに行うので、スループットが
低下することはない。
の微結晶化に及ぼす影響を解析するために、水素プラズ
マ処理の終了後、ある程度の時間が経ってから次のシリ
コン膜の形成を開始している。このため、文献（１）の
方法ではスループットが低下する。これに対して、本実
施例の方法によると、ａ−Ｓｉ膜の形成と水素プラズマ
処理との間に時間をおかずに行うので、スループットが
低下することはない。
【００４５】また、上述の文献（１）では、ＳｉＨ4と
Ｈ2の導入を切り替えて、ａ−Ｓｉ膜形成時にはＳｉＨ4
のみを、水素プラズマ処理時にはＨ2のみを反応室に導
入するために、反応室内の圧力変動が大きくなってしま
うという問題がある。しかし、本実施例では、通常のＲ
Ｆ−ＰＣＶＤ装置に水素ガス導入ライン１、原料ガス導
入ライン２を設け、原料ガス導入ライン２のバルブ３、
４の開閉をタイマ３１に接続されている制御装置３２に
よって制御するので、原料ガスの導入のみを停止させる
ことが可能になる。これにより、反応室３０に導入され
る原料ガス、水素ガスの総流量は、ａ−Ｓｉ膜形成時と
水素プラズマ処理時とでは１％程度しか変化せず、反応
室３０内の圧力変動を抑えることができる。
Ｈ2の導入を切り替えて、ａ−Ｓｉ膜形成時にはＳｉＨ4
のみを、水素プラズマ処理時にはＨ2のみを反応室に導
入するために、反応室内の圧力変動が大きくなってしま
うという問題がある。しかし、本実施例では、通常のＲ
Ｆ−ＰＣＶＤ装置に水素ガス導入ライン１、原料ガス導
入ライン２を設け、原料ガス導入ライン２のバルブ３、
４の開閉をタイマ３１に接続されている制御装置３２に
よって制御するので、原料ガスの導入のみを停止させる
ことが可能になる。これにより、反応室３０に導入され
る原料ガス、水素ガスの総流量は、ａ−Ｓｉ膜形成時と
水素プラズマ処理時とでは１％程度しか変化せず、反応
室３０内の圧力変動を抑えることができる。
【００４６】（実施例２）成膜開始時点から微結晶相を
含んだシリコン膜を形成する他の方法について以下に説
明する。
含んだシリコン膜を形成する他の方法について以下に説
明する。
【００４７】まず、ＲＦ−ＰＣＶＤ装置の反応室にＳｉ
Ｈ4を含む原料ガスと水素ガスとを導入し、水素希釈率
（ＳｉＨ4／Ｈ2比）２００以上、パワー密度０．０３〜
１．５Ｗ／ｃｍ2（好ましくは０．１〜０．３Ｗ／ｃ
ｍ2）の条件で、シリコン膜を約１００オングストロー
ム形成する。その後、水素希釈率が２〜１００になるよ
うに水素ガス流量を変更し、パワー密度０．０３〜１．
５Ｗ／ｃｍ2の条件で、先に形成したシリコン膜上でシ
リコン膜の形成を行う。
Ｈ4を含む原料ガスと水素ガスとを導入し、水素希釈率
（ＳｉＨ4／Ｈ2比）２００以上、パワー密度０．０３〜
１．５Ｗ／ｃｍ2（好ましくは０．１〜０．３Ｗ／ｃ
ｍ2）の条件で、シリコン膜を約１００オングストロー
ム形成する。その後、水素希釈率が２〜１００になるよ
うに水素ガス流量を変更し、パワー密度０．０３〜１．
５Ｗ／ｃｍ2の条件で、先に形成したシリコン膜上でシ
リコン膜の形成を行う。
【００４８】本実施例では、最初に、ＳｉＨ4の流量を
１ｓｃｃｍ、Ｈ2の流量を１０００ｓｃｃｍとし、パワ
ー密度１Ｗ／ｃｍ2、基板温度３００℃、圧力１００Ｐ
ａの条件でシリコン膜を約１００オングストローム形成
した。続いて、Ｈ2の流量を７０ｓｃｃｍに変更して、
先に形成したシリコン膜の上で、シリコン膜を形成し、
最終的に膜厚１００オングストロームのシリコン膜を形
成した。
１ｓｃｃｍ、Ｈ2の流量を１０００ｓｃｃｍとし、パワ
ー密度１Ｗ／ｃｍ2、基板温度３００℃、圧力１００Ｐ
ａの条件でシリコン膜を約１００オングストローム形成
した。続いて、Ｈ2の流量を７０ｓｃｃｍに変更して、
先に形成したシリコン膜の上で、シリコン膜を形成し、
最終的に膜厚１００オングストロームのシリコン膜を形
成した。
【００４９】上述のようにして形成したシリコン膜を、
実施例１と同じように赤外吸収スペクトル法、反射電子
線回折、ラマン分光法等によって解析したところ、この
シリコン膜がμｃ−Ｓｉ膜であることが確認された。こ
のμｃ−Ｓｉ膜の結合水素量は０原子％、結晶体積分率
は３０％以上となった。また、このｉ型μｃ−Ｓｉ膜の
暗導電率を測定したところ２×１０ー8Ｓ／ｃｍ以上とな
り、上述の方法によって非常に良好な暗導電率が得られ
た。
実施例１と同じように赤外吸収スペクトル法、反射電子
線回折、ラマン分光法等によって解析したところ、この
シリコン膜がμｃ−Ｓｉ膜であることが確認された。こ
のμｃ−Ｓｉ膜の結合水素量は０原子％、結晶体積分率
は３０％以上となった。また、このｉ型μｃ−Ｓｉ膜の
暗導電率を測定したところ２×１０ー8Ｓ／ｃｍ以上とな
り、上述の方法によって非常に良好な暗導電率が得られ
た。
【００５０】本実施例では、まず、水素希釈率を２００
以上と非常に高くしてシリコン膜の形成を行うため、成
膜速度は０．０５オングストローム／ｓｅｃ以下と非常
に遅くなるが、成膜開始から約１００オングストローム
以下のところからμｃ−Ｓｉ膜を得ることができる。こ
のように、最初に、非常に高い水素希釈率で、成膜開始
から約１００オングストロームのところまでμｃ−Ｓｉ
膜を形成するため、続いて形成されるシリコン膜も、先
に形成されたμｃ−Ｓｉ膜の影響を受けて微結晶相を含
むものとなる。また、μｃ−Ｓｉ膜が成膜開始から約１
００オングストローム形成されたところで水素希釈率を
２〜１００に変更するため、成膜速度も０．２〜０．３
オングストローム／ｓｅｃに上げることができる。この
ようにして、成膜開始から１００オングストローム以下
より微結晶化されたシリコン膜を、所望の厚さに形成す
ることができる。
以上と非常に高くしてシリコン膜の形成を行うため、成
膜速度は０．０５オングストローム／ｓｅｃ以下と非常
に遅くなるが、成膜開始から約１００オングストローム
以下のところからμｃ−Ｓｉ膜を得ることができる。こ
のように、最初に、非常に高い水素希釈率で、成膜開始
から約１００オングストロームのところまでμｃ−Ｓｉ
膜を形成するため、続いて形成されるシリコン膜も、先
に形成されたμｃ−Ｓｉ膜の影響を受けて微結晶相を含
むものとなる。また、μｃ−Ｓｉ膜が成膜開始から約１
００オングストローム形成されたところで水素希釈率を
２〜１００に変更するため、成膜速度も０．２〜０．３
オングストローム／ｓｅｃに上げることができる。この
ようにして、成膜開始から１００オングストローム以下
より微結晶化されたシリコン膜を、所望の厚さに形成す
ることができる。
【００５１】図３に、上述の実施例１に示す方法により
半導体膜が形成されたＴＦＴを備えている液晶表示装置
の要部を示す。
半導体膜が形成されたＴＦＴを備えている液晶表示装置
の要部を示す。
【００５２】この液晶表示装置は、ガラス基板１１の上
に、ゲート電極１２が形成され、ゲート電極１２の表面
には陽極酸化膜１３が形成されている。このような状態
の基板１１全面を覆ってゲート絶縁膜１４が形成されて
いる。ゲート絶縁膜１４の上でゲート電極１２と重畳す
るように、ｐ型μｃ−Ｓｉ半導体層１５が形成されてい
る。半導体層１５上の中央部には、エッチングストッパ
１６が形成され、エッチングストッパ１６の端部と半導
体層１５の一部とを覆って、エッチングストッパ１６上
で分断された状態で、ソース薄膜１７ａおよびドレイン
薄膜１７ｂが形成されている。
に、ゲート電極１２が形成され、ゲート電極１２の表面
には陽極酸化膜１３が形成されている。このような状態
の基板１１全面を覆ってゲート絶縁膜１４が形成されて
いる。ゲート絶縁膜１４の上でゲート電極１２と重畳す
るように、ｐ型μｃ−Ｓｉ半導体層１５が形成されてい
る。半導体層１５上の中央部には、エッチングストッパ
１６が形成され、エッチングストッパ１６の端部と半導
体層１５の一部とを覆って、エッチングストッパ１６上
で分断された状態で、ソース薄膜１７ａおよびドレイン
薄膜１７ｂが形成されている。
【００５３】ソース薄膜１７ａ上にはソース電極１８ａ
が形成され、ドレイン薄膜１７ｂ上にはドレイン電極１
８ｂが形成されている。ソース電極の上には保護膜２０
ａが形成され、ドレイン電極１８ｂの上には絵素電極２
０ｂが形成され、さらに、最上層として基板１１全面を
覆って、保護膜２１が形成されている。
が形成され、ドレイン薄膜１７ｂ上にはドレイン電極１
８ｂが形成されている。ソース電極の上には保護膜２０
ａが形成され、ドレイン電極１８ｂの上には絵素電極２
０ｂが形成され、さらに、最上層として基板１１全面を
覆って、保護膜２１が形成されている。
【００５４】上述するような液晶表示装置は、以下のよ
うにして作製される。
うにして作製される。
【００５５】まず、ガラス基板１１上にスパッタリング
により、厚み約３００ｎｍにタンタル（Ｔａ）薄膜を形
成し、それをホトリソグラフィーとエッチングによりパ
ターンニングして、ゲート電極１２を形成する。その
後、その状態の基板１１を酒石酸アンモニウム溶液中に
浸漬し、外部より電流を流して陽極酸化する。これによ
り、ゲート電極１２上に厚み３００ｎｍの陽極酸化絶縁
膜１３が形成される。
により、厚み約３００ｎｍにタンタル（Ｔａ）薄膜を形
成し、それをホトリソグラフィーとエッチングによりパ
ターンニングして、ゲート電極１２を形成する。その
後、その状態の基板１１を酒石酸アンモニウム溶液中に
浸漬し、外部より電流を流して陽極酸化する。これによ
り、ゲート電極１２上に厚み３００ｎｍの陽極酸化絶縁
膜１３が形成される。
【００５６】次に、図４に示すような、インライン式Ｃ
ＶＤ装置を用いて、窒化シリコン（Ｓｉ3Ｎ4）膜１４、
μｃ−Ｓｉ膜１５及びエッチングストッパ１６用のＳｉ
3Ｎ4膜を形成する。まず、ロード室２２からガラス基板
１１をＳｉＮ4成膜室２３に搬入し、ＳｉＮ4成膜室にお
いて、モノシラン（ＳｉＨ4）、アンモニア（ＮＨ3）及
び水素（Ｈ2）を導入してプラズマ放電する。これによ
り、３００ｎｍの厚さのＳｉ3Ｎ4ゲート絶縁膜１４が形
成される。
ＶＤ装置を用いて、窒化シリコン（Ｓｉ3Ｎ4）膜１４、
μｃ−Ｓｉ膜１５及びエッチングストッパ１６用のＳｉ
3Ｎ4膜を形成する。まず、ロード室２２からガラス基板
１１をＳｉＮ4成膜室２３に搬入し、ＳｉＮ4成膜室にお
いて、モノシラン（ＳｉＨ4）、アンモニア（ＮＨ3）及
び水素（Ｈ2）を導入してプラズマ放電する。これによ
り、３００ｎｍの厚さのＳｉ3Ｎ4ゲート絶縁膜１４が形
成される。
【００５７】次に、ガラス基板１１をμｃ−Ｓｉ成膜室
２４に搬入し、先に形成したゲート絶縁膜１４上にμｃ
−Ｓｉ膜１５を形成する。形成条件は、原料ガスとして
モノシラン（ＳｉＨ4）１ｓｃｃｍ、ドーピングガスと
してガスドーピング比１％のジボラン（Ｂ2Ｈ6）を用
い、水素（Ｈ2）の流量を１００ｓｃｃｍとし、パワー
密度は０．７Ｗ／ｃｍ2、基板温度は３００℃、圧力は
１００Ｐａとした。このような条件の下で、まず、１サ
イクル当り２０オングストロームのａ−Ｓｉ膜を成長さ
せる。続いて、パワー密度０．７Ｗ／ｃｍ2の電力を印
加して、水素プラズマ処理を５０秒程度行う。このよう
なａ−Ｓｉ膜の形成と水素プラズマ処理とを繰り返し
て、膜厚３００オングストロームのｐ型μｃ−Ｓｉ膜１
５を形成する。
２４に搬入し、先に形成したゲート絶縁膜１４上にμｃ
−Ｓｉ膜１５を形成する。形成条件は、原料ガスとして
モノシラン（ＳｉＨ4）１ｓｃｃｍ、ドーピングガスと
してガスドーピング比１％のジボラン（Ｂ2Ｈ6）を用
い、水素（Ｈ2）の流量を１００ｓｃｃｍとし、パワー
密度は０．７Ｗ／ｃｍ2、基板温度は３００℃、圧力は
１００Ｐａとした。このような条件の下で、まず、１サ
イクル当り２０オングストロームのａ−Ｓｉ膜を成長さ
せる。続いて、パワー密度０．７Ｗ／ｃｍ2の電力を印
加して、水素プラズマ処理を５０秒程度行う。このよう
なａ−Ｓｉ膜の形成と水素プラズマ処理とを繰り返し
て、膜厚３００オングストロームのｐ型μｃ−Ｓｉ膜１
５を形成する。
【００５８】その後、ガラス基板１１をＳｉ3Ｎ4成膜室
２５に搬入し、成膜室２５にモノシラン（ＳｉＨ4）、
アンモニア（ＮＨ3）および水素（Ｈ2）を導入し、プラ
ズマ放電により厚み３００ｎｍのＳｉ3Ｎ4膜をμｃ−Ｓ
ｉ膜１５上に形成する。Ｓｉ3Ｎ4膜の形成が完了する
と、ガラス基板１１をアンロード室２６より搬出し、Ｓ
ｉ3Ｎ4膜をパターニングして、エッチングストッパ１６
とする。続いて、ＣＶＤ法などによりｎ+−ドープＳｉ
膜を形成し、パターニングして、ソース薄膜１７ａ、ド
レイン薄膜１７ｂとする。
２５に搬入し、成膜室２５にモノシラン（ＳｉＨ4）、
アンモニア（ＮＨ3）および水素（Ｈ2）を導入し、プラ
ズマ放電により厚み３００ｎｍのＳｉ3Ｎ4膜をμｃ−Ｓ
ｉ膜１５上に形成する。Ｓｉ3Ｎ4膜の形成が完了する
と、ガラス基板１１をアンロード室２６より搬出し、Ｓ
ｉ3Ｎ4膜をパターニングして、エッチングストッパ１６
とする。続いて、ＣＶＤ法などによりｎ+−ドープＳｉ
膜を形成し、パターニングして、ソース薄膜１７ａ、ド
レイン薄膜１７ｂとする。
【００５９】次に、スパッタリング法により、チタン
（Ｔｉ）を厚み約３００ｎｍに積層し、パターニングし
てソース電極１８ａおよびドレイン電極１８ｂを形成す
る。ここでは、チャネル長を１０μｍ、チャネル幅を４
０μｍとして形成した。
（Ｔｉ）を厚み約３００ｎｍに積層し、パターニングし
てソース電極１８ａおよびドレイン電極１８ｂを形成す
る。ここでは、チャネル長を１０μｍ、チャネル幅を４
０μｍとして形成した。
【００６０】その後、錫（Ｓｎ）５％を含む酸化インジ
ウムのターゲットを用いて、酸素雰囲気下でスパッタリ
ングして、酸化インジウムを厚さ約７０ｎｍに形成し、
パターニングすることにより、ソース電極１８ａ上には
保護膜２０ａを、ドレイン電極１８ｂ上には絵素電極２
０ｂを形成した。そして、Ｓｉ3Ｎ4膜を３３０ｎｍの厚
さに形成し、パターニングして保護膜２１を形成した。
ウムのターゲットを用いて、酸素雰囲気下でスパッタリ
ングして、酸化インジウムを厚さ約７０ｎｍに形成し、
パターニングすることにより、ソース電極１８ａ上には
保護膜２０ａを、ドレイン電極１８ｂ上には絵素電極２
０ｂを形成した。そして、Ｓｉ3Ｎ4膜を３３０ｎｍの厚
さに形成し、パターニングして保護膜２１を形成した。
【００６１】以上により、図３に示すようなＴＦＴを有
する液晶表示装置の一方の基板１１が形成される。
する液晶表示装置の一方の基板１１が形成される。
【００６２】この状態で、上述するような方法で形成し
たＴＦＴの特性を測定すると、ゲート電圧１０Ｖを印加
した際のオン電流は、１．５×１０-6Ａ以上であり、半
導体膜としてａ−Ｓｉ膜を用いた場合の１．５倍の値と
することができた。
たＴＦＴの特性を測定すると、ゲート電圧１０Ｖを印加
した際のオン電流は、１．５×１０-6Ａ以上であり、半
導体膜としてａ−Ｓｉ膜を用いた場合の１．５倍の値と
することができた。
【００６３】その後、カラーフィルターとブラックマト
リックス、さらにＩＴＯ電極を形成した液晶表示装置の
他方の基板であるガラス板を、上記の一方の基板である
ガラス基板１１と隙間を設けて貼り合わせ、その隙間に
液晶を注入する。そして、これらの基板に偏光板を貼り
付け、バックライトを取り付けることにより液晶表示装
置を作製する。
リックス、さらにＩＴＯ電極を形成した液晶表示装置の
他方の基板であるガラス板を、上記の一方の基板である
ガラス基板１１と隙間を設けて貼り合わせ、その隙間に
液晶を注入する。そして、これらの基板に偏光板を貼り
付け、バックライトを取り付けることにより液晶表示装
置を作製する。
【００６４】以上のように、上述する方法によると、Ｔ
ＦＴのオン電流を向上することができるので、従来は困
難であった１６インチの１２８０×３×１０２４の絵素
をもつエンジニアリングワークステーション用の液晶表
示装置を作製することができるようになる。
ＦＴのオン電流を向上することができるので、従来は困
難であった１６インチの１２８０×３×１０２４の絵素
をもつエンジニアリングワークステーション用の液晶表
示装置を作製することができるようになる。
【００６５】また、ＴＦＴの半導体膜を低温で形成する
ことができるので、基板として安価なガラス基板を用い
ることができる。
ことができるので、基板として安価なガラス基板を用い
ることができる。
【００６６】上記実施例においては、ＴＦＴの半導体膜
としてｐ型のμｃ−Ｓｉ膜を用いた例について述べた
が、本発明はこれに限られず、ｉ型またはｎ型のμｃ−
Ｓｉ膜を用いることもできる。
としてｐ型のμｃ−Ｓｉ膜を用いた例について述べた
が、本発明はこれに限られず、ｉ型またはｎ型のμｃ−
Ｓｉ膜を用いることもできる。
【００６７】また、ここでは、ＴＦＴの半導体膜となる
μｃ−Ｓｉ膜を、実施例１に示す方法により形成した
が、実施例２に示す方法によって形成してもよい。
μｃ−Ｓｉ膜を、実施例１に示す方法により形成した
が、実施例２に示す方法によって形成してもよい。
【００６８】上記実施例では、逆スタガ構造のＴＦＴを
用いて説明したが、スタガ構造のＴＦＴでも同様の効果
が得られる。
用いて説明したが、スタガ構造のＴＦＴでも同様の効果
が得られる。
【００６９】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、成膜開始から５００オングストローム以内のと
ころから微結晶相を含むシリコン膜を形成することがで
きる。従って、このようなシリコン膜をＴＦＴの半導体
膜として用いることにより、電界効果移動度の優れたＴ
ＦＴを、大型基板上に大量に、しかも安価に形成するこ
とができる。よって、エンジニアリングワークステーシ
ョン用に用いられる大型化・高精細化された液晶表示装
置を実現することができる。
よれば、成膜開始から５００オングストローム以内のと
ころから微結晶相を含むシリコン膜を形成することがで
きる。従って、このようなシリコン膜をＴＦＴの半導体
膜として用いることにより、電界効果移動度の優れたＴ
ＦＴを、大型基板上に大量に、しかも安価に形成するこ
とができる。よって、エンジニアリングワークステーシ
ョン用に用いられる大型化・高精細化された液晶表示装
置を実現することができる。
【００７０】また、通常のＲＦ−ＰＣＶＤ装置に、反応
室に水素ガスを導入するためのラインと原料ガスを導入
するためのラインとを独立に設け、原料ガス導入ライン
に設けられたバルブの開閉を制御することにより原料ガ
スの導入のみを停止させることができるため、反応室の
圧力変動を極力抑えることができる。
室に水素ガスを導入するためのラインと原料ガスを導入
するためのラインとを独立に設け、原料ガス導入ライン
に設けられたバルブの開閉を制御することにより原料ガ
スの導入のみを停止させることができるため、反応室の
圧力変動を極力抑えることができる。
【図１】本発明に用いられる水素プラズマ処理が可能な
ＲＦ−ＰＣＶＤ装置の一例を示す図である。
ＲＦ−ＰＣＶＤ装置の一例を示す図である。
【図２】水素プラズマ処理時間に対するシリコン膜の暗
導電率の変化を示す図である。
導電率の変化を示す図である。
【図３】本発明の一実施例である液晶表示装置の要部断
面図である。
面図である。
【図４】本発明に用いられるインラインＣＶＤ装置の図
である。
である。
１ 水素ガスライン ２ 原料ガスライン ３、４ 圧空バルブ ５ 排気ポンプ ８ 高周波電源 ９ プラズマ １０ 基板 １１ ガラス基板 １２ ゲート電極 １４ ゲート絶縁膜 １５ μｃ−Ｓｉ半導体膜 １８ａ ソース電極 １８ｂ ドレイン電極 ３１ タイマ ３２ 制御装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (11)
- 【請求項１】 基板と、 該基板上に形成されたゲート電極と、 該ゲート電極を覆って該基板上に形成された絶縁膜と、 該絶縁膜上に形成された半導体膜と、 該半導体膜上に形成されたソース電極及びドレイン電極
とを備えた薄膜トランジスタであって、 該半導体膜が、ｉ型であって該絶縁膜から５００オング
ストローム以内の部分に、導電率が５×１０-9Ｓ／ｃｍ
以上の微結晶相を含むシリコン膜を有する薄膜トランジ
スタ。 - 【請求項２】 基板と、 該基板上に形成されたゲート電極と、 該ゲート電極を覆って該基板上に形成された絶縁膜と、 該絶縁膜上に形成された半導体膜と、 該半導体膜上に形成されたソース電極及びドレイン電極
とを備えた薄膜トランジスタであって、 該半導体膜が、ｐ型またはｎ型であって該絶縁膜から５
００オングストローム以内の部分に、導電率が１×１０
-3Ｓ／ｃｍ以上の微結晶相を含むシリコン膜を有する薄
膜トランジスタ。 - 【請求項３】 基板と、 該基板上に形成されたゲート電極と、 該ゲート電極を覆って該基板上に形成された絶縁膜と、 該絶縁膜上に形成された半導体膜と、 該半導体膜上に形成されたソース電極及びドレイン電極
とを備えた薄膜トランジスタであって、 該半導体膜が、該絶縁膜から５００オングストローム以
内の部分に、結合水素量が１０原子％以下の微結晶相を
含むシリコン膜を有する薄膜トランジスタ。 - 【請求項４】 基板と、 該基板上に形成されたゲート電極と、 該ゲート電極を覆って該基板上に形成された絶縁膜と、 該絶縁膜上に形成された半導体膜と、 該半導体膜上に形成されたソース電極及びドレイン電極
とを備えた薄膜トランジスタであって、 該半導体膜が、該絶縁膜から５００オングストローム以
内の部分に、結晶体積分率が１０％以上の微結晶相を含
むシリコン膜を有する薄膜トランジスタ。 - 【請求項５】 プラズマ化学的気相成長装置の反応室に
導入したシリコン元素を含む原料ガス、及び水素ガスを
プラズマにより分解して、絶縁膜上にアモルファスシリ
コン層を形成する工程と、 該反応室に水素ガスを導入して、該アモルファスシリコ
ン層に水素プラズマ処理を行い、該アモルファスシリコ
ン層を微結晶化する工程とを繰り返すことにより微結晶
相を含むシリコン層を有する半導体膜を形成する工程を
包含する半導体膜の製造方法。 - 【請求項６】 前記絶縁膜の上に前記半導体膜を形成す
る前に、該絶縁膜の上側表面に水素プラズマ処理を施す
工程をさらに包含する請求項５に記載の半導体膜の製造
方法。 - 【請求項７】 前記絶縁膜上に前記アモルファスシリコ
ン層を形成する工程において、該アモルファスシリコン
層は１オングストロームから１０００オングストローム
の範囲内の厚さに形成される、請求項５に記載の薄膜ト
ランジスタの製造方法。 - 【請求項８】 水素希釈率２００以上で１００オングス
トローム以下の厚さの微結晶相を含むシリコン層を形成
する第１の成膜工程と、 形成された該シリコン層上に、水素希釈率２〜１００で
微結晶相を有するシリコン層を形成する第２の成膜工程
とを包含する半導体膜の製造方法。 - 【請求項９】 薄膜トランジスタを有する液晶表示装置
を製造する方法であって、該薄膜トランジスタのための
半導体膜を形成する工程が、 プラズマ化学的気相成長装置の反応室に導入したシリコ
ン元素を含む原料ガスをプラズマにより分解して基板上
にアモルファスシリコン層を形成する工程と、 該反応室に水素ガスを導入して該アモルファスシリコン
層に水素プラズマ処理を行う工程とを繰り返すことによ
り微結晶相を含むシリコン層からなる半導体膜を形成す
る工程を包含する液晶表示装置の製造方法。 - 【請求項１０】 半導体薄膜を形成し、該半導体薄膜に
水素プラズマ処理を行うための反応室と、 該反応室に連結されており、水素ガスを該反応室に導入
するための第１のラインと、 該反応室に連結されており、該半導体薄膜を形成するた
めに用いられる原料ガスを該反応室に導入するための第
２のラインと、 該第２のラインに連結されており、該原料ガスを該第２
のラインから排出するための第３のラインと、 該原料ガスを該反応室へ導入することと該第３のライン
へ排出することとを切り換える手段とを備えたプラズマ
化学的気相成長装置。 - 【請求項１１】 半導体薄膜を形成し、該半導体薄膜に
水素プラズマ処理を行うための反応室と、 該反応室に連結されており、水素ガスを該反応室に導入
するための第１のラインと、 該反応室に連結されており、該半導体薄膜を形成するた
めに用いられる原料ガスを該反応室に導入するための第
２のラインと、 該第２のラインに連結されており、該原料ガスを該第２
のラインから排出するための第３のラインと、 該第２のラインと該第３のラインとの連結部と、該反応
室との間の該第２のラインに設けられた第１のバルブ
と、 該第３のラインに設けられた第２のバルブと、 該第１のバルブ及び該第２のバルブの開閉を制御するた
めの制御手段とを備えたプラズマ化学的気相成長装置で
あって、 該制御手段は、該半導体薄膜を形成するときには該第１
のバルブを開状態にし、かつ、該第２のバルブを閉状態
にすることにより該原料ガスを該反応室に導入し、該半
導体薄膜に該水素プラズマ処理を行うときには該第２の
バルブを開状態にし、かつ、該第１のバルブを閉状態に
することにより該原料ガスの該反応室への導入を遮断す
る装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25198493A JP3429034B2 (ja) | 1992-10-07 | 1993-10-07 | 半導体膜の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-268981 | 1992-07-10 | ||
| JP26898192 | 1992-10-07 | ||
| JP25198493A JP3429034B2 (ja) | 1992-10-07 | 1993-10-07 | 半導体膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196701A true JPH06196701A (ja) | 1994-07-15 |
| JP3429034B2 JP3429034B2 (ja) | 2003-07-22 |
Family
ID=26540471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25198493A Expired - Fee Related JP3429034B2 (ja) | 1992-10-07 | 1993-10-07 | 半導体膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3429034B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992841A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | 電界効果型薄膜トランジスタの製造方法 |
| JP2007129246A (ja) * | 2006-12-06 | 2007-05-24 | Semiconductor Energy Lab Co Ltd | 微結晶シリコン膜、半導体装置及び光電変換装置 |
| JP2009088501A (ja) * | 2007-09-14 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び薄膜トランジスタを有する表示装置の作製方法 |
| JP2009111365A (ja) * | 2007-10-05 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、ならびにそれらの作製方法 |
| JP2009111364A (ja) * | 2007-10-05 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、ならびにそれらの作製方法 |
| WO2009093462A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
| WO2009093410A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
| JP2010250341A (ja) * | 2003-07-14 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 液晶表示装置、及び電子機器 |
| US7833826B2 (en) | 2007-11-30 | 2010-11-16 | Tokyo Electron Limited | Film formation method, thin-film transistor and solar battery |
| WO2010134486A1 (ja) * | 2009-05-20 | 2010-11-25 | シャープ株式会社 | シフトレジスタ |
| WO2010147032A1 (ja) | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| US8436353B2 (en) | 2008-09-16 | 2013-05-07 | Sharp Kabushiki Kaisha | Thin film transistor with recess |
| US8557687B2 (en) | 2009-07-23 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming microcrystalline semiconductor film and method for manufacturing thin film transistor |
| US8575615B2 (en) | 2008-09-17 | 2013-11-05 | Sharp Kabushiki Kaisha | Semiconductor device |
-
1993
- 1993-10-07 JP JP25198493A patent/JP3429034B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100283788B1 (ko) * | 1995-09-28 | 2001-04-02 | 가네꼬 히사시 | 전계효과박막트랜지스터의제조방법 |
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| US8945962B2 (en) | 2007-10-05 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, display device having thin film transistor, and method for manufacturing the same |
| US7833826B2 (en) | 2007-11-30 | 2010-11-16 | Tokyo Electron Limited | Film formation method, thin-film transistor and solar battery |
| WO2009093462A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
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| US8378348B2 (en) | 2008-01-25 | 2013-02-19 | Sharp Kabushiki Kaisha | Semiconductor element and method for manufacturing the same |
| US8436353B2 (en) | 2008-09-16 | 2013-05-07 | Sharp Kabushiki Kaisha | Thin film transistor with recess |
| US8575615B2 (en) | 2008-09-17 | 2013-11-05 | Sharp Kabushiki Kaisha | Semiconductor device |
| WO2010134486A1 (ja) * | 2009-05-20 | 2010-11-25 | シャープ株式会社 | シフトレジスタ |
| WO2010147032A1 (ja) | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| US8921857B2 (en) | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
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