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JPH0613820A - エンハンスメント／デプリーション・モード・カスコード電流ミラー - Google Patents

エンハンスメント／デプリーション・モード・カスコード電流ミラー

Info

Publication number
JPH0613820A
JPH0613820A JP5057240A JP5724093A JPH0613820A JP H0613820 A JPH0613820 A JP H0613820A JP 5057240 A JP5057240 A JP 5057240A JP 5724093 A JP5724093 A JP 5724093A JP H0613820 A JPH0613820 A JP H0613820A
Authority
JP
Japan
Prior art keywords
transistor
drain
collector
gate
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5057240A
Other languages
English (en)
Inventor
Donald M Archer
ドナルド・エム・アーチャー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH0613820A publication Critical patent/JPH0613820A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

(57)【要約】 【目的】 高出力インヒ゜ータ゛ンス及び低飽和電圧を有し、フ゜ロ
セスの変動及び動作温度の変化による影響を受けることの
ない高効率電流源回路を提供すること 【構成】 エンハンスメントPチャネルトランシ゛スタテ゛ハ゛イスを電流ミラーとし
て用いると共に、テ゛フ゜リーションPチャネルトランシ゛スタテ゛ハ゛イスをカスコート
゛テ゛ハ゛イスとして用いることにより、高出力インヒ゜ータ゛ンスと低
飽和電圧とフ゜ロセスハ゜ラメータに対する低感度性とを有する改
良された電流源が達成される。電流基準トランシ゛スタのエンハンス
メントケ゛ート及びト゛レーン間に「タ゛イオート゛接続」テ゛フ゜リーションテ゛ハ゛イス
を挿入して飽和電圧を低下させることも可能である。エン
ハンスメント及びテ゛フ゜リーションテ゛ハ゛イスのしきい電圧即ちＶTが温度
又はフ゜ロセスに渡って追跡を行わない場合であっても、「タ
゛イオート゛接続」テ゛フ゜リーションテ゛ハ゛イスはエンハンスメントテ゛ハ゛イスのト゛レーン
を同様な電圧に保つ。従って、この電流ミラー回路は、高
出力インヒ゜ータ゛ンス及び低飽和電圧だけでなく、フ゜ロセスの変動
に対する低感度性を提供する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電流源回路に関し、特に
ＭＯＳ電流ミラーに関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】電流ミ
ラーは公知のものであり、従来の電流ミラーの設計は、
バイポーラ及びＭＯＳ回路技術の両方で行われてきた。
図１に従来の典型的なＰチャネルＭＯＳ電流ミラーの一
例を示す。理想的には、電流ミラー10の機能は、電流Ｉ
0が電流ＩRを映す(mirror)ように、トランジスタＭ2を
通るチャネル電流Ｉ0を、トランジスタＭ1を通るチャネ
ル電流ＩRに一致させることである。この電流ミラー10
では、ＶDS1≧ＶGS1であるため、ダイオード接続ＭＯＳ
トランジスタＭ1は飽和状態となる。トランジスタＭ2の
ゲートがトランジスタＭ1のゲートに接続され、トラン
ジスタＭ2のソースがトランジスタＭ1のソースに接続さ
れているので、トランジスタＭ1,Ｍ2のゲート・ソース
間電圧は等しい（ＶGS2＝ＶGS1）。従って、トランジス
タＭ2は、飽和状態においてそのトランジスタＭ2を通る
チャネル電流Ｉ0がトランジスタＭ1を通るチャネル電流
ＩRに等しくなるように動作する。これは、しきい値以
上（ＶGS≧ＶT）で動作するデバイス及びしきい値より
も低い領域（ＶGS＜ＶT）で動作するデバイスの両方に
ついても言えることである。しきい値以上で動作するデ
バイスの場合、トランジスタＭ1を通る電流ＩRは次式で
表される。
【０００３】
【数１】
【０００４】また、電流Ｉ0は次式で表される。
【０００５】
【数２】
【０００６】ここで、ＶAはチャネル変調によるもので
ある（初期電圧）。
【０００７】同じ集積回路上のトランジスタは同時に製
造されるので、トランジスタＭ1,Ｍ 2は本質的に同一の
プロセスパラメータＶTH,ｕ0,ｃ0x等を有している。更
に、図１に示す回路接続によりＶGS2＝ＶGS1となる場合
には、電流Ｉ0と電流ＩRとの電流一致比は、次式のよう
に簡素化された項で表すことができる。
【０００８】
【数３】
【０００９】ここで、 Ｗ1＝トランジスタＭ1のチャンネル幅 Ｗ2＝トランジスタＭ2のチャンネル幅 Ｌ1＝トランジスタＭ1のチャンネル長 Ｌ2＝トランジスタＭ2のチャンネル長 従って、所望の電流比Ｉ0／ＩRを選択するという作業
は、方程式(3)に従ってトランジスタの幾何学的形状を
選択するという作業に単純化される。一般に、一致性に
関する問題を回避するためにＬ1＝Ｌ2であり、従って次
式の通りとなる。
【００１０】
【数４】
【００１１】しかしながら、チャネル長変調等のファク
タは次式となる。
【００１２】
【数５】
【００１３】トランジスタＭ1,Ｍ2間のしきい電圧の不
一致、及び、トランジスタの幾何学的形状の不完全な一
致もまた、理想電流比Ｉ0／ＩRからの偏差を大きくする
結果を招く。
【００１４】電流源の出力抵抗Ｒoが高くなればなるほ
ど、それは一層完全になっていく。出力抵抗はチャネル
長に比例する。理想的には、Ｒo＝∞であり、この場
合、出力電流は出力電圧の変動に対して一定のままとな
ることになる。ＶDS（Ｍ1）が必ずしもＶDS（Ｍ2）と等
しい必要はないという事実より、Ｉoが変動する可能性
もある。従って、ドレーン電圧が変動する際のドレーン
電流の変調は、次式で表されるＩoの変動を生じさせ
る。
【００１５】
【数６】
【００１６】「ウィルソン電流ミラー」として一般に知
られる従来のＰチャネル電流ミラーを図２に示す。負の
フィードバックを用いて、ウィルソン電流ミラー20は、
図１の電流ミラー10に比べてより大きな出力抵抗を提供
する。図２において、トランジスタＭ1,Ｍ2の各ソース
は正の供給電圧Ｖ＋に対して共に接続され、トランジス
タＭ1,Ｍ2の各ゲートは互いに接続される。従って、ト
ランジスタＭ1,Ｍ2のソース・ゲート間電圧は等しい。
トランジスタＭ2のゲート及びドレーンが互いに接続さ
れて、トランジスタＭ2が飽和状態へと強制される。従
って、トランジスタＭ1はトランジスタＭ2を流れる電流
を映し、即ち、ＩRがトランジスタＭ1を流れるようにし
たのでトランジスタＭ2のチャネルを流れる電流ＩoがＩ
Rに等しくなる。トランジスタＭ4は、そのドレーンに印
加される電圧からトランジスタＭ2のドレーンを絶縁
し、これによりトランジスタＭ4のドレーン電圧の変動
が電流Ｉoに影響を与えることを防止する。また、トラ
ンジスタＭ4は、電流ミラー20に対して負のフィードバ
ックを提供し、これにより高出力抵抗を提供する。
【００１７】図３は、従来の改良されたウィルソン電流
ミラー30を示すものである。この電流ミラー30は、図２
の電流ミラー20と同様に動作し、トランジスタＭ3の追
加によりＶDS1とＶDS2とを一致させたものである。この
ウィルソン電流ミラー30は、図２のウィルソン電流ミラ
ーと比較して改良を提供するものであり、ウィルソン電
流ミラー20は、ＶDS1≠ＶDS2となる可能性を有するもの
であり、これによって別の誤差発生源が生じることにな
る。
【００１８】図４は、カスコード電流ミラーとして一般
に知られる別の公知の電流ミラーを示すものである。カ
スコード電流ミラー40は、出力抵抗ＲoによるＩ0／ＩR
の変動を最小限にする。このカスコード電流ミラー40
は、事実上、図１の電流ミラー10を２つ従属接続したも
のである。図４に示す構成では、トランジスタＭ1〜Ｍ4
の動作パラメータは全て同一であると仮定している。即
ち、そのデバイスのしきい電圧は同一でＬ1＝Ｌ2，Ｌ3
＝Ｌ4，Ｗ2／Ｗ1＝Ｗ4／Ｗ3であり、トランジスタＭ1の
ドレーン電圧ＶD1はトランジスタＭ2のドレーン電圧Ｖ
D2に等しい。トランジスタＭ4のドレーン電圧を増大さ
せる電圧変動が存在する場合、トランジスタＭ2,Ｍ4を
流れるドレーン電流Ｉoは比較的一定に保たれる。従っ
て、電流比Ｉ0／ＩRは維持される。図１ないし図４の各
電流ミラーの最小飽和電圧（Ｖsatmi n）を以下の表１に
示す。
【００１９】
【表１】
【００２０】図１の電流ミラーは、最も単純なものであ
り、単にｄＶに等しい最小のＶsat minを有している。こ
こで、ｄＶ＝（ＶGS1−ＶＴ1）であり、このｄＶはしき
い電圧ＶTを越えるオーバドライブ電圧である。その他
の図２ないし図４の電流ミラーは全て一層複雑でより大
きなＶsatminを有し、明らかに欠点となる。しかし、こ
れは、図２ないし図４の電流ミラーで提供される高出力
インピーダンスを達成するための代償である。
【００２１】図５ないし図10は、別の従来の電流ミラー
を示すものである。これらのＶsat minは結果的には図１
の電流ミラー10のＶsatminより必ず大きくなるものの、
高出力抵抗と比較的低いＶsatminとを達成することを意
図するものである。更に、図５ないし図10に示す従来の
電流ミラーは、別の基準電流を必要とし、または、プロ
セスの変動及び動作温度の変化による影響を過度に受け
てしまう。従って、高出力インピーダンス及び低飽和電
圧を提供し、プロセスの変動及び動作温度の変化による
影響を受けることのない、一層効率の良い電流源回路を
提供することが所望される。
【００２２】
【課題を解決するための手段】エンハンスメントモード
Ｐチャネルトランジスタデバイスを電流ミラートランジ
スタとして用いることにより、高出力インピーダンス
と、低い最小飽和電圧と、プロセスパラメータに対する
低感度性とを有する改善された電流源が達成され、同時
に、デプリーションモードＰチャネルトランジスタがカ
スコードデバイスとして提供される。エンハンスメント
モード電流基準トランジスタのゲート及びドレーンの間
にダイオード接続デプリーションモードトランジスタを
挿入することが可能であり、これにより、ダイオード接
続エンハンスメントモードトランジスタを用いた場合に
比べて実際の飽和電圧を更に下げることができる。エン
ハンスメントモード及びデプリーションモードデバイス
のしきい値、即ちエンハンスメントモードデバイスのし
きい電圧ＶTが、温度またはプロセスに渡って、ダイオ
ード接続デプリーションモードデバイスのしきい電圧Ｖ
Tを追跡しない場合であっても、ダイオード接続デプリ
ーションモードデバイスはエンハンスメントモードデバ
イスのドレーンを同様の電圧に維持する。従って、この
電流ミラー回路は、高出力インピーダンス及び低い最小
飽和電圧を提供するだけでなく、プロセスの変動に低感
度なものとなる。
【００２３】
【実施例】本発明の教示に従って構成された電流ミラー
の一実施例を図11に概略的に示す。図３で示した修正さ
れたウィルソン電流ミラーとは異なり、本発明のこの実
施例によれば、トランジスタＭ1,Ｍ2はエンハンスメン
トデバイスのままであるが、トランジスタデバイスＭ3,
Ｍ4はソフトデプリーションデバイスである。ここで、
「ソフトデプリーション」デバイスは、０Ｖまたは微か
な正のしきい電圧（例えば約0.3Ｖ）といったオーダの
しきい電圧を有するＰチャネルデバイスである。従っ
て、図11の実施例について、その最小飽和電圧Ｖsatmin
は、Ｖsatmin＝Ｖt d＋ｄＶdep＋ｄＶenhとなる。しかし
ながら、Ｖtdは０に等しいかまたは微かに正の電圧であ
るため、Ｖsatminは、約２ｄＶの範囲内となり、これに
より、従来の高出力抵抗の電流ミラーに比べて、高い出
力抵抗と大幅に低下されたＶsatmi nとを有する新規の電
流ミラーが提供される。更に、比較的容易な回路である
ので、コンパクトとなるだけでなく、プロセスの変動ま
たは動作温度の変化に影響されることがほぼ無くなる。
【００２４】本発明の教示に従って構成された電流ミラ
ーの別の実施例を図12に概略的に示す。図４に示したカ
スコード電流ミラーとは異なり、本発明のこの実施例に
よれば、トランジスタＭ1,Ｍ2はエンハンスメントデバ
イスのままであるが、トランジスタデバイスＭ3,Ｍ4は
ソフトデプリーションデバイスである。図12の実施例に
ついて、その最小飽和電圧Ｖsatminは、図11の実施例に
関して上述した最小飽和電圧と同じである。図12の実施
例は、従来の高出力抵抗の電流ミラーに比べて、高い出
力抵抗と大幅に低下されたＶsatminとを有する新規の電
流ミラーを提供する。この電流ミラーは、コンパクト
で、プロセスの変動または動作温度の変化に影響される
ことがほぼ無い。
【００２５】本発明の原理に従って構成された改良され
た電流ミラーの代替的な実施例を図13に示す。エンハン
スメント／デプリーション・モード・カスコード電流ミ
ラー100は、エンハンスメントモードＰチャネルトラン
ジスタＭ1,Ｍ2を「電流ミラー」として用い、デプリー
ションモードＰチャネルトランジスタＭ3,Ｍ4を「カス
コード」トランジスタとして用いている。デプリーショ
ンモードＰチャネルトランジスタＭ3のゲート及びドレ
ーンが互いに接続されているので、トランジスタＭ
3は、電流基準トランジスタＭ1のゲート及びドレーン間
に接続されたダイオード接続デプリーショントランジス
タとして働く。トランジスタＭ3のＶT＋ｄＶは０に近接
している。ダイオード接続デプリーショントランジスタ
Ｍ3及びデプリーションカスコードトランジスタＭ4によ
り、トランジスタＭ1,Ｍ2の各ドレーンが同一電圧に保
たれる。図13のミラーは、ｄＶ4＋ｄＶ2に至るまで充分
に活動状態となり（即ち高効率カスコード電流ミラーと
して動作し）、従って、トランジスタＭ4,Ｍ2は非常に
低いＶsatminとを有する。エンハンスメントモードトラ
ンジスタＭ2,Ｍ1のしきい電圧Ｖteが、温度及びプロセ
スの変動に渡って、デプリーションモードトランジスタ
Ｍ4,Ｍ3のＶtdを追跡することができない場合であって
も、トランジスタＭ1,Ｍ2は飽和状態に保持される。更
に、トランジスタＭ1〜Ｍ4のゲートを全て互いに接続す
ることにより、回路のレイアウトが大幅に単純化されて
一層コンパクトになり、ソース・ドレーン領域に接点を
作成する必要も最小限となる。
【００２６】更に、トランジスタＭ3,Ｍ4の製造時に大
きなチャネル幅・チャネル長比Ｗ／Ｌを提供し、更に、
電流ミラー100の飽和電圧を低下させることが、本発明
の範囲内として意図されている。また、エンハンスメン
トモードＮチャネルトランジスタを「電流ミラー」トラ
ンジスタＭ1,Ｍ2として使用すると共に、デプリーショ
ンモードＮチャネルトランジスタを「カスコード」トラ
ンジスタＭ3,Ｍ4として使用することも、本発明の範囲
内として意図されている。
【００２７】図14は、電流ミラー100により達成される
高出力インピーダンスを、図４の電流ミラー40等の従来
の典型的な電流ミラーの高インピーダンス及び一層高い
Ｖs atminと比較して示すグラフである。エンハンスメン
トモードデバイスとデプリーションモードデバイスとの
両方を電流ミラー100で用いることにより、高出力イン
ピーダンスと低いＶsatminと回路デバイスの製造時にお
けるプロセス変動に対する低感度性とを有すると共に、
レイアウトの構想の容易化及び回路レイアウトの高密度
化を達成する、改良された電流ミラー回路が提供され
る。
【００２８】図16は、バイポーラトランジスタを用いて
製造された本発明の電流ミラーの一実施例を概略的に示
す回路図である。これは、図15に示す従来の電圧基準に
改良を加えたものである。ゲルマニウムトランジスタＭ
3,Ｍ4は、図13のＭＯＳの実施例におけるデプリーショ
ントランジスタＭ3,Ｍ4と等価な機能を行う。同様に、
シリコントランジスタＭ1,Ｍ2は、図13のＭＯＳの実施
例におけるエンハンスメントトランジスタＭ1,Ｍ2と等
しい目的を果たす。従って、図16の実施例は、高出力イ
ンピーダンス及び低いＶsatminという利点を有するバイ
ポーラ電流ミラーを提供する。
【００２９】図１ないし図10に示した従来の電流ミラー
と、図11ないし図13及び図16に示した本発明の新規の電
流ミラーの実施例との様々な特性を表１に示す。
【００３０】本発明について充分説明してきたが、当業
者であれば特許請求の範囲の欄に記載した本発明の思想
及びその範囲から逸脱すること無く様々な変更及び修正
を加えることが可能であることは明白である。
【００３１】
【発明の効果】本発明は上述のように構成したので、高
出力インピーダンス及び低飽和電圧を有し、プロセスの
変動及び動作温度の変化による影響を受けることのな
い、効率の良い電流源回路を提供することが可能とな
る。
【図面の簡単な説明】
【図１】従来の基本的な電流ミラー回路の一例を示す回
路図である。
【図２】ＭＯＳ技術での従来のウィルソン電流ミラー回
路の一例を示す回路図である。
【図３】従来の改良されたウィルソン電流ミラー回路の
一例を示す回路図である。
【図４】従来のカスコード電流ミラー回路の一例を示す
回路図である。
【図５】従来の他の電流ミラー回路の一例を示す回路図
である。
【図６】従来の他の電流ミラー回路の一例を示す回路図
である。
【図７】従来の他の電流ミラー回路の一例を示す回路図
である。
【図８】従来の他の電流ミラー回路の一例を示す回路図
である。
【図９】従来の他の電流ミラー回路の一例を示す回路図
である。
【図１０】従来の他の電流ミラー回路の一例を示す回路
図である。
【図１１】本発明の原理に従って構成されたエンハンス
メント／デプリーション・モード・カスコード電流ミラ
ー回路の一実施例を示す回路図である。
【図１２】本発明の原理に従って構成されたエンハンス
メント／デプリーション・モード・カスコード電流ミラ
ー回路の別の実施例を示す回路図である。
【図１３】本発明の原理に従って構成されたエンハンス
メント／デプリーション・モード・カスコード電流ミラ
ー回路の別の実施例を示す回路図である。
【図１４】本発明の原理に従って構成された電流ミラー
回路の出力電流と出力電圧との比較を表すグラフであ
る。
【図１５】従来のバイポーラ電圧基準を概略的に示す回
路図である。
【図１６】本発明に従って構成されたバイポーラ電流ミ
ラー回路の一実施例を概略的に示す回路図である。
【符号の説明】
Ｍ1,Ｍ2 エンハンスメントモードトランジスタ Ｍ3,Ｍ4 デプリーションモードトランジスタ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】ソースとゲートとドレーンとを備えた第１
    のエンハンスメントモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第２のエンハンス
    メントモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第３のデプリーシ
    ョンモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第４のデプリーシ
    ョンモードＭＯＳトランジスタとからなり、 前記第１のトランジスタのソース及び前記第２のトラン
    ジスタのソースが共通電圧源に接続され、 前記第１のトランジスタのドレーンが前記第３のトラン
    ジスタのソースに接続されると共に前記第２のトランジ
    スタのドレーンが前記第４のトランジスタのソースに接
    続され、 前記第１のトランジスタのゲートが前記第２のトランジ
    スタのゲートに接続されると共に前記第３のトランジス
    タのゲートが前記第４のトランジスタのゲートに接続さ
    れ、 前記第３のトランジスタが前記第１のトランジスタのド
    レーン及びゲート間で動作するように前記第３のトラン
    ジスタのゲートがその第３のトランジスタのドレーンに
    も接続され、前記第１のトランジスタのドレーンと前記
    第２のトランジスタのドレーンとを同様の電圧に保持し
    て前記第２及び第４のトランジスタを通る出力電流を生
    成するようにしたことを特徴とする、電流ミラー回路。
  2. 【請求項２】前記第１及び第２のトランジスタがほぼ等
    しいしきい電圧を有し、前記第３及び第４のトランジス
    タがほぼ等しいしきい電圧を有することを特徴とする、
    請求項１記載の電流ミラー回路。
  3. 【請求項３】コレクタとベースとエミッタとを備えると
    共に第１のしきい電圧を有する第１のバイポーラトラン
    ジスタと、 コレクタとベースとエミッタとを備えると共に第２のし
    きい電圧を有する第２のバイポーラトランジスタと、 コレクタとベースとエミッタとを備えると共に前記第１
    のしきい電圧より小さいしきい電圧を有する第３のバイ
    ポーラトランジスタと、 コレクタとベースとエミッタとを備えると共に前記第２
    のしきい電圧より小さいしきい電圧を有する第４のバイ
    ポーラトランジスタとからなり、 前記第１のトランジスタのエミッタ及び前記第２のトラ
    ンジスタのエミッタが共通接地に接続され、 前記第１のトランジスタのコレクタが前記第３のトラン
    ジスタのエミッタに接続されると共に前記第２のトラン
    ジスタのコレクタが前記第４のトランジスタのエミッタ
    に接続され、 前記第１のトランジスタのベースが前記第２のトランジ
    スタのベースと前記第３のトランジスタのベースと前記
    第４のトランジスタのベースとに接続され、 前記第３のトランジスタが前記第１のトランジスタのコ
    レクタ及びベース間で動作するように前記第３のトラン
    ジスタのベースがその第３のトランジスタのコレクタに
    も接続され、前記第１のトランジスタのコレクタと前記
    第２のトランジスタのコレクタとを同様の電圧に保持し
    て前記第２及び第４のトランジスタを通る出力電流を生
    成するようにしたことを特徴とする、電流ミラー回
    路。、
  4. 【請求項４】前記第１及び第２のバイポーラトランジス
    タがシリコンからなり、前記第３及び第４のバイポーラ
    トランジスタがゲルマニウムからなることを特徴とす
    る、請求項３記載の電流ミラー回路。
  5. 【請求項５】前記第１及び第２のバイポーラトランジス
    タのしきい電圧がほぼ等しく、前記第３及び第４のバイ
    ポーラトランジスタのしきい電圧がほぼ等しいことを特
    徴とする、請求項３記載の電流ミラー回路。
  6. 【請求項６】前記第１及び第２のバイポーラトランジス
    タがシリコンからなり、前記第３及び第４のバイポーラ
    トランジスタがゲルマニウムからなることを特徴とす
    る、請求項５記載の電流ミラー回路。
  7. 【請求項７】ソースとゲートとドレーンとを備えた第１
    のエンハンスメントモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第２のエンハンス
    メントモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第３のデプリーシ
    ョンモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第４のデプリーシ
    ョンモードＭＯＳトランジスタとからなり、 前記第１のトランジスタのソース及び前記第２のトラン
    ジスタのソースが共通電圧源に接続され、 前記第１のトランジスタのドレーンが前記第３のトラン
    ジスタのソースに接続されると共に前記第２のトランジ
    スタのドレーンが前記第４のトランジスタのソースに接
    続され、 前記共通電圧源と前記第１のトランジスタのゲートとの
    間で動作するように前記第１のトランジスタのゲートが
    前記第２のトランジスタのゲートに接続されると共に前
    記第２のトランジスタのゲートがその第２のトランジス
    タのドレーンにも接続され、 前記第３のトランジスタが前記第１のトランジスタのド
    レーンと前記第４のトランジスタのゲートとの間で動作
    するように前記第３のトランジスタのゲートが前記第４
    のトランジスタのゲートに接続されると共に前記第３の
    トランジスタのゲートがその第３のトランジスタのドレ
    ーンにも接続され、前記第１のトランジスタのドレーン
    と前記第２のトランジスタのドレーンとを同様の電圧に
    保持して前記第２及び第４のトランジスタを通る出力電
    流を生成するようにしたことを特徴とする、電流ミラー
    回路。
  8. 【請求項８】前記第１及び第２のトランジスタがほぼ等
    しいしきい電圧を有し、前記第３及び第４のトランジス
    タがほぼ等しいしきい電圧を有することを特徴とする、
    請求項７記載の電流ミラー回路。
  9. 【請求項９】コレクタとベースとエミッタとを備えると
    共に第１のしきい電圧を有する第１のバイポーラトラン
    ジスタと、 コレクタとベースとエミッタとを備えると共に第２のし
    きい電圧を有する第２のバイポーラトランジスタと、 コレクタとベースとエミッタとを備えると共に前記第１
    のしきい電圧より小さいしきい電圧を有する第３のバイ
    ポーラトランジスタと、 コレクタとベースとエミッタとを備えると共に前記第２
    のしきい電圧より小さいしきい電圧を有する第４のバイ
    ポーラトランジスタとからなり、 前記第１のトランジスタのエミッタ及び前記第２のトラ
    ンジスタのエミッタが共通接地に接続され、 前記第１のトランジスタのコレクタが前記第３のトラン
    ジスタのエミッタに接続されると共に前記第２のトラン
    ジスタのコレクタが前記第４のトランジスタのエミッタ
    に接続され、 前記共通電圧源と前記第１のトランジスタのベースとの
    間で動作するように前記第１のトランジスタのベースが
    前記第２のトランジスタのベースに接続されると共に前
    記第２のトランジスタのベースがその第２のトランジス
    タのコレクタにも接続され、 前記第３のトランジスタが前記第１のトランジスタのコ
    レクタと前記第４のトランジスタのベースとの間で動作
    するように前記第３のトランジスタのベースが前記第４
    のトランジスタのベースに接続されると共に前記第３の
    トランジスタのベースがその第３のトランジスタのコレ
    クタにも接続され、前記第１のトランジスタのコレクタ
    と前記第２のトランジスタのコレクタとを同様の電圧に
    保持して前記第２及び第４のトランジスタを通る出力電
    流を生成するようにしたことを特徴とする、電流ミラー
    回路。
  10. 【請求項１０】前記第１及び第２のバイポーラトランジ
    スタがシリコンからなり、前記第３及び第４のバイポー
    ラトランジスタがゲルマニウムからなることを特徴とす
    る、請求項９記載の電流ミラー回路。
  11. 【請求項１１】前記第１及び第２のバイポーラトランジ
    スタのしきい電圧がほぼ等しく、前記第３及び第４のバ
    イポーラトランジスタのしきい電圧がほぼ等しいことを
    特徴とする、請求項９記載の電流ミラー回路。
  12. 【請求項１２】前記第１及び第２のバイポーラトランジ
    スタがシリコンからなり、前記第３及び第４のバイポー
    ラトランジスタがゲルマニウムからなることを特徴とす
    る、請求項１１記載の電流ミラー回路。
  13. 【請求項１３】ソースとゲートとドレーンとを備えた第
    １のエンハンスメントモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第２のエンハンス
    メントモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第３のデプリーシ
    ョンモードＭＯＳトランジスタと、 ソースとゲートとドレーンとを備えた第４のデプリーシ
    ョンモードＭＯＳトランジスタとからなり、 前記第１のトランジスタのソース及び前記第２のトラン
    ジスタのソースが共通電圧源に接続され、 前記第１のトランジスタのドレーンが前記第３のトラン
    ジスタのソースに接続されると共に前記第２のトランジ
    スタのドレーンが前記第４のトランジスタのソースに接
    続され、 前記共通電圧源と前記第２のトランジスタのゲートとの
    間で動作するように前記第１のトランジスタのゲートが
    前記第２のトランジスタのゲートに接続されると共に前
    記第１のトランジスタのゲートがその第１のトランジス
    タのドレーンにも接続され、 前記第３のトランジスタが前記第１のトランジスタのド
    レーンと前記第４のトランジスタのゲートとの間で動作
    するように前記第３のトランジスタのゲートが前記第４
    のトランジスタのゲートに接続されると共に前記第３の
    トランジスタのゲートがその第３のトランジスタのドレ
    ーンにも接続され、前記第１のトランジスタのドレーン
    と前記第２のトランジスタのドレーンとを同様の電圧に
    保持して前記第２及び第４のトランジスタを通る出力電
    流を生成するようにしたことを特徴とする、電流ミラー
    回路。
  14. 【請求項１４】前記第１及び第２のトランジスタのしき
    い電圧がほぼ等しく、前記第３及び第４のトランジスタ
    のしきい電圧がほぼ等しいことを特徴とする、請求項１
    ３記載の電流ミラー回路。
  15. 【請求項１５】コレクタとベースとエミッタとを備える
    と共に第１のしきい電圧を有する第１のバイポーラトラ
    ンジスタと、 コレクタとベースとエミッタとを備えると共に第２のし
    きい電圧を有する第２のバイポーラトランジスタと、 コレクタとベースとエミッタとを備えると共に前記第１
    のしきい電圧より小さいしきい電圧を有する第３のバイ
    ポーラトランジスタと、 コレクタとベースとエミッタとを備えると共に前記第２
    のしきい電圧より小さいしきい電圧を有する第４のバイ
    ポーラトランジスタとからなり、 前記第１のトランジスタのエミッタ及び前記第２のトラ
    ンジスタのエミッタが共通接地に接続され、 前記第１のトランジスタのコレクタが前記第３のトラン
    ジスタのエミッタに接続されると共に前記第２のトラン
    ジスタのコレクタが前記第４のトランジスタのエミッタ
    に接続され、 前記共通電圧源と前記第２のトランジスタのベースとの
    間で動作するように前記第１のトランジスタのベースが
    前記第２のトランジスタのベースに接続されると共に前
    記第１のトランジスタのベースがその第１のトランジス
    タのコレクタにも接続され、 前記第３のトランジスタが前記第１のトランジスタのコ
    レクタと前記第４のトランジスタのベースとの間で動作
    するように前記第３のトランジスタのベースが前記第４
    のトランジスタのベースに接続されると共に前記第３の
    トランジスタのベースがその第３のトランジスタのコレ
    クタにも接続され、前記第１のトランジスタのコレクタ
    と前記第２のトランジスタのコレクタとを同様の電圧に
    保持して前記第２及び第４のトランジスタを通る出力電
    流を生成するようにしたことを特徴とする、電流ミラー
    回路。
  16. 【請求項１６】前記第１及び第２のバイポーラトランジ
    スタがシリコンからなり、前記第３及び第４のバイポー
    ラトランジスタがゲルマニウムからなることを特徴とす
    る、請求項１５記載の電流ミラー回路。
  17. 【請求項１７】前記第１及び第２のバイポーラトランジ
    スタのしきい電圧がほぼ等しく、前記第３及び第４のバ
    イポーラトランジスタのしきい電圧がほぼ等しいことを
    特徴とする、請求項１５記載の電流ミラー回路。
  18. 【請求項１８】前記第１及び第２のバイポーラトランジ
    スタがシリコンからなり、前記第３及び第４のバイポー
    ラトランジスタがゲルマニウムからなることを特徴とす
    る、請求項１７記載の電流ミラー回路。
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