JPH0613564A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0613564A JPH0613564A JP4169182A JP16918292A JPH0613564A JP H0613564 A JPH0613564 A JP H0613564A JP 4169182 A JP4169182 A JP 4169182A JP 16918292 A JP16918292 A JP 16918292A JP H0613564 A JPH0613564 A JP H0613564A
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- region
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Abstract
(57)【要約】
【目的】 パターンの微細化やチップ面積の拡大を防止
し、ＲＯＭのメモリセルの容量を大きくする。 【構成】 シリコン基板１０にビット線となるＮ型の不
純物領域１１が形成され、この不純物領域１１を被う酸
化膜１２上に不純物領域１１と交差してワード線となる
多結晶シリコン電極１３が形成される。さらに、多結晶
シリコン電極１３を被う酸化膜１４上に多結晶シリコン
層１５が形成され、この多結晶シリコン層１５内に多結
晶シリコン電極１３と交差してビット線となるＮ型の不
純物領域１６が形成される。多結晶シリコン電極１３と
シリコン基板１０内の不純物領域１１とで下層側のメモ
リセルトランジスタが構成され、多結晶シリコン電極１
３と多結晶シリコン層１５内の不純物領域１６とで上層
側のメモリセルトランジスタが構成される。
し、ＲＯＭのメモリセルの容量を大きくする。 【構成】 シリコン基板１０にビット線となるＮ型の不
純物領域１１が形成され、この不純物領域１１を被う酸
化膜１２上に不純物領域１１と交差してワード線となる
多結晶シリコン電極１３が形成される。さらに、多結晶
シリコン電極１３を被う酸化膜１４上に多結晶シリコン
層１５が形成され、この多結晶シリコン層１５内に多結
晶シリコン電極１３と交差してビット線となるＮ型の不
純物領域１６が形成される。多結晶シリコン電極１３と
シリコン基板１０内の不純物領域１１とで下層側のメモ
リセルトランジスタが構成され、多結晶シリコン電極１
３と多結晶シリコン層１５内の不純物領域１６とで上層
側のメモリセルトランジスタが構成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、特
に読み出し専用メモリ（Read Only Memory）のメモリセ
ル構造に関する。
に読み出し専用メモリ（Read Only Memory）のメモリセ
ル構造に関する。
【０００２】
【従来の技術】マスクＲＯＭ等の読み出し専用メモリに
おいては、行列配置された複数のメモリセルに対応し、
複数のビット線及びワード線が互いに交差するように配
列される。一般に、ＲＯＭの場合には、１つのメモリセ
ルに１つのＭＯＳトランジスタが対応付けられ、アドレ
スデータに基づいて指定されるトランジスタがオンする
か否かによってデータの判定を行うように構成される。
おいては、行列配置された複数のメモリセルに対応し、
複数のビット線及びワード線が互いに交差するように配
列される。一般に、ＲＯＭの場合には、１つのメモリセ
ルに１つのＭＯＳトランジスタが対応付けられ、アドレ
スデータに基づいて指定されるトランジスタがオンする
か否かによってデータの判定を行うように構成される。
【０００３】図８は、従来のメモリ装置のメモリセル部
分の平面図で、図９は、そのＸ−Ｘ線の断面図である。
Ｐ型の導電型を示すシリコン基板１の表面部分に、ビッ
ト線となる複数のＮ型の不純物領域２が一定の間隔をお
いて互いに並行に配列される。この不純物領域２は、例
えばヒ素（Ａｓ）イオンを注入して形成され、メモリセ
ルを成すトランジスタのソース、ドレインとして働くよ
うに構成される。不純物領域２が形成されたシリコン基
板１上には、ワード線となる複数のゲート電極３が、シ
リコン酸化膜４を介して不純物領域２と交差するように
配列され、不純物領域２と共にＮチャンネル型のＭＯＳ
トランジスタ５を構成する。そして、このＭＯＳトラン
ジスタ５のゲート領域には、書き込みデータと対応付け
られて選択的にＰ型の不純物注入領域６が形成される。
これにより、不純物注入領域６が形成されたＭＯＳトラ
ンジスタ５については閾値電圧が変動するため、不純物
注入領域６が形成されていないＭＯＳトランジスタ５と
異なる動作特性を示すことになる。即ち、不純物注入領
域６が形成されていないＭＯＳトランジスタ５について
は、隣り合う不純物領域２の間に所定の電位差を与え、
ゲート電極３をハイレベルとするとオン状態となり、不
純物領域２の間に電流が流れるが、不純物注入領域６が
形成されたＭＯＳトランジスタ５については、ゲート電
極３をハイレベルとしてもオン状態とならず、不純物領
域２の間に電流は流れない。そこで、「１」及び「０」
のデータと対応付けるようにして所望のアドレスのＭＯ
Ｓトランジスタ５のゲート領域に不純物注入領域６を選
択的に形成することで、データの書き込みを行うことが
できる。また、データの読み出しについては、不純物領
域２に接続されるセンスアンプで不純物領域２の間に流
れる電流を検知することにより、アドレスデータに応答
して活性化されるＭＯＳトランジスタ５のオン／オフが
判定される。
分の平面図で、図９は、そのＸ−Ｘ線の断面図である。
Ｐ型の導電型を示すシリコン基板１の表面部分に、ビッ
ト線となる複数のＮ型の不純物領域２が一定の間隔をお
いて互いに並行に配列される。この不純物領域２は、例
えばヒ素（Ａｓ）イオンを注入して形成され、メモリセ
ルを成すトランジスタのソース、ドレインとして働くよ
うに構成される。不純物領域２が形成されたシリコン基
板１上には、ワード線となる複数のゲート電極３が、シ
リコン酸化膜４を介して不純物領域２と交差するように
配列され、不純物領域２と共にＮチャンネル型のＭＯＳ
トランジスタ５を構成する。そして、このＭＯＳトラン
ジスタ５のゲート領域には、書き込みデータと対応付け
られて選択的にＰ型の不純物注入領域６が形成される。
これにより、不純物注入領域６が形成されたＭＯＳトラ
ンジスタ５については閾値電圧が変動するため、不純物
注入領域６が形成されていないＭＯＳトランジスタ５と
異なる動作特性を示すことになる。即ち、不純物注入領
域６が形成されていないＭＯＳトランジスタ５について
は、隣り合う不純物領域２の間に所定の電位差を与え、
ゲート電極３をハイレベルとするとオン状態となり、不
純物領域２の間に電流が流れるが、不純物注入領域６が
形成されたＭＯＳトランジスタ５については、ゲート電
極３をハイレベルとしてもオン状態とならず、不純物領
域２の間に電流は流れない。そこで、「１」及び「０」
のデータと対応付けるようにして所望のアドレスのＭＯ
Ｓトランジスタ５のゲート領域に不純物注入領域６を選
択的に形成することで、データの書き込みを行うことが
できる。また、データの読み出しについては、不純物領
域２に接続されるセンスアンプで不純物領域２の間に流
れる電流を検知することにより、アドレスデータに応答
して活性化されるＭＯＳトランジスタ５のオン／オフが
判定される。
【０００４】
【発明が解決しようとする課題】ところで、メモリセル
の容量を大きくしようとする場合には、メモリセルを構
成するトランジスタの数を増設する必要があり、これに
伴ってメモリセルが基板上に占める面積が拡大される。
このため、チップサイズが大きくなり、ウェハーあたり
に得られるチップ数が少なくなって製造コストを上昇さ
せることになる。また、トランジスタサイズ自体を小さ
くしてメモリセルの面積の拡大を防止することも考えら
れるが、ある程度以上のトランジスタサイズの縮小、即
ちパターンの微細化は、製造歩留まりの低下を招くため
に製造コストを十分に低減できず、結果的にコスト高と
なる虞れがある。
の容量を大きくしようとする場合には、メモリセルを構
成するトランジスタの数を増設する必要があり、これに
伴ってメモリセルが基板上に占める面積が拡大される。
このため、チップサイズが大きくなり、ウェハーあたり
に得られるチップ数が少なくなって製造コストを上昇さ
せることになる。また、トランジスタサイズ自体を小さ
くしてメモリセルの面積の拡大を防止することも考えら
れるが、ある程度以上のトランジスタサイズの縮小、即
ちパターンの微細化は、製造歩留まりの低下を招くため
に製造コストを十分に低減できず、結果的にコスト高と
なる虞れがある。
【０００５】そこで本発明は、メモリセルの面積の拡大
やパターンの微細化を伴うことなくメモルセルの容量を
大きくすることを目的とする。
やパターンの微細化を伴うことなくメモルセルの容量を
大きくすることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の表面近
傍に互いに一定の間隔を空けて平行に配列される逆導電
型の複数の第１の不純物領域と、上記半導体基板の一主
面上に上記第１の半導体領域を被って積層される第１の
ゲート絶縁膜と、このゲート絶縁膜上に上記第１の不純
物領域と交差して互いに平行に配列される複数のゲート
電極と、上記半導体基板の一主面上に上記ゲート電極を
被って積層される第２のゲート絶縁膜と、この第２のゲ
ート絶縁膜上に積層される半導体層と、上記ゲート電極
と交差し、互いに一定の間隔を空けて上記半導体層内に
配列される逆導電型の複数の第２の不純物領域と、を備
え、上記第１の不純物領域と上記ゲート電極とが形成す
るトランジスタ、及び上記第２の不純物領域と上記ゲー
ト電極とが形成するトランジスタの閾値電圧を所定のデ
ータと対応付けて選択的に変動させることにある。
解決するためになされたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の表面近
傍に互いに一定の間隔を空けて平行に配列される逆導電
型の複数の第１の不純物領域と、上記半導体基板の一主
面上に上記第１の半導体領域を被って積層される第１の
ゲート絶縁膜と、このゲート絶縁膜上に上記第１の不純
物領域と交差して互いに平行に配列される複数のゲート
電極と、上記半導体基板の一主面上に上記ゲート電極を
被って積層される第２のゲート絶縁膜と、この第２のゲ
ート絶縁膜上に積層される半導体層と、上記ゲート電極
と交差し、互いに一定の間隔を空けて上記半導体層内に
配列される逆導電型の複数の第２の不純物領域と、を備
え、上記第１の不純物領域と上記ゲート電極とが形成す
るトランジスタ、及び上記第２の不純物領域と上記ゲー
ト電極とが形成するトランジスタの閾値電圧を所定のデ
ータと対応付けて選択的に変動させることにある。
【０００７】
【作用】本発明によれば、ワード線となるゲート電極の
半導体基板側と半導体層側とにそれぞれメモリセルを構
成するトランジスタが形成され、基板側にのみトランジ
スタが形成される場合と比較して、同じ長さのワード線
に２倍の容量のメモリセルが対応付けられる。従って、
メモリセルが２層構造となり、同一面積で約２倍の容量
を得ることが可能になる。
半導体基板側と半導体層側とにそれぞれメモリセルを構
成するトランジスタが形成され、基板側にのみトランジ
スタが形成される場合と比較して、同じ長さのワード線
に２倍の容量のメモリセルが対応付けられる。従って、
メモリセルが２層構造となり、同一面積で約２倍の容量
を得ることが可能になる。
【０００８】
【実施例】図１は、本発明の半導体メモリ装置のメモリ
セルの構造を示す斜視図で、一部を断面としている。シ
リコン基板１０は、Ｐ型の導電型を示し、その表面部分
には複数のＮ型の不純物領域１１が一定の間隔を空けて
互いに平行に配列される。この不純物領域１１は、メモ
リセルのビット線となるもので、メモリセル領域を横切
るようにしてＮ型の不純物、例えばリン（Ｐ）が注入さ
れて形成される。このシリコン基板１０の表面上には、
第１のゲート絶縁膜となる酸化膜１２が不純物領域１１
を被って積層され、この酸化膜１２上に複数の多結晶シ
リコン電極１３が互いに平行に配列される。この多結晶
シリコン電極１３は、メモリセルのワード線となるもの
で、Ｎ型の不純物が注入されて抵抗値が低減され、ビッ
ト線となる不純物領域１１に交差してメモリセル領域を
横切るようにして形成される。そして、これらの多結晶
シリコン電極１３を被って、第２のゲート絶縁膜となる
酸化膜１４が積層され、さらにこの酸化膜１４上に多結
晶シリコン層１５が積層される。この多結晶シリコン層
１５は、多結晶シリコン電極１３に比して不純物濃度が
低下されて抵抗値が十分に高く設定され、トランジスタ
のチャネルが形成される半導体層として利用される。ま
た、この多結晶シリコン層１５内には、多結晶シリコン
電極１３と交差する複数のＮ型の不純物領域１６が、シ
リコン基板１０の不純物領域１１と同様にして配列され
る。この不純物領域１６は、不純物領域１１と併せてメ
モリセルのビット線となるもので、リン等のＮ型の不純
物を多結晶シリコン層１５を透過するように注入して形
成される。これにより、多結晶シリコン電極１３をゲー
トとし、不純物領域１６をソース及びドレインとするコ
プレーナ型の薄膜トランジスタが形成される。従って、
シリコン基板１０に形成された不純物領域１０と多結晶
シリコン電極１３とにより１層目のメモリセルトランジ
スタが構成され、多結晶シリコン層１５に形成された不
純物領域１６と多結晶シリコン電極１３とにより２層目
のメモリセルトランジスタが構成されて２層構造のメモ
リセルが実現される。
セルの構造を示す斜視図で、一部を断面としている。シ
リコン基板１０は、Ｐ型の導電型を示し、その表面部分
には複数のＮ型の不純物領域１１が一定の間隔を空けて
互いに平行に配列される。この不純物領域１１は、メモ
リセルのビット線となるもので、メモリセル領域を横切
るようにしてＮ型の不純物、例えばリン（Ｐ）が注入さ
れて形成される。このシリコン基板１０の表面上には、
第１のゲート絶縁膜となる酸化膜１２が不純物領域１１
を被って積層され、この酸化膜１２上に複数の多結晶シ
リコン電極１３が互いに平行に配列される。この多結晶
シリコン電極１３は、メモリセルのワード線となるもの
で、Ｎ型の不純物が注入されて抵抗値が低減され、ビッ
ト線となる不純物領域１１に交差してメモリセル領域を
横切るようにして形成される。そして、これらの多結晶
シリコン電極１３を被って、第２のゲート絶縁膜となる
酸化膜１４が積層され、さらにこの酸化膜１４上に多結
晶シリコン層１５が積層される。この多結晶シリコン層
１５は、多結晶シリコン電極１３に比して不純物濃度が
低下されて抵抗値が十分に高く設定され、トランジスタ
のチャネルが形成される半導体層として利用される。ま
た、この多結晶シリコン層１５内には、多結晶シリコン
電極１３と交差する複数のＮ型の不純物領域１６が、シ
リコン基板１０の不純物領域１１と同様にして配列され
る。この不純物領域１６は、不純物領域１１と併せてメ
モリセルのビット線となるもので、リン等のＮ型の不純
物を多結晶シリコン層１５を透過するように注入して形
成される。これにより、多結晶シリコン電極１３をゲー
トとし、不純物領域１６をソース及びドレインとするコ
プレーナ型の薄膜トランジスタが形成される。従って、
シリコン基板１０に形成された不純物領域１０と多結晶
シリコン電極１３とにより１層目のメモリセルトランジ
スタが構成され、多結晶シリコン層１５に形成された不
純物領域１６と多結晶シリコン電極１３とにより２層目
のメモリセルトランジスタが構成されて２層構造のメモ
リセルが実現される。
【０００９】そこで、各メモリセルトランジスタのチャ
ネル領域、即ち多結晶シリコン電極１３と酸化膜１２あ
るいは１４を介して接するシリコン基板１０及び多結晶
シリコン層１５の特定の領域に、書き込みデータと対応
付けてボロン（Ｂ）等のＰ型の不純物を選択的に注入し
てトランジスタの閾値電圧を変動させることでメモリセ
ルに所定のデータが設定される。
ネル領域、即ち多結晶シリコン電極１３と酸化膜１２あ
るいは１４を介して接するシリコン基板１０及び多結晶
シリコン層１５の特定の領域に、書き込みデータと対応
付けてボロン（Ｂ）等のＰ型の不純物を選択的に注入し
てトランジスタの閾値電圧を変動させることでメモリセ
ルに所定のデータが設定される。
【００１０】図２及び図３は、それぞれ図１のＸ−Ｘ線
及びＹ−Ｙ線の断面図で、１層目及び２層目共にＮＯＲ
型のＲＯＭを構成する場合を示し、図４は、そのときの
回路図である。１層目のメモリセルにデータを設定する
不純物注入領域１７は、不純物領域１１の間のシリコン
基板１０領域に選択的に形成され、この不純物注入領域
１７に隣接する不純物領域１０をソース及びドレインと
するトランジスタの閾値電圧を高くしている。また、２
層目のメモリセルにデータを設定する不純物注入領域１
８は、不純物領域１６の間の多結晶シリコン層１５領域
に選択的に形成され、この不純物領域１８に隣接する不
純物領域１６をソース及びドレインとするトランジスタ
の閾値電圧を高くしている。そこで、各メモリセルより
データを読み出す際には、図４に示すように、ビット線
を成す各不純物領域１１あるいは１６に電源電圧ＶCC及
び接地電圧ＶSSを交互に印加して各トランジスタのソー
ス、ドレイン間に一定の電位差を与え、アドレスデータ
に従ってワード線（多結晶シリコン電極１３）を選択的
に活性化したときに指定されたアドレスのトランジスタ
に電流が流れるか否かを判定する。即ち、通常のトラン
ジスタについては、ワード線が活性化されて所定の電圧
が印加されるとオンしてソースからドレインに電流が流
れるのに対して、不純物注入領域１７あるいは１８が形
成されるトランジスタについては、閾値電圧が高く設定
されてワード線に所定の電圧が与えられたとしてもオン
せず、ソースからドレインに電流が流れない。このた
め、アドレスデータにより指定されるトランジスタがオ
ンする場合とオンしない場合とで、一対の不純物領域１
１及び１６の間の電位差の変化に差が生じ、この差が不
純物領域１１及び１６に選択的に接続されるセンスアン
プにより判定される。
及びＹ−Ｙ線の断面図で、１層目及び２層目共にＮＯＲ
型のＲＯＭを構成する場合を示し、図４は、そのときの
回路図である。１層目のメモリセルにデータを設定する
不純物注入領域１７は、不純物領域１１の間のシリコン
基板１０領域に選択的に形成され、この不純物注入領域
１７に隣接する不純物領域１０をソース及びドレインと
するトランジスタの閾値電圧を高くしている。また、２
層目のメモリセルにデータを設定する不純物注入領域１
８は、不純物領域１６の間の多結晶シリコン層１５領域
に選択的に形成され、この不純物領域１８に隣接する不
純物領域１６をソース及びドレインとするトランジスタ
の閾値電圧を高くしている。そこで、各メモリセルより
データを読み出す際には、図４に示すように、ビット線
を成す各不純物領域１１あるいは１６に電源電圧ＶCC及
び接地電圧ＶSSを交互に印加して各トランジスタのソー
ス、ドレイン間に一定の電位差を与え、アドレスデータ
に従ってワード線（多結晶シリコン電極１３）を選択的
に活性化したときに指定されたアドレスのトランジスタ
に電流が流れるか否かを判定する。即ち、通常のトラン
ジスタについては、ワード線が活性化されて所定の電圧
が印加されるとオンしてソースからドレインに電流が流
れるのに対して、不純物注入領域１７あるいは１８が形
成されるトランジスタについては、閾値電圧が高く設定
されてワード線に所定の電圧が与えられたとしてもオン
せず、ソースからドレインに電流が流れない。このた
め、アドレスデータにより指定されるトランジスタがオ
ンする場合とオンしない場合とで、一対の不純物領域１
１及び１６の間の電位差の変化に差が生じ、この差が不
純物領域１１及び１６に選択的に接続されるセンスアン
プにより判定される。
【００１１】図５及び図６は、それぞれ図１のＸ−Ｘ線
及びＺ−Ｚ線の断面図で、１層目にＮＯＲ型のＲＯＭを
構成し、２層目にＮＡＮＤ型のＲＯＭを構成する場合を
示し、図４は、そのときの回路図である。１層目のメモ
リセルにデータを設定する不純物注入領域１７は、図２
及び図３と同一で、不純物領域１１の間の特定領域に選
択的に形成されて多結晶シリコン電極１３と不純物領域
１１とで構成されるトランジスタの閾値電圧を高く設定
する。２層目のメモリセルにデータを設定する不純物注
入領域１９は、多結晶シリコン層１５内の不純物領域１
６と多結晶シリコン電極１３とが交差する領域にＰ型の
不純物を選択的に注入して形成され、これにより不純物
領域１６のＮ型の不純物濃度が低減されて不純物領域１
６と多結晶シリコン電極１３との交点に形成されるトラ
ンジスタがデプリション型からエンハンスメント型に反
転される。そこで、２層目のメモリセルからデータを読
み出す際には、図７に示すように、不純物領域１６の両
端に電源電圧ＶCC及び接地電圧ＶSSを印加し、アドレス
データに対応して選択的に多結晶シリコン電極１３が活
性化されるトランジスタがオフするか否かを判定する。
２層目のメモリセルにおいては、不純物領域１６と多結
晶シリコン電極１３との交点に形成されて直列に接続さ
れるトランジスタが通常デプリション型を成し、多結晶
シリコン電極１３が非選択状態のとき、及び活性化され
たときに何れもオン状態となるのに対して、不純物注入
領域１９の形成によりエンハンスメント型に反転された
トランジスタは、多結晶シリコン電極１３が活性化され
て所定の電位が印加されたときにオフすることになる。
このため、アドレスデータに従って指定されるトランジ
スタのオン、オフが、直列接続されたトランジスタを流
れる電流の有無となって表れ、この電流の有無による不
純物領域１６の電位変動が、不純物領域１６に選択的に
接続されるセンスアンプにより判定される。
及びＺ−Ｚ線の断面図で、１層目にＮＯＲ型のＲＯＭを
構成し、２層目にＮＡＮＤ型のＲＯＭを構成する場合を
示し、図４は、そのときの回路図である。１層目のメモ
リセルにデータを設定する不純物注入領域１７は、図２
及び図３と同一で、不純物領域１１の間の特定領域に選
択的に形成されて多結晶シリコン電極１３と不純物領域
１１とで構成されるトランジスタの閾値電圧を高く設定
する。２層目のメモリセルにデータを設定する不純物注
入領域１９は、多結晶シリコン層１５内の不純物領域１
６と多結晶シリコン電極１３とが交差する領域にＰ型の
不純物を選択的に注入して形成され、これにより不純物
領域１６のＮ型の不純物濃度が低減されて不純物領域１
６と多結晶シリコン電極１３との交点に形成されるトラ
ンジスタがデプリション型からエンハンスメント型に反
転される。そこで、２層目のメモリセルからデータを読
み出す際には、図７に示すように、不純物領域１６の両
端に電源電圧ＶCC及び接地電圧ＶSSを印加し、アドレス
データに対応して選択的に多結晶シリコン電極１３が活
性化されるトランジスタがオフするか否かを判定する。
２層目のメモリセルにおいては、不純物領域１６と多結
晶シリコン電極１３との交点に形成されて直列に接続さ
れるトランジスタが通常デプリション型を成し、多結晶
シリコン電極１３が非選択状態のとき、及び活性化され
たときに何れもオン状態となるのに対して、不純物注入
領域１９の形成によりエンハンスメント型に反転された
トランジスタは、多結晶シリコン電極１３が活性化され
て所定の電位が印加されたときにオフすることになる。
このため、アドレスデータに従って指定されるトランジ
スタのオン、オフが、直列接続されたトランジスタを流
れる電流の有無となって表れ、この電流の有無による不
純物領域１６の電位変動が、不純物領域１６に選択的に
接続されるセンスアンプにより判定される。
【００１２】なお、２層目のメモリセルへのデータの設
定については、多結晶シリコン層１５に不純物領域１６
を形成するとき、予めデータ設定のための注入をすべき
領域を除いてＮ型の不純物の注入を行うようにすること
でも実現することができる。この場合、多結晶シリコン
層１５へ不純物を注入する工程が１工程少なくなるた
め、この方法を用いた方が製造工程の簡略化が可能であ
る。
定については、多結晶シリコン層１５に不純物領域１６
を形成するとき、予めデータ設定のための注入をすべき
領域を除いてＮ型の不純物の注入を行うようにすること
でも実現することができる。この場合、多結晶シリコン
層１５へ不純物を注入する工程が１工程少なくなるた
め、この方法を用いた方が製造工程の簡略化が可能であ
る。
【００１３】
【発明の効果】本発明によれば、ワード線となる多結晶
シリコン電極の下層側と上層側とにそれぞれメモリセル
トランジスタが対応付けられるため、同等のチップ面積
に約２倍の容量のメモリセルを形成でき、パターの微細
化やチップ面積の拡大を伴うことなくメモリ容量の増大
が可能である。また、同等の容量の場合には、チップ面
積を１／２程度に小さくすることができ、製造コストの
低減が図れる。
シリコン電極の下層側と上層側とにそれぞれメモリセル
トランジスタが対応付けられるため、同等のチップ面積
に約２倍の容量のメモリセルを形成でき、パターの微細
化やチップ面積の拡大を伴うことなくメモリ容量の増大
が可能である。また、同等の容量の場合には、チップ面
積を１／２程度に小さくすることができ、製造コストの
低減が図れる。
【図１】本発明の半導体メモリ装置のメモリセルの構造
を示す斜視図である。
を示す斜視図である。
【図２】下層側及び上層側をＮＯＲ型のＲＯＭとしたメ
モリセルの断面図である。
モリセルの断面図である。
【図３】下層側及び上層側をＮＯＲ型のＲＯＭとしたメ
モリセルの断面図である。
モリセルの断面図である。
【図４】下層側及び上層側をＮＯＲ型のＲＯＭとするメ
モリセルの回路図である。
モリセルの回路図である。
【図５】下層側をＮＯＲ型、上層側をＮＡＮＤ型のＲＯ
Ｍとするメモリセルの断面図である。
Ｍとするメモリセルの断面図である。
【図６】下層側をＮＯＲ型、上層側をＮＡＮＤ型のＲＯ
Ｍとするメモリセルの断面図である。
Ｍとするメモリセルの断面図である。
【図７】下層側をＮＯＲ型、上層側をＮＡＮＤ型のＲＯ
Ｍとするメモリセルの回路図である。
Ｍとするメモリセルの回路図である。
【図８】従来の半導体メモリ装置のメモリセルの構造を
示す平面図である。
示す平面図である。
【図９】ＮＯＲ型のメモリセルの断面図である。
１、１０ シリコン基板 ２、１１、１６ 不純物領域 ３、１２、１４ 酸化膜 ４、１３ 多結晶シリコン電極 ６、１７、１８、１９ 不純物注入領域 １５ 多結晶シリコン層
Claims (4)
- 【請求項１】 一導電型の半導体基板と、この半導体基
板の表面近傍に互いに一定の間隔を空けて平行に配列さ
れる逆導電型の複数の第１の不純物領域と、上記半導体
基板の一主面上に上記第１の半導体領域を被って積層さ
れる第１のゲート絶縁膜と、このゲート絶縁膜上に上記
第１の不純物領域と交差して互いに平行に配列される複
数のゲート電極と、上記半導体基板の一主面上に上記ゲ
ート電極を被って積層される第２のゲート絶縁膜と、こ
の第２のゲート絶縁膜上に積層される半導体層と、上記
ゲート電極と交差し、互いに一定の間隔を空けて上記半
導体層内に配列される逆導電型の複数の第２の不純物領
域と、を備え、上記第１の不純物領域と上記ゲート電極
とが形成するトランジスタ、及び上記第２の不純物領域
と上記ゲート電極とが形成するトランジスタの閾値電圧
を所定のデータと対応付けて選択的に変動させることを
特徴とする半導体メモリ装置。 - 【請求項２】 行アドレスデータに応じて上記ゲート電
極を選択的に活性化すると共に、列アドレスデータに応
じて上記第１及び第２の不純物領域を選択的に活性化す
ることを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 複数の上記第１の不純物領域の間の上記
半導体基板の特定の領域及び複数の上記第２の不純物領
域の間の上記半導体層の特定の領域に選択的に一導電型
の不純物を注入し、上記第１及び第２の不純物領域と上
記ゲート電極とが形成するトランジスタの閾値電圧を変
動させることを特徴とする請求項２記載の半導体メモリ
装置。 - 【請求項４】 複数の上記第１の不純物領域の間の上記
半導体基板の特定の領域に一導電型の不純物を注入する
と共に、上記第２の不純物領域の特定の領域の不純物濃
度を低くし、上記第１及び第２の不純物領域と上記ゲー
ト電極とが形成するトランジスタのトランジスタの閾値
電圧を変動させることを特徴とする請求項２記載の半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169182A JPH0613564A (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169182A JPH0613564A (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613564A true JPH0613564A (ja) | 1994-01-21 |
Family
ID=15881766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169182A Pending JPH0613564A (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737711B1 (en) | 1998-12-22 | 2004-05-18 | Sharp Kabushiki Kaisha | Semiconductor device with bit lines formed via diffusion over word lines |
-
1992
- 1992-06-26 JP JP4169182A patent/JPH0613564A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737711B1 (en) | 1998-12-22 | 2004-05-18 | Sharp Kabushiki Kaisha | Semiconductor device with bit lines formed via diffusion over word lines |
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