JP3002009B2

JP3002009B2 - 半導体装置

Info

Publication number: JP3002009B2
Application number: JP11487691A
Authority: JP
Inventors: 誠大沼
Original assignee: 松下電子工業株式会社
Priority date: 1991-05-20
Filing date: 1991-05-20
Publication date: 2000-01-24
Anticipated expiration: 2015-01-24
Also published as: JPH04343269A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置、特に読
み出し専用メモリ装置として使用する半導体装置に関す
るものである。

【０００２】

【従来の技術】近年、半導体装置は大容量化、高集積化
の方向へ進展しており、微細化の要求がより一層高まっ
ている。それに伴って、より微細化に有利な半導体のパ
ターンのレイアウトと半導体装置の構造が望まれてい
る。読み出し専用メモリ装置に関しても、その例外では
ない。

【０００３】ＭＩＳトランジスタの閾値電圧は、チャネ
ルとなる半導体基板中の不純物拡散の種類および濃度に
より、制御することが可能である。読み出し専用メモリ
装置の記憶情報は、ゲートのトランジスタ動作閾値電圧
が基準電圧に対して正か負かによって選択的に蓄積され
る構造が用いられてきている。従来の例を図２（ａ），
（ｂ）に従って説明する。

【０００４】図２（ａ）は従来の半導体装置の一例のレ
イアウトを示す要部の平面図である。図２（ａ）に示す
半導体装置のレイアウトは、素子分離領域１と、メモリ
セルトランジスタゲート電極領域２と、選択線トランジ
スタゲート電極領域３と、デプレッションＭＯＳ（ＤＭ
ＯＳ）チャネル形成用Ｎ型拡散領域１７と、ドレイン領
域１８へのコンタクトパターン領域５とを主な構成とす
るレイアウトである。

【０００５】このレイアウトで製造される読み出し専用
メモリ装置のプログラムは前記ＤＭＯＳチャネル形成用
Ｎ型拡散領域１７による拡散層が存在してＤＭＯＳとな
るか存在せずにエンハンスメントＭＯＳ（ＥＭＯＳ）に
なるかの別により、データが書き込まれる。従来のパタ
ーンレイアウトを用いた場合、コンタクトパターン領域
５のレイアウトの制限として、コンタクト形成のための
重ね合わせマージン６の距離だけゲート電極からコンタ
クトパターンを離す必要が生じる。

【０００６】このことから、前記コンタクトパターン領
域５の上下に各２本ずつ配置した選択線トランジスタゲ
ート電極領域３の２本の内のそれぞれ端部の選択線トラ
ンジスタゲート電極領域３，３間の距離７は、コンタク
トパターン領域５の縦方向距離にコンタクト形成のため
の重ね合わせマージン６の２倍の距離を加えた以上の距
離にする必要があった。

【０００７】図２（ｂ）は従来の半導体装置の一例の要
部の断面図である。図２（ｂ）の断面構造図は、図２
（ａ）で示した平面図のコンタクトパターン領域５の中
心を通る縦方向の断面図である。図２（ｂ）に示す断面
構造は、シリコン基板８と、素子分離酸化膜１９と、ゲ
ート酸化膜とゲート電極ポリシリコンとからなるメモリ
ーセルトランジスタゲート電極９および選択線トランジ
スタゲート電極１０と、シリコン基板８中に形成された
ドレイン拡散層１１と、層間絶縁膜１５と、ビット線と
なるアルミニウム配線１６とから構成されている。

【０００８】なお、図２（ｂ）の断面図ではＤＭＯＳチ
ャネル形成用Ｎ型拡散層とゲート電極間のＮ型拡散層と
は記入されていないが、素子分離酸化膜１９の無い箇所
では選択的に存在している構造になっている。また、コ
ンタクト形成のための重ね合わせマージン６と端部の選
択線トランジスタゲート電極領域３，３間の距離７の断
面からみた箇所を同図に示す。

【０００９】

【発明が解決しようとする課題】以上のようにして形成
されたメモリセル（半導体装置）は、一般に１層ポリシ
リコンＮＡＮＤ型ゲートと呼ばれるものである。この構
造は、複数のゲートに対するコンタクトが１個であるた
め、回路の高集積化に有利であり、近年大容量の読み出
し専用メモリ装置のメモリーセルに多く用いられてきて
いる。従来の手法を用いた場合、より高集積化をしよう
とした場合において、余分なコンタクト形成のための重
ね合わせマージンを要する分だけ半導体装置の微細化に
不利であるという問題点を有する。

【００１０】また、従来の手法のまま微細化を進めた場
合、１個のドレイン領域に形成するコンタクトと１個の
ソース領域に形成するコンタクトのアスペクト比（コン
タクトの深さと直径の比）が大きくなってしまい、配線
の安定な形成が困難となってしまうという問題点も有し
ている。また、ゲート形成前に前記ＤＭＯＳチャネル形
成用Ｎ型拡散層を形成するために読み出し専用メモリ装
置のプログラム工程から完成までの期間が長いという問
題点も有する。

【００１１】また、複数のゲートを直列に配列したパタ
ーンレイアウトであるためにメモリーセルのトランジス
タの電流値（電流駆動能力）を多くとることができず、
高速動作に不利であるという問題点も有している。メモ
リセルトランジスタの電流値は、メモリセルを構成する
ＥＭＯＳ（エンハンスメントＭＯＳ）とＤＭＯＳ（デプ
レッションＭＯＳ）のトランジスタの特性に依存する。
以下に、この発明者が半導体装置の高速動作を可能とす
るために着目した２点に関して述べる。

【００１２】一般にＭＯＳトランジスタのトランスコン
ダクタンスｇ_meは、ソース抵抗Ｒ_Sを考慮しないときの
トランスコンダクタンスをｇ_mとすると次式に従う。ｇ_me＝ｇ_m／（１＋Ｒ_S×ｇ_m）すなわち、ソース領域の抵抗Ｒ_Sが増大するとトランス
コンダクタンスｇ_meが著しく劣化し、ＭＯＳトランジス
タの増幅率やスイッチングスピード等の特性が劣化する
ことになってしまう。この発明ではソース抵抗Ｒ_Sを下
げることによりＭＯＳトランジスタの特性を改善する。

【００１３】また一般に、イオン注入等でシリコン基板
にＤＭＯＳトランジスタのチャネル形成のためのＮ型不
純物の拡散層を形成した場合、イオン注入の注入量を多
くして不純物濃度を濃くするほど電気的抵抗は低下し、
ＤＭＯＳトランジスタの電流駆動能力は向上する傾向が
ある。しかしながら、シリコン中に溶け込む不純物の元
素は固溶限と呼ばれる一定の値以上の溶け込みができ
ず、したがってある一定の電気的抵抗で飽和する特性を
示し、それ以下の値に下げることが困難である。不純物
イオンの活性化率を上げることで低抵抗化を図ることも
考えられるが、この方法を用いても抵抗値は一定の値ま
でしか下げることができず、むしろ活性化率を上げるた
めのアニール熱処理によりシリコン中の不純物拡散量の
広がりが顕著となり、メモリ素子の微細化に不利な条件
となってしまう。

【００１４】この発明では、ＤＭＯＳトランジスタのチ
ャネルに相当する領域の低抵抗化を図り、ＤＭＯＳトラ
ンジスタの電流駆動能力を向上させたと同様の効果を発
揮する手法を採用する。この発明の目的は、微細化を実
現でき、またエンハンスメント型トランジスタのトラン
スコンダクタンスを向上させることができて高速動作を
可能とし、またＤＭＯＳトランジスタのチャネルに相当
する領域の低抵抗化を図り、ＤＭＯＳトランジスタの電
流駆動能力を向上させたのと同様の効果を発揮させて高
速動作を可能とし、また読み出し専用メモリのプログラ
ム構成から完成までの期間を短くすることができる半導
体装置を提供することである。

【００１５】

【課題を解決するための手段】請求項１記載の半導体装
置は、半導体基板表面下に形成した１個のソース拡散層
および１個のドレイン拡散層と、半導体基板表面上に形
成した複数のゲート絶縁膜と、ソース拡散層およびドレ
イン拡散層の間に直列配列した状態に複数のゲート絶縁
膜上に形成した複数個のメモリセルトランジスタゲート
電極および２個以上の選択線トランジスタゲート電極
と、複数個のメモリセルトランジスタゲート電極および
２個以上の選択線トランジスタゲート電極の間の半導体
基板表面下に形成したゲート電極間拡散層とを有する。
そして、１個のソース領域および１個のドレイン領域の
少なくとも何れか一方と２個以上の選択線トランジスタ
ゲート電極間のゲート電極間拡散層のうちの一つとを導
電性材料で覆うとともに、その間の選択線トランジスタ
ゲート上で導電性材料層を接続し、導電性材料層の上に
ビット線を接続するコンタクトパターン領域を配置した
ことを特徴とする。

【００１６】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、ゲート電極間拡散層を導電性
材料層で覆っている。請求項３記載の半導体装置は、請
求項１の半導体装置において、ソース拡散層およびドレ
イン拡散層とゲート電極間拡散層と複数個のトランジス
タゲート電極とで構成される複数個のトランジスタのう
ちデプレッション型トランジスタとして機能させるトラ
ンジスタに対応するトランジスタゲート電極の両側のゲ
ート電極間拡散層を覆う導電性材料層を、デプレッショ
ン型トランジスタとして機能させるトランジスタに対応
するトランジスタゲート電極の上で接続している。

【００１７】請求項４記載の半導体装置は、半導体基板
表面下に形成した１個のソース拡散層および１個のドレ
イン拡散層と、半導体基板表面上に形成した複数のゲー
ト絶縁膜と、ソース拡散層およびドレイン拡散層の間に
直列配列した状態に複数のゲート絶縁膜上に形成した複
数個のメモリセルトランジスタゲート電極および２個以
上の選択線トランジスタゲート電極と、複数個のメモリ
セルトランジスタゲート電極および２個以上の選択線ト
ランジスタゲート電極の間の半導体基板表面下に形成し
たゲート電極間拡散層とを有する。そして、２個以上の
選択線トランジスタゲート電極間のゲート電極間拡散層
のうちの一つと１個のソース領域および１個のドレイン
領域の少なくとも何れか一方とを導電性材料層で接続し
ている。

【００１８】請求項５記載の半導体装置は、半導体基板
表面下に形成した１個のソース拡散層および１個のドレ
イン拡散層と、半導体基板表面上に形成した複数のゲー
ト絶縁膜と、ソース拡散層およびドレイン拡散層の間に
直列配列した状態に複数のゲート絶縁膜上に形成した複
数個のメモリセルトランジスタゲート電極および２個以
上の選択線トランジスタゲート電極と、複数個のメモリ
セルトランジスタゲート電極および２個以上の選択線ト
ランジスタゲート電極の間の半導体基板表面下に形成し
たゲート電極間拡散層とを有する。そして、ソース拡散
層およびドレイン拡散層とゲート電極間拡散層と複数個
のメモリセルトランジスタゲート電極と２個以上の選択
線トランジスタゲート電極とで構成される複数個のメモ
リセルトランジスタおよび２個以上の選択線トランジス
タのうち、デプレッション型トランジスタとして機能さ
せる選択線トランジスタに対応する選択線トランジスタ
ゲート電極の両側の拡散層を導電性材料層で覆う。ま
た、導電性材料層をデプレッション型トランジスタとし
て機能させる選択線トランジスタに対応する選択線トラ
ンジスタゲート電極の上で接続する。さらに、１個のソ
ース領域または１個のドレイン領域を挟んで配置されて
選択線トランジスタとして使用する２個のデプレッショ
ン型トランジスタに相当する部分をビット線方向に一列
に並べて配置している。

【００１９】請求項６記載の半導体装置は、半導体基板
表面下に形成した１個のソース拡散層および１個のドレ
イン拡散層と、半導体基板表面上に形成した複数のゲー
ト絶縁膜と、ソース拡散層およびドレイン拡散層の間に
直列配列した状態に複数のゲート絶縁膜上に形成した複
数個のメモリセルトランジスタゲート電極と、複数個の
メモリセルトランジスタゲート電極間の半導体基板表面
下に形成したゲート電極間拡散層とを有する。そして、
ソース拡散層およびドレイン拡散層とゲート電極間拡散
層と複数個のメモリセルトランジスタゲート電極とで構
成される複数個のメモリセルトランジスタのうち読み出
し専用メモリのプログラムに対応してデプレッション型
トランジスタとして機能させるメモリセルトランジスタ
に対応するメモリセルトランジスタゲート電極の両側の
ゲート電極間拡散層を読み出し専用メモリのプログラム
書き込み用の導電性材料層で覆っている。また、プログ
ラム書き込み用の導電性材料層をデプレッション型トラ
ンジスタとして機能させるメモリセルトランジスタに対
応するメモリセルトランジスタゲート電極の上で接続
し、プログラム書き込み用の導電性材料層を１個のソー
ス拡散層および１個のドレイン領域の何れか少なくとも
一方のコンタクト部に形成して配線接続のためのスペー
サとしている。

【００２０】

【作用】請求項１記載の構成によれば、ソース領域およ
びドレイン領域の少なくと何れか一方を導電性材料層で
覆うとともに、導電性材料層の上にコンタクトパターン
領域を配置したので、コンタクト形成のための重ね合わ
せマージンが増大する分だけ読み出し専用メモリの微細
化および高集積化を達成することができ、また重ね合わ
せマージンが増大することから、安定した半導体装置の
製造を実現できる。

【００２１】請求項２記載の構成によれば、ゲート電極
間拡散層を導電性材料層で覆ったので、ソース拡散層お
よびドレイン拡散層とゲート電極間拡散層と複数個のメ
モリセルトランジスタゲート電極とで構成される複数個
のトランジスタの特性、特にエンハンスメント型トラン
ジスタのトランスコンダクタンスを向上させることがで
き、エンハンスメント型トランジスタの増幅率やスイッ
チングスピード等の特性を向上させることができ、半導
体装置のの高速動作を安定して行わせることができる。

【００２２】請求項３記載の構成によれば、デプレッシ
ョン型トランジスタとして機能させるトランジスタに対
応するトランジスタゲート電極の両側のゲート電極間拡
散層を覆う導電性材料層を、前記デプレッション型トラ
ンジスタとして機能させるトランジスタに対応するトラ
ンジスタゲート電極の上で接続したので、デプレッショ
ン型トランジスタの特性、特にチャネルに相当する部分
の低抵抗化を図ることができ、デプレッション型トラン
ジスタの電流駆動能力を著しく向上させたのと同様の効
果が得られ、著しい特性の向上と安定化が可能となるた
め、半導体装置の高速化を安定して達成することができ
る。

【００２３】請求項４記載の構成によれば、２個以上の
選択線トランジスタゲート電極間のゲート電極間拡散層
のうちの一つと１個のソース領域および１個のドレイン
領域の少なくとも何れか一方とを導電性材料層で接続し
たので、読み出し専用メモリとしての半導体装置の微細
化，高集積化と、動作の高速化を達成することができ
る。

【００２４】請求項５記載の構成によれば、デプレッシ
ョン型トランジスタとして機能させる選択線トランジス
タに対応する選択線トランジスタゲート電極の両側のゲ
ート電極間拡散層を導電性材料層で覆うとともに、導電
性材料層をデプレッション型トランジスタとして機能さ
せる選択線トランジスタに対応する選択線トランジスタ
ゲート電極の上で接続し、１個のソース領域または１個
のドレイン領域を挟んで配置されて選択線トランジスタ
として使用する２個のデプレッション型トランジスタに
相当する部分をビット線方向に一列に並べて配置したこ
とにより、選択線トランジスタの特性を上記のデプレッ
ション型トランジスタと同様に向上させることができ
る。また、ソース領域またはドレイン領域を挟んで配置
される２つの選択線トランジスタとなるデプレッション
型トランジスタに相当する領域をビット線方向に一列に
並べて配置したので、読み出し専用メモリとしての半導
体装置の微細化，高集積化を実現することができる。

【００２５】請求項６記載の構成によれば、プログラム
書き込み用の導電性材料層をデプレッション型トランジ
スタとして機能させるメモリセルトランジスタに対応す
るメモリセルトランジスタゲート電極の上で接続し、プ
ログラム書き込み用の導電性材料層を１個のソース拡散
層および１個のドレイン領域の何れか少なくとも一方の
コンタクト部に形成して配線接続のためのスペーサとし
たので、読み出し専用メモリの微細化，高集積化を達成
することができるとともに、プログラム工程から完成ま
での期間を短くすることができる。さらに、半導体基板
へのコンタクトのアスペクト比を小さくすることがで
き、配線形成の安定化を達成することができ、半導体装
置の微細化と製造における安定化を達成することができ
る。

【００２６】

【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１（ａ）はこの発明の半導体装置の一実
施例のパターンレイアウトを示す要部平面図である。図
１（ａ）に示す半導体装置のレイアウトは、素子分離領
域１と、メモリセルトランジスタゲート電極領域２と、
選択線トランジスタゲート電極領域３と、導電性材料層
４と、ドレイン領域へのコンタクトパターン領域５とを
主な構成とする。この構成では、コンタクト形成のため
の重ね合わせマージン６は、導電性材料層４の端縁とコ
ンタクトパターン領域５との間の距離に相当する。

【００２７】また、コンタクトパターン領域５の上下に
各２本ずつ配置した選択線トランジスタゲート電極領域
３の２本のうちのそれぞれ端部の選択線トランジスタゲ
ート電極領域３，３間の距離７は、このレイアウトで
は、コンタクト形成のための重ね合わせの制限とはなら
ないため、従来例と比較して狭く形成することが可能と
なっている。

【００２８】図１（ａ）に示すように、２本の選択線ト
ランジスタゲート電極領域３の各ゲート電極間の半導体
基板とドレイン領域とを導電性材料で接続したパターン
レイアウトとしている。また、ドレイン領域を導電性材
料層４で覆い、導電性材料層４の上にコンタクトパター
ン領域５を配置したパターンレイアウトとしている。ま
た、選択線トランジスタとして使用する、ドレイン領域
を挟んで配置される２本のＤＭＯＳトランジスタに相当
する部分がビット線方向（縦方向）に一列に並べて配置
したパターンレイアウトとしている。

【００２９】図１（ｂ）は、この実施例の半導体装置の
要部の断面図である。図１（ｂ）の断面構造図は、図１
（ａ）で示した平面図のコンタクトパターン領域５の中
心を通る縦方向の断面図である。図１（ｂ）に示す断面
構造は、シリコン基板８と、ゲート酸化膜とゲート電極
ポリシリコンとからなるメモリセルトランジスタゲート
電極９および選択線トランジスタゲート電極１０と、シ
リコン基板８中に形成されたドレイン拡散層１１と、ゲ
ート電極間の拡散層１２と、ゲート電極を覆うように形
成された絶縁膜１３と、ポリシリコン，ポリサイド等を
材料とする導電性材料層１４と、層間絶縁膜１５と、ビ
ット線となるアルミニウム配線１６とから構成される。

【００３０】導電性材料層１４は、ドレイン拡散層１１
とゲート電極間の拡散層１２とを覆い、ドレイン拡散層
１１に近い方の選択線トランジスタゲート電極１０とそ
の両側のゲート電極間の拡散層１２の上を連続的に覆う
構造であり、さらに記憶情報に応じてメモリセルトラン
ジスタゲート電極９とその両側のゲート電極間の拡散層
１２の上を連続的に覆う構造となっている。

【００３１】導電性材料層１４で覆われた選択線トラン
ジスタゲート電極１０およびメモリセルトランジスタゲ
ート電極９を有するトランジスタはそれぞれＤＭＯＳト
ランジスタとなり、覆われていないものはＥＭＯＳトラ
ンジスタとなる。つまり、読み出し専用メモリ装置のプ
ログラム（記憶情報）を導電性材料層１４の形成によっ
て書き込むことが可能であり、このときにドレイン拡散
層１１の上にも導電性材料層１４を形成することで、シ
リコン基板８へのコンタクト部に前記プログラムを書き
込むための導電性材料層１４をコンタクト部においてス
ペーサとして機能させるようにしている。

【００３２】また、コンタクト形成のための重ね合わせ
マージン６と端部の選択線トランジスタゲート電極領域
１０，１０間の距離７の断面からみた箇所を同図に示
す。

【００３３】

【発明の効果】請求項１記載の半導体装置によれば、ソ
ース領域およびドレイン領域の少なくと何れか一方を導
電性材料層で覆うとともに、導電性材料層の上にコンタ
クトパターン領域を配置したので、コンタクト形成のた
めの重ね合わせマージンが増大する分だけ読み出し専用
メモリの微細化および高集積化を達成することができ、
また重ね合わせマージンが増大することから、安定した
半導体装置の製造を実現できる。

【００３４】請求項２記載の半導体装置によれば、ゲー
ト電極間拡散層を導電性材料層で覆ったので、ソース拡
散層およびドレイン拡散層とゲート電極間拡散層と複数
個のメモリセルトランジスタゲート電極とで構成される
複数個のトランジスタの特性、特にエンハンスメント型
トランジスタのトランスコンダクタンスを向上させるこ
とができ、エンハンスメント型トランジスタの増幅率や
スイッチングスピード等の特性を向上させることがで
き、半導体装置のの高速動作を安定して行わせることが
できる。

【００３５】請求項３記載の半導体装置によれば、デプ
レッション型トランジスタとして機能させるトランジス
タに対応するトランジスタゲート電極の両側のゲート電
極間拡散層を覆う導電性材料層を、前記デプレッション
型トランジスタとして機能させるトランジスタに対応す
るトランジスタゲート電極の上で接続したので、デプレ
ッション型トランジスタの特性、特にチャネルに相当す
る部分の低抵抗化を図ることができ、デプレッション型
トランジスタの電流駆動能力を著しく向上させたのと同
様の効果が得られ、著しい特性の向上と安定化が可能と
なるため、半導体装置の高速化を安定して達成すること
ができる。

【００３６】請求項４記載の半導体装置によれば、２個
以上の選択線トランジスタゲート電極間のゲート電極間
拡散層のうちの一つと１個のソース領域および１個のド
レイン領域の少なくとも何れか一方とを導電性材料層で
接続したので、読み出し専用メモリとしての半導体装置
の微細化，高集積化と、動作の高速化を達成することが
できる。

【００３７】請求項５記載の半導体装置によれば、デプ
レッション型トランジスタとして機能させる選択線トラ
ンジスタに対応する選択線トランジスタゲート電極の両
側のゲート電極間拡散層を導電性材料層で覆うととも
に、導電性材料層をデプレッション型トランジスタとし
て機能させる選択線トランジスタに対応する選択線トラ
ンジスタゲート電極の上で接続し、１個のソース領域ま
たは１個のドレイン領域を挟んで配置されて選択線トラ
ンジスタとして使用する２個のデプレッション型トラン
ジスタに相当する部分をビット線方向に一列に並べて配
置したことにより、選択線トランジスタの特性を上記の
デプレッション型トランジスタと同様に向上させること
ができる。また、ソース領域またはドレイン領域を挟ん
で配置される２つの選択線トランジスタとなるデプレッ
ション型トランジスタに相当する領域をビット線方向に
一列に並べて配置したので、読み出し専用メモリとして
の半導体装置の微細化，高集積化を実現することができ
る。

【００３８】請求項６記載の半導体装置によれば、プロ
グラム書き込み用の導電性材料層をデプレッション型ト
ランジスタとして機能させるメモリセルトランジスタに
対応するメモリセルトランジスタゲート電極の上で接続
し、プログラム書き込み用の導電性材料層を１個のソー
ス拡散層および１個のドレイン領域の何れか少なくとも
一方のコンタクト部に形成して配線接続のためのスペー
サとしたので、読み出し専用メモリの微細化，高集積化
を達成することができるとともに、プログラム工程から
完成までの期間を短くすることができる。さらに、半導
体基板へのコンタクトのアスペクト比を小さくすること
ができ、配線形成の安定化を達成することができ、半導
体装置の微細化と製造における安定化を達成することが
できる。

【図面の簡単な説明】

【図１】（ａ）はこの発明の一実施例の半導体装置のレ
イアウトを示す要部平面図であり、（ｂ）は同じく要部
断面図である。

【図２】（ａ）は従来の半導体装置の一例のレイアウト
を示す要部平面図であり、（ｂ）は同じく要部断面図で
ある。

【符号の説明】

１素子分離領域２メモリーセルトランジスタゲート電極領域３選択線トランジスタゲート電極領域４導電性材料層５コンタクトパターン領域６コンタクト形成のための重ね合わせマージン７端部の選択線トランジスタゲート電極間の距離８シリコン基板９メモリセルトランジスタゲート電極１０選択線トランジスタゲート電極１１ドレイン拡散層１２ゲート電極間の拡散層１３絶縁膜１４導電性材料層１５層間絶縁膜１６アルミニウム配線

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板表面下に形成した１個のソー
ス拡散層および１個のドレイン拡散層と、前記半導体基
板表面上に形成した複数のゲート絶縁膜と、前記ソース
拡散層およびドレイン拡散層の間に直列配列した状態に
前記複数のゲート絶縁膜上に形成した複数個のメモリセ
ルトランジスタゲート電極および２個以上の選択線トラ
ンジスタゲート電極と、前記複数個のメモリセルトラン
ジスタゲート電極および前記２個以上の選択線トランジ
スタゲート電極の間の前記半導体基板表面下に形成した
ゲート電極間拡散層とを有する半導体装置であって、前記１個のソース領域および前記１個のドレイン領域の
少なくとも何れか一方と前記２個以上の選択線トランジ
スタゲート電極間のゲート電極間拡散層のうちの一つと
を導電性材料で覆うとともに、その間の選択線トランジ
スタゲート上で前記導電性材料層を接続し、前記導電性
材料層の上にビット線を接続するコンタクトパターン領
域を配置したことを特徴とする半導体装置。
【請求項２】ゲート電極間拡散層を導電性材料層で覆
ったことを特徴とする請求項１記載の半導体装置。
【請求項３】ソース拡散層およびドレイン拡散層とゲ
ート電極間拡散層と複数個のトランジスタゲート電極と
で構成される複数個のトランジスタのうちデプレッショ
ン型トランジスタとして機能させるトランジスタに対応
するトランジスタゲート電極の両側のゲート電極間拡散
層を覆う導電性材料層を、前記デプレッション型トラン
ジスタとして機能させるトランジスタに対応するトラン
ジスタゲート電極の上で接続したことを特徴とする請求
項１記載の半導体装置。
【請求項４】半導体基板表面下に形成した１個のソー
ス拡散層および１個のドレイン拡散層と、前記半導体基
板表面上に形成した複数のゲート絶縁膜と、前記ソース
拡散層およびドレイン拡散層の間に直列配列した状態に
前記複数のゲート絶縁膜上に形成した複数個のメモリセ
ルトランジスタゲート電極および２個以上の選択線トラ
ンジスタゲート電極と、前記複数個のメモリセルトラン
ジスタゲート電極および前記２個以上の選択線トランジ
スタゲート電極の間の前記半導体基板表面下に形成した
ゲート電極間拡散層とを有する半導体装置であって、２
個以上の選択線トランジスタゲート電極間のゲート電極
間拡散層のうちの一つと前記１個のソース領域および前
記１個のドレイン領域の少なくとも何れか一方とを導電
性材料層で接続したことを特徴とする半導体装置。
【請求項５】半導体基板表面下に形成した１個のソー
ス拡散層および１個のドレイン拡散層と、前記半導体基
板表面上に形成した複数のゲート絶縁膜と、前記ソース
拡散層およびドレイン拡散層の間に直列配列した状態に
前記複数のゲート絶縁膜上に形成した複数個のメモリセ
ルトランジスタゲート電極および２個以上の選択線トラ
ンジスタゲート電極と、前記複数個のメモリセルトラン
ジスタゲート電極および前記２個以上の選択線トランジ
スタゲート電極の間の前記半導体基板表面下に形成した
ゲート電極間拡散層とを有する半導体装置であって、前
記ソース拡散層およびドレイン拡散層と前記ゲート電極
間拡散層と前記複数個のメモリセルトランジスタゲート
電極と２個以上の選択線トランジスタゲート電極とで構
成される複数個のメモリセルトランジスタおよび２個以
上の選択線トランジスタのうち、デプレッション型トラ
ンジスタとして機能させる選択線トランジスタに対応す
る選択線トランジスタゲート電極の両側の拡散層を導電
性材料層で覆うとともに、前記導電性材料層を前記デプ
レッション型トランジスタとして機能させる選択線トラ
ンジスタに対応する選択線トランジスタゲート電極の上
で接続し、前記１個のソース領域または前記１個のドレ
イン領域を挟んで配置されて前記選択線トランジスタと
して使用する２個のデプレッション型トランジスタに相
当する部分をビット線方向に一列に並べて配置したこと
を特徴とする半導体装置。
【請求項６】半導体基板表面下に形成した１個のソー
ス拡散層および１個のドレイン拡散層と、前記半導体基
板表面上に形成した複数のゲート絶縁膜と、前記ソース
拡散層およびドレイン拡散層の間に直列配列した状態に
前記複数のゲート絶縁膜上に形成した複数個のメモリセ
ルトランジスタゲート電極と、前記複数個のメモリセル
トランジスタゲート電極間の前記半導体基板表面下に形
成したゲート電極間拡散層とを有する半導体装置であっ
て、前記ソース拡散層およびドレイン拡散層と前記ゲー
ト電極間拡散層と前記複数個のメモリセルトランジスタ
ゲート電極とで構成される複数個のメモリセルトランジ
スタのうち読み出し専用メモリのプログラムに対応して
デプレッション型トランジスタとして機能させるメモリ
セルトランジスタに対応するメモリセルトランジスタゲ
ート電極の両側のゲート電極間拡散層を前記読み出し専
用メモリのプログラム書き込み用の導電性材料層で覆う
とともに、前記プログラム書き込み用の導電性材料層を
前記デプレッション型トランジスタとして機能させるメ
モリセルトランジスタに対応するメモリセルトランジス
タゲート電極の上で接続し、前記プログラム書き込み用
の導電性材料層を前記１個のソース拡散層および前記１
個のドレイン領域の何れか少なくとも一方のコンタクト
部に形成して配線接続のためのスペーサとしたことを特
徴とする半導体装置。