JPH0612606B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 従来の技術及び問題点 ビデオ装置では、表示される情報が「画素」と呼ばれる
別々の要素に分割されている。単位面積当たりの画素の
数が得られる解像度を定める。単純な白黒装置では、こ
の各々の画素は１つのデータ・ビットで構成することが
出来る。これに対して異なる色及び強度レベルを持つ画
素を用いる更に複雑な装置は、ずっと多くのデータ・ビ
ットを必要とする。メモリに記憶されている画素情報を
表示する為、データをメモリから読取り、その後中間記
憶媒質に直列形式で構成する。表示装置の各々の水平走
査線を走査する時、画素データが直列に出力され、ビデ
オ情報に変換される。例えば、各々の白黒画素に対する
記憶データは、走査線の予定の位置に対応し、「白」レ
ベル又は黒」レベルの何れかに対するビデオ出力を決定
する。画素データを直列形式にすることが、米国特許第
４，３２２，６３５号、同第４，３４７，５８７号及び
１９８３年１２月３０日に出願された係属中の米国特許
出願通し番号第５６７，０４０号（何れもテキサス・イ
ンスツルメンツ・インコーポレイテットに譲渡されてい
る）に記載されている。

ビデオ・メモリを設計する時、設計技術者が当面する２
つの主な制約は、走査線当たりに必要な画素の数と走査
速度とである。これによって、画素情報をメモリにどの
様にマッピングするか、並びに記憶されている画素情報
をアクセスして直列に出力する速度が決まる。典型的に
は、ビデオ・メモリは「画素マッピング」形であって、
１行のメモリ素子又はその部分が所定の走査線又はその
一部分の画素情報と直接的に対応する。例えば、走査線
当たり２５６個の画素を持つ白黒装置では、１行当たり
２５６個のメモリ素子を持つメモリが用いられる。行の
情報をアクセスして、直列シフト・レジスタに記憶し、
所定の走査線の間それから直列に出力出来る様にする。
こうして走査線当たり１回のメモリ・アクセスしか必要
としない。直列シフト・レジスタから表示装置にデータ
が出力される間、表示データを更新する為に、メモリか
らデータがアクセスさせる。このデータは、隣合う走査
線の間の帰線期間の間、シフト・レジスタに転送され
る。従って、メモリ素子の行及び列の数が、走査線当た
りの画素の数、画素当たりの情報ビットの数及び表示装
置に使われる走査線の数によって決定される。直列シフ
ト・レジスタの動作が米国特許第４，３２２，６３５号
及び同第４，３４７，５８７号に更に詳しく記載されて
おり、典型的なビット・マッピング形ビデオ・メモリが
係属中の米国特許出願通し番号第５６７，０４０号に記
載されている。

画素マッピング形ビデオ・メモリを用いる用途では、多
数の個別メモリがアレーとして配置されていて、１回の
アクセス動作が予定の画素パターンを出力する様になっ
ている。これによって、１回のアクセス時間の間に多数
の画素及び／又は画素当たりのビットを出力することが
出来、こうして所定の一組の情報をアクセスするのに要
する時間を短縮する。このアレー形式は個々のメモリに
関連するシフト・レジスタをカスケード接続したり或い
は並列に配置することを必要とすることがある。

画素マッピング形の多重ビデオ・メモリを使い易くする
為、１個の半導体チップに１つより多くのメモリを設け
ることが望ましい。経済性並びに市場の観点から活力の
ある装置を作る為には、集積した各々のメモリは、同じ
チップ上にある他のメモリに対して或る程度独立に動作
することが出来、しかも出来るだけ多くの制御機能を共
有しなければならない。これは、周辺回路とチップ自体
の間のイターフェイス接続に必要な集積回路ピンの数を
減少する為、並びに回路の密度を下げる為に必要であ
る。画素マッピング形の多重ビデオ・メモリを１個の半
導体チップに集積化した時、各々のメモリの直列入力及
び出力に対して独立にアクセスが出来ると共に、メモリ
の即時読取／書込みモードを独立に制御出来ることが望
ましい。この為には、読取／書込み制御機能に対する別
個のピンの他に、メモリ毎に別々の直列入力及び直列出
力インターフェイス・ピンが必要であり、この為実用的
でない多重ピン・パッケージになる。更に、種々の独立
の機能を持たせる為に必要な制御回路が、チップ回路の
密度を増大させる。

多重メモリを集積化した半導体チップに伴う上に述べた
欠点の為、周辺回路とインターフェイス接続する為に最
小限の数のピンを用いて制御機能を共有しながら、所定
のチップ内にある各々のメモリの高度の独立の制御が活
かされる様にした多重メモリ・チップを提供することが
望ましい。

問題点を解決する為の手段及び作用 この発明はビデオ表示装置に対する画素情報を記憶する
半導体メモリを提供する。このメモリは第１のメモリ・
アレーと、この第１のメモリ・アレーと同一と、別個の
第２のメモリ・アレーとを有する。各々のメモリ・アレ
ーは、行及び列に分けて配置した複数個のメモリ素子で
構成される。両方のメモリ・アレーの或る行を選択し、
その中に記憶されているデータを転送ゲートを介して関
連する第１及び第２の直列シフト・レジスタに出力する
為に行デコーダを設ける。各々の直列シフト・レジスタ
は直列出力及び直列入力を持っていて、第１のシフト・
レジスタの直列出力が第２のシフト・レジスタの直列入
力に接続される。第１のシフト・レジスタの直列入力が
専用信号ピンを介して外部回路にインターフェイス接続
され、第２のシフト・レジスタの直列出力が専用信号ピ
ンを介して外部回路とインターフェイス接続される。こ
の為、第１及び第２のシフト・レジスタと共に、第１及
び第２のアレーにあるデータがカスケード接続される。

この発明の別の実施例では、第１のシフト・レジスタの
入力及び出力を専用ＩＣピンに対して多重化し、第２の
シフト・レジスタの直列入力及び出力を第２の専用信号
ピンに多重化する。直列入力又は直列出力を外部回路と
インターフェイス接続するかどうかを決定する為の外部
信号を供給する。循環形シフト・レジスタはデータを外
へシフトさせ、その入力へ戻すことが出来る様にする。

この発明の更に別の実施例では、カスケード接続された
シフト・レジスタ及び循環形シフト・レジスタが、マス
クによってプログラムし得る特徴を利用することによ
り、同じ半導体チップ上に設けられる。半導体装置を製
造する前に、循環形シフト・レジスタ又はカスケード接
続形シフト・レジスタの構成の何れを選択するかをマス
クで変更する。

この発明の別の特徴として、各々のアレーは、行及び列
に分けて配置された同じ数のメモリ素子を持っている。
共通の行デコーダ及び共通の列デコーダを設けて行及び
列アドレスを受取る。各々のアレーには別々の入力／出
力バッファを付設して、関連するアレーとの間でデータ
を転送すると共に、外部の源とインターフェイス接続す
る。各各の入力／出力バッファに付設した禁止回路を設
けて、禁止信号を受取ったことに応答して、関連するア
レーに対するデータ転送を禁止する。各々のアレーには
別々の禁止信号が関係していて、関係した禁止信号が発
生されると、関連するアレーにあるアクセスされたメモ
リ素子への転送が禁止される。

この発明の別の実施例では、禁止信号をバッファの入力
ポートで受取り、ラッチに記憶する為に多重化する。こ
れによって、禁止信号が、短い持続時間の間存在して、
更新されるまで、記憶される様になる。

この発明の別の実施例では、各々のアレーに関連する各
々の禁止信号に対して別々の端子を設ける。この時、禁
止信号はデータ転送を禁止する持続時間の間存在するこ
とを許す。

この発明の更に別の特徴として、行アドレスを受取って
デコードして、メモリ素子の１つの行を選択する行デコ
ーダを設ける。列アドレスを受取ってデコードし、メモ
リ素子の１つの列を選択する列デコーダを設ける。列及
び行デコーダが一緒に作用して、ランダムアクセス・モ
ードアレーの１つのメモリ素子を選択する。アレーの列
の数と等しい複数個のシフト・ビットを持ち、その間に
転送ゲートを設けた直列シフト・レジスタを設ける。転
送ゲートが、アクセスされた行にある全てのメモリ素子
からのデータを、シフト・レジスタのシフト・ビットに
記憶する為に転送する様に作用し得る。そこからデータ
を出力するシフト・ビットを選択するタップ回路を設け
る。タップ位置が列デコーダに入力されて、それによっ
てデコードされるアドレスによって決定される。この
後、データがシフト・レジスタのタップ点から外へシフ
トさせられる。タップ点は、列デコーダに入力されたタ
ップ・アドレスによって設定される任意のシフト・ビッ
トの出力である。制御回路が、列デコーダの出力信号が
列アドレスをデコードするか、或いはシフト・レジスタ
の出力を選択する為のタップ・デコード信号となるかを
制御する。

更に別の特徴として、行アドレスを受取ってデコード
し、アレー内のアドレスされた行のメモリ素子をアクセ
スする。アレーの近くには複数個のシフト・ビットを持
つ直列シフト・レジスタが配置されている。シフト・レ
ジスタの各々のシフト・ビットがアレーの各列と関連し
ている。転送回路がシフト・レジスタとアレーの間に配
置されていて、その間のデータ転送を制御する。クロッ
ク回路が外部シフト・クロックを受取り、外部シフト・
クロックの周波数で、シフト・レジスタ内でデータをシ
フトさせる為の内部シフト・クロックを発生する。制御
回路が外部転送制御信号を受取って、転送回路における
データ転送を制御する。シフト禁止回路を設けて、デー
タの完全な転送が行なわれたことを保証する為、外部転
送信号を受取ってから予定の持続時間の間、内部シフト
・クロックによってシフト・レジスタのシフト動作が行
なわれることを禁止する。

この発明の別の実施例では、アレー内のデータのアクセ
スを開始する為に外部行アドレス・ストローブ信号を発
生する。行アドレス・ストローブ信号が存在する持続時
間の間、アクセス状態を続ける。完全なアクセスが行な
われる前のデータ転送を禁止する為、禁止回路を設け
る。これによって外部転送信号が完全なアクセスより前
に発生しても、予定の時間までシフト・レジスタに予め
記憶されているデータが乱されることはない。

この発明の別の実施例では、外部転送信号を受取ってか
ら予定の持続時間の間、アクセス時間を延長する回路を
設ける。この時間延長回路は行アドレス・ストローブ信
号とは独立に作用し、この予定の持続時間が切れる前
に、行アドレス・ストローブ信号が消えても、データの
アクセスが保たれる様にする。

この発明が更によく理解され、その利点が理解される様
に、次に図面について説明する。

実施例 ４重メモリ・アレー 第１図には、４つのメモリ・アレー１０，１２，１４，
１６（以下これを「４重メモリ・アレー」と呼ぶ）で構
成された半導体メモリが示されている。各々のメモリ・
アレー１０乃至１６が、直列アクセス及びランダム・ア
クセスの両方を持つ様に構成された読取／書込みメモリ
で構成されている。何れのアクセスもダイナミック・ラ
ンダムアクセス形のセル・アレーを用いることが出来
る。全てのアレー１０乃至１６が１つの半導体チップ上
にあり、このチップは標準形のデュアル・イン・ライン
・パッケージに取付けるのが普通である。この形式のメ
モリが全般的に米国特許第４，０８１，７０１号に記載
されている。各々のアレーは全般的に両半分に分割され
ていて、各半分に同じ数のメモリ・セルがあって、メモ
リ素子の別異の行及び列を定めている。夫々１つの列に
関連する１行のセンスアンプが両半分の間に配置されて
いて、１行が作動されると、各々のセンスアンプに出力
が出る様になっている。この後、適当なデコーダ回路を
用いて、アドレス・データ・ビットの全部又は選ばれた
ものを出力するが、これは後で説明する。

各々のメモリ・アレー１０乃至１６が「ビット・マッピ
ング」形に構成されている。即ち、メモリに記憶される
データ・ビットの相対位置が、表示装置上の画素の物理
的な位置と対応する。例えば、ビット・マッピング形ア
レーの内の１つの第１行及び第１列に記憶されたデータ
がビデオ表示装置の１番目の走査線の最初の画礎に対応
する。１つのアレーしか使わない場合、隣合う画素がア
レーの第１行及び第２列に記憶されたデータに対応す
る。然し多重アレーを用いる場合、所定のアレー内の隣
合う列が、ｎを並列のアレーの数として、表示装置でｎ
番目毎の画素に対応する。こういう形式のメモリが、１
９８３年１２月３０日に出願された係属中の米国特許出
願通し番号第５６７，０４０号、エレクトロニック・デ
ザイン誌，第３１巻第１５号（１９８３年）所載のノバ
ク及びピンカムの論文「インサイド・グラフィック・シ
ステムズ、フロム・トップ・トゥ・ボトム」、同誌第３
１巻第１６号（１９８３年）所載のウイリアムソン及び
リッケルトの論文「デディケイテット・プロセッサ・シ
ュリンクス・グラフイック・システムズ・トウ・スリー
・チップス」、及び同誌第３１巻第１７号（１９８３
年）所載のピンカム、ノバク及びグッタークの論文「ビ
デオＲＡＭエクセルズ・アット・ファースト・グラフイ
ックス」に詳しく記載されている。

メモリ・アレー１０乃至１６は、破線で示した１個の半
導体チップ上に全て入っている。アドレスＡ０−Ａ７を
アドレス・バッファ１８で受取り、このバッファの出力
が行アドレス・ラッチ２０及び列アドレス・ラッチ２２
に入力される。行アドレス・ラッチ２０が行アドレス・
ストローブ信号▲▼によって制御され、列アドレ
ス・ラッチが２２が列アドレス・ストローブ信号▲
▼によって制御される。行アドレス・ラッチ２０が行
アドレス・バス２４に出力し、列アドレス・ラッチ２２
の出力が列アドレス・バス２６に出力される。各々のメ
モリ・アレー１０乃至１６には、行アドレス・バス２４
からラッチされた行アドレスを受取る行デコーダ２８
と、列アドレス・バス２６からラッチされた列アドレス
を受取る列デコーダ３０が付設されている。行及び列デ
コーダを別々に示してあるが、各々のアレー１０乃至１
６が共通の行デコーダ及び共通の列デコーダを共有して
おり、これは後で説明する。

各々のメモリ・アレー１０乃至１６にはＩ／Ｏデータ線
で構成されたデータ入力／出力（Ｉ／Ｏ）回路３２が付
設されている。アレー１０に付設されたＩ／Ｏデータ線
が“Ｉ／Ｏ_０”で表わされ、アレー１２に付設されたＩ
／Ｏ線が“Ｉ／Ｏ_１”で表わされ、アレー１４に付設さ
れたＩ／Ｏ線が“Ｉ／Ｏ_２”で表わされ、アレー１６に
付設されたＩ／Ｏ線が“Ｉ／Ｏ_３”によって表わされ
る。更に、直列シフト・レジスタ３４がアレー１０に付
設され、直列シフト・レジスタ３６がアレー１２に付設
され、直列シフト・レジスタ３８がアレー１４に付設さ
れ、直列シフト・レジスタ４０がアレー１６に付設され
る。

各々のシフト・レジスタ３４乃至４０には夫々タップ・
ラッチ４２，４４，４６，４８が付設されている。タッ
プ・ラッチ４２，４８は、それから出力する為に、関連
したシフト・レジスタ３４乃至４０のシフト・ビットを
選択する様に夫々作用し得る。タップ・ラッチ４２乃至
４８がタップ・ラッチ・バス５０にインターフェイス接
続される。タップ・ラッチ・バス５０がタップ・ラッチ
・デコーダ回路５２の出力に接続されている。タップ・
ラッチ・デコーダ回路５２がアドレス・バス２６からラ
ッチされた列アドレスを受取ってデコードする。好まし
い実施例では、タップ・ラッチ・デコード回路５２及び
列デコーダ３０は共有の機能であり、１つのデコード回
路しか必要としない。後で説明するが、デコードされた
出力をタップ・ラッチ・バス５０に載せるか、列・デコ
ード・バス２６に載せるかを決定する制御回路を設け
る。

各々のシフト・レジスタ３４乃至４０が直列に配置され
た複数個のシフト・ビットで構成され、その中の各々の
シフト・ビットが関連するアレーの別々の列に付設され
ている。各々のアレー１０乃至１６の個別の列と関連す
るシフト・レジスタ３４乃至４０の間のインターフェイ
ス接続の為に転送ゲート５４が設けられている。このデ
ータ転送は夫々のメモリ・アレーにある各々のセンスア
ンプの出力から、夫々のシフト・レジスタのシフト・ビ
ットに装入する場合であってもよいし、或いはシフト・
レジスタから関連するアレーにデータを転送するもので
あっともよい。転送ゲート５４はアドレスされた行にあ
る全てのデータをシフト・レジスタに転送して、それか
ら直列出力することが出来る様にするが、これは後で更
に説明する。転送ゲート及び直列シフト・レジスタの動
作が米国特許第４，３３０，８５２号に詳しく記載され
ている。

タップ・ラッチ４２の出力がシフト・レジスタ３４の直
列出力を構成し、この出力が単極双投スイッチ５６の一
方の入力される。このスイッチはタップ・ラッチ４２の
出力をシフト・レジスタ３４の直列入力とシフト・レジ
スタ３６の直列入力の間で切換えることが出来る様にす
る。同様に、シフト・レジスタ３８の選ばれた出力であ
るタップ・ラッチ４６の出力が単極双投スイッチ５８に
入力され、このスイッチがシフト・レジスタ３８の直列
入力とアレー１６に付設されたシフト・レジスタ４０の
直列入力との間で選択する。シフト・レジスタ３６の出
力を選択するタップ・ラッチ４４が、単極双投スイッチ
６０を介してシフト・レジスタ３６の直列入力にフィー
ドバックされ、タップ・ラッチ４８の出力も単極双投ス
イッチ６２を介してシフト・レジスタ４０の直列入力に
フィードバックされる。各々のスイッチ５６乃至６２は
金属マスクによってプログラム可能な特徴であり、これ
は半導体メモリの製造時に選択される。図面ではスイッ
チとして示してあるが、これらは実際には、装置を製造
する前に、マスクで接続され又は切離される一連の線で
ある。

スイッチ５６乃至６２によって２つの動作モードが得ら
れる。第１のモードでは、タップ・ラッチ４２の出力が
関連するシフト・レジスタ３４の直列入力に接続され、
タップ・ラッチ４６の出力が関連するシフト・レジスタ
３８の直列入力に接続される様に、スイッチ５６，５８
が接続される。同様に、スイッチ６０，６２が閉じる
と、タップ・ラッチ４４，４８の出力が夫々シフト・レ
ジスタ３６，４０の直列に接続される。こうして各々の
シフト・レジスタ３４乃至３８が「循環形」シフト・レ
ジスタとして構成される。

第２の動作モードでは、スイッチ５６がシフト・レジス
タ３４のタップ出力をシフト・レジスタ３６の直列入力
に接続する様に構成され、スイッチ５８がシフト・レジ
スタ３８のタップ出力をシフト・レジスタ４０の直列入
力に接続する様に構成される。スイッチ６０，６２は開
放位置をとり、シフト・レジスタ３６，４０におけるデ
ータの循環を禁止する。この第２の動作モードは実質的
にシフト・レジスタ３４と３６、及びシフト・レジスタ
３８と４０をカスケード接続する。

２つのモードでシフト・レジスタとインターフェイス接
続する為、信号ピン“Ｓ_１”がタップ・ラッチ４４の出
力に接続され、信号ピン“Ｓ_０”がシフト・レジスタ３
４の直列入力とインターフェイス接続され、信号ピン
“Ｓ^２”がシフト・レジスタ３８の直列入力とインター
フェイス接続され、信号ピン“Ｓ_３”がタップ・ラッチ
４８の出力とインターフェイス接続される。第１の動作
モードでは、ピンＳ_１がシフト・レジスタ３６の直列入
力及び出力の両方と多重化され、ピンＳ_０がシフト・レ
ジスタ３４の直列入力及び出力と多重化され、ピンＳ_２
がシフト・レジスタ３８の直列入力及び出力と多重化さ
れ、ピンＳ_３がシフト・レジスタ４０直列入力及び出力
と多重化される。関連するシフト・レジスタに対して選
択的にデータを入力し又はそれから出力データを受取る
為に、直列出力付能信号▲▼に応答して、ピンＳ
_０乃至Ｓ_３から関連したシフト・レジスタにデータを入
力し又は出力することが出来る様に、バッファが設けら
れている。この様な多重化機能は後で第５図について説
明する。

第２の動作モードでは、ピンＳ_１がタップ・ラッチ４４
の出力に接続され、ピンＳ_０がシフト・レジスタ３４の
入力に接続され、シフト・レジスタ３４及び３６がカス
ケード接続される。ピンＳ_２がシフト・レジスタ３８の
入力に接続され、ピンＳ_３がタップ・ラッチ４８の出力
に接続され、シフト・レジスタ３８及び４０がカスケー
ド接続される。このモードでは、データをシフト・レジ
スタ３４に直列に入力して、シフト・レジスタ３６のタ
ップ出力から取出すことが出来る。同様に、データをシ
フト・レジスタ３８に直列に入力して、シフト・レジス
タ４０のタップ出力から取出すことが出来る。

スイッチ５６乃至６２は、メモリ・アレー１０乃至１６
に付設された各々のシフト・レジスタを１本の多重化入
力／又は出力で選択的にアクセスするか、或いはその代
りに、２つのアレーに付設されたシフト・レジスタを、
各々のカスケード接続された対に対する専用入力及び専
用出力とカスケード接続するかの選択が得られる様にす
る。こうして、集積回路パッケージに４つのピンしか必
要としない。この各々の形式並びにその使い方は後で更
に詳しく説明する。

前に述べた様に、各々のメモリ・アレー１０乃至１６が
共通の行デコーダ及び共通の列デコーダを共有する。行
アドレス及び関連する信号▲▼が各々のアレー１
０乃至１６にあるアドレスされる行を作動し、列アドレ
ス及び関連する信号▲▼が各々のアレー１０乃至
１６のアドレスされる列を作動する。この時、ビット線
と、データＩ／Ｏ回路３２又はシフト・レジスタ３４乃
至４０の何れかとの間でデータ転送を行なうことができ
る。共通の列及び行デコーダを共有にしたことにより、
ランダム読取又はランダム書込み機能は、全てのアレー
１０乃至１６に対して同時にデータの読取又は書込みを
行なうことを必要とする。１つ又は更に多くのアレー１
０乃至１６に対して選択的にデータを書込む為には、別
個の列デコード回路及び関連した周辺制御回路を必要と
する。これは所定のチップ上の回路の密度を著しく増大
させる。この発明では、選択されなかったアレーの同じ
場所にあるデータを乱さずに、４つのアレー１０乃至１
６の内の選ばれた１つのメモリの所望の場所に別個に書
込む為に、２つの方法を用いる。第１の方法は「書込み
マスク」の特徴と呼び、これは選択されなかったアレー
に対する書込みを禁止する。第２の方法は「別々▲
▼」と呼び、書込むアレーを選択する為に、別々の別
アドレス・ストローブ▲▼、▲▼、▲
▼、▲▼を利用する。後で説明する
が、この両方の特徴が半導体チップに取入れてあるが、
金属マスクを変えることにより、製造時に１つだけが働
く様にする。

任意のアレー１０乃至１６又はその任意の組合せにある
データを選択的に変更する為、Ｉ／Ｏバッファ６６とＩ
／Ｏ線Ｉ／Ｏ_０乃至Ｉ／Ｏ_３の間にインターフェイス接
続される付能回路６４を設ける。付能回路６４が調停器
６８からの出力によって制御される。調停器６８は書込
みマスクの特徴又は別々▲▼の特徴のどちらを使
うかを判定する。付能回路６４がアレー１０乃至１６に
関連した何れかのＩ／Ｏ出力を不作動にする様に制御さ
れた場合、関連するビット線にあるデータを「書替え
る」ことは出来ない。付能されたＩ／Ｏ線だけが関連す
るビット線を作動することが出来、関連するメモリ素子
にデータを書込むことが出来る。

書込みマスク・モードでは、４つのデータ・ピンＤ_０乃
至Ｄ_３を多重化して、これによって付能信号Ｗ_０，
Ｗ_１，Ｗ_２，Ｗ_３をそれと多重化することが出来る様に
する。信号Ｗ_０乃至Ｗ_３はメモリ・アレー１０乃至１６
の内のどれに関連するＩ／Ｏポートを付能するかを決定
する。後で詳しく説明するが書込みマスクの特徴の欠点
は、各各の信号▲▼に対して、信号Ｗ_０乃至Ｗ_３
の一組の値しかラッチすることが出来ないことである。
その後、選ばれたアレー内の場所だけに書込むことが出
来る。これはページ・モードで動作する時に問題にな
る。

金属マスクを変更して別々▲▼の特徴を選択した
時、調整器６８が４つの信号▲▼を識別する。こ
のモードでは、行が信号▲▼によって選択され、
その後▲▼信号の内の所望の１つ▲▼乃
至▲▼がそれに対して入力される。従って、所
定の行アクセスに対し、列アドレス及びアレー１０乃至
１６内の任意の１つの列を選択することが出来る。ペー
ジ・モードで動作するには、１回の行アクセスしか必要
とせず、所定の行アクセスの間、信号▲▼を制御
して、任意の１つのアレー１０乃至１６又はその任意の
組合せの列を選択することが出来る。

チップにはクロック及び制御発生器６９も設けられてい
て、転送ゲート及びシフト・レジスタ３４乃至４０を作
動するのに必要たなる様な種々のクロック信号及び制御
信号を発生する。クロック及び制御発生器６９に対する
２つの信号入力が、シフト・レジスタ・クロックに対す
る信号ＳＣＬＫと、転送出力付能信号に対する信号▲
▼／▲▼である。

第２図には、第１図のメモリに対する書込みサイクルの
時間線図が示されており、書込みマスクの特徴を例示し
ている。普通のＲＡＭでは、▲▼が低になる時、
行アドレス・ラッチ２２の行アドレスがラッチされる。
予定の持続時間の後、列アドレスがアドレス・バッファ
１８に入れられ、▲▼が低になって、列アドレス
を列アドレス・ラッチ２２にラッチする。書込みモード
では、行アドレスがラッチされた後、書込み／付能信号
▲▼が低レベルに変えられる。書込みマスクの特徴
では、▲▼が低になる前に、信号▲▼／▲
▼が低になる。これによって調停器６８がデータ入力
にあって、信号Ｗ_０乃至Ｗ_３を表わす任意のデータをラ
ッチすることが出来る。ＲＡＳの毎回の変化で、マスク
されたデータが１回だけラッチされるから、各々の行ア
ドレスに対し、一組のマスクされたデータだけをラッチ
することが出来る。前に述べた様に、所定の行アドレス
の間、異なるアレーを選択することが出来ないので、こ
れはページ・モードで動作する時は欠点である。

カスケード接続したシフト・レジスタ 第３図には、４つのメモリ７０，７２，７４，７６で構
成されたアレーが示されている。各々のメモリ７０述至
７６は、その中に４つのビット・メモリ・アレーが入っ
ている点で、第１図のメモリと同様である。メモリ７０
乃至７６はカスケード接続したシフト・レジスタを用い
て第２の動作モードで動作する。従って、カスケード接
続した各対のシフト・レジスタは、このカスケード接続
した対に対する直列入力としての専用ピンと、このカス
ケード接続した対の直列出力に対する専用ピンとを持っ
ており、カスケード接続した対とインターフェイス接続
する為に、集積回路パッケージには４つのピンを必要と
する。例として、メモリ７０にあるカスケード接続され
た２対がメモリ７２にあるカスケード接続された２対と
カスケード接続されている。メモリ７４にあるカスケー
ド接続された２対が互いにカスケード接続され、メモリ
７６にあるカスケード接続された２対が互いにカスケー
ド接続されている。この形式に関係なく、電気的な形は
同じであり、相互接続の物理的な配置だけが変わってい
る。

マイクロプロセッサ（図面に示してない）からバス８０
を介して信号を受取って、メモリ７０及至７６内にある
各々のメモリ・アレーの別々▲▼機能又は書込み
マスクの特徴の何れかを制御するデータ更新回路７８が
設けられている。これらの出力を▲▼／Ｗ_ａ乃
至▲▼／Ｗ_ｐと記してある。これらの信号がメ
モリ７０乃至７６内の別々のメモリ・アレーに関連して
いて、画素データを更新する為に、ランダム・モードで
これらのアレーに選択的に書込みをするが、詳しいこと
は後で説明する。

メモリ７０乃至７６内にある画素マッピング形の各々の
アレーには、アレー内の相対位置を示す文字が記入され
ている。メモリ７０内のカスケード接続された１対が
“Ｄ”及び“Ｈ”と記されている。このカスケード接続
の対がメモリ７２内のアレー“Ｌ”及び“Ｐ”とカスケ
ード接続される。メモリ７０内にある他方のアレーの対
が“Ｃ”及び“Ｇ”と記されており、これがメモリ７２
内にある他方のアレーの対“Ｋ”及び“Ｏ”とカスケー
ド接続されている。メモリ７４内のカスケード接続され
たアレーが“Ｂ”，“Ｆ”，“Ｆ”及び“Ｎ”と記され
ており、メモリ７６内のカスケード接続されたアレーが
“Ａ”，“Ｅ”，“Ｉ”及び“Ｍ”と記されている。従
って、第３図のアレーは、アレーＡ，Ｂ，Ｃ及びＤが並
列に配置され、それらの直列出力が４ビット直列シフト
・レジスタ８２の４つの並列入力に接続される。このシ
フト・レジスタの直列出力が表示装置に入力する為に処
理される。残りのカスケード接続されたアレーＥ−Ｈ，
Ｉ−Ｌ及びＭ−Ｐが並列にカスケード接続され、カスケ
ード接続されたアレーＡ乃至Ｄの全ての素子が４ビット
・シフト・レジスタ８２に出力した後、アレーＥ−Ｈか
らの全てのシフト・レジスタ・データが続くと云う様に
なっている。これを「対称画素マッピング」と呼ぶ。

第４図には、第３図の対称画素アレーを用いたビデオ表
示装置の一部分が示されている。対称アレーの１行のデ
ータをアクセスする時、最初に行アドレスを供給し、そ
の後列アドレスを供給する。各列のビット千に出るデー
タが転送ゲート５４によって各々のアレーＡ乃至Ｐの夫
々のシフト・レジスタに転送される。一旦データが夫々
のシフト・レジスタに並列挿入されると、全てのシフト
・レジスタが共通のシフト・クロックによるクロック動
作により、データを４ビット・シフト・レジスタ８２に
同期的にシフトさせる。２５６ビット幅のアレー及び対
応する２５６ビット幅のシフト・レジスタでは、各々の
位置は特定の列に対応して“００”乃至“２５５”と記
される。各々のアレーＡ乃至Ｐの最初のシフト・ビット
出力が列アドレ００に対応する。４ビット・シフト・レ
ジスタ８２に装入される最初のデータは、最初はアレー
Ａ−Ｄの列００に記憶されているデータである。データ
が４ビット・シフト・レジスタ８２に装入された後、シ
フト・クロックの４部とデータ速度でシフトして出て行
く。従って、４ビット・シフト・レジスタ８２から出力
される最初のデータは、アレーＡの列００、行く００に
あるデータであり、その後アレーＢの列００、行００の
データが続く。アレーＡ，Ｂ，Ｃ及びＤの列００に対応
するデータが４ビットシフト・レジスタ８２から出力さ
れて、最初の走査線を形成した後、次に行００、列０１
に対応するデータがシフト・レジスタ８２に装入され、
２番目の走査線を形成する。レジスタＡ乃至Ｄに関連す
るシフト・レジスタにある全てのデータが出力されるま
で、こういうことが続けられる。この全てのデータが出
力される為には、２５６個のシフト・クロックと、４ビ
ット・シフト・レジスタ８２の１０２４回のシフトとが
必要である。

この例では、表示装置は２５６ブロックの長さを持って
いて、これは最初の走査線では、１０２４個の画素で構
成される。次の走査線では、最初はアレーＥ−Ｈに関連
しているシフト・レジスタからのデータが、アレーＡ−
Ｄに付設されたシフト・レジスタに直列に装入される。
次に、このデータが４ビット・シフト・レジスタ８２に
直列に装入される。次に走査線はアレーＩ−Ｌに関連す
るシフト・レジスタにある全てのデータに関連し、４番
目の走査線は、アレーＭ−Ｐに関連するシフト・レジス
タにあるデータで構成される。これが２５６個の画素を
持つアレーを形成し、各各がＡ−Ｐで表わした画素を持
っている。行アドレス００に関連する全てのデータがシ
フト・レジスタから出力された後、行０１がアクセスさ
れ、データが関連するシフト・レジスタに転送され、走
査線５乃至８が表示されて、画素アレーの２番目の行を
形成する。

第３図の対称アレーを利用することにより、１回のメモ
リ・アクセス時間で、任意の１つの画素アレーで１６個
の隣合う画素を書替えることが出来る。画素マッピング
形の１つのメモリ・アレーしか用いない場合、１６個の
画素データを変えるには、１６回のメモリ・アレーが必
要になろう。対称画素アレーでは、メモリ・アレーＡ−
Ｐの１回のランダム・アクセスを行なえばよく、データ
更新回路７８を作動して、その行及び列アドレスで所望
のパターンに書替えるべきアレーを選択する。

例えば、第４図に参照符号８４で示すパターンを表示装
置に描き出す場合、普通の装置では、パターン８４を構
成する各々の行をアクセスし、列アドレスを変えて、適
当な画素メモリ位置を変更する。これはメモリにページ
動作モードを必要とする。その後、行アドレスを変え、
今述べた工程を繰返す。パターン８４は、行００、列０
０にある画素アレーの画素Ｈ，Ｌ，Ｐと列０１、行００
にある画素アレーの画素Ｅ，Ｆ，Ｊ，Ｎと、列００、行
０１にある画素アレーの画素Ｄ，Ｈ，Ｌと、列０１、行
０１にある画素アレーの画素Ｂ，Ｆ，Ｉ，Ｊとで構成さ
れている。普通の装置であれば、６回の行アクセスが必
要であり、各々の行アクセスは、パターン８４を形成す
る様に、全ての画素データを書換える為に、２回の列ア
クセスを必要とする。然し、第３図の対称画素マッピン
グ形のアレーでは、パターン８４を形成するのに４回の
アクセスしか必要としない。この装置は最初に、全ての
メモリ・アレーＡ−Ｐの行００、列００にあるメモリ・
セルをアクセスし、書込みの為にメモリ・アレーＨ，
Ｌ，Ｐだけを付能する。第３図のメモリ７０乃至７６に
対して書込みマスクの特徴が選択されている場合、行０
０、列０１に対する付能された画素アレーを変える前
に、新しい行アクセスが必要になる。然し、別々▲
▼の特徴を選択した場合、ページ・モードを利用し、
行００、列０１の画素情報を更新する為に、１回の行ア
クセスしか行なわない。

４つの画素マッピング形アレーを収容した半導体チップ
の内部のカスケード接続したシフト・レジスタを用いる
ことにより、４×４アレーを作るのに４つのピンしか必
要としない。この為、画素２個の幅又はその任意の倍数
の幅を持つ、対称アレーを持つ任意の形をとれる。従っ
て、第３図に示す様に、４×４の対称画素アレーを用い
ることが出来るし、或いは１６×１６の画素アレーさえ
用いることが出来る。

多重タップ出力を持つ円形シフト・レジスタ 第５図には、２５６ビット・シフト・レジスタ８６と関
連する２５６ビット・タップ・ラッチ８８及び関連する
２５６素子転送ゲート９０のブロック図が示されてい
る。シフト・レジスタ８６はシフト・レジスタ３４乃至
４０と同様であり、タップ・ラッチ８８はタップ・ラッ
チ４２乃至４８と同様であり、転送ゲート９０は第１図
の転送ゲート５４と同様である。転送ゲートが入力にビ
ット線Ｂ／Ｌ００−Ｂ／Ｌ２５５を受取り、その出力が
シフト・レジスタ８６の“００”乃至“２５５”と記し
た個別のシフト・ビットに接続される。直列入力がシフ
ト・ビット２５５に入力され、直列出力がシフト・ビッ
ト００から出力される。タップ・ラッチ８８は任意の１
つのシフト・ビット００乃至２５５で直列出力をタップ
式に取出す様に作用し得る。

シフト・ビット００からのシフト出力が３状態バッファ
９２に入力され、その出力が単極双投スイッチ９４に接
続される。スイッチ９４はスイッチ６０，６２と同様で
ある。前に述べた様に、シフト・レジスタが単極双投ス
イッチ５６，５８を持つシフト・レジスタ３４，３８と
同様に構成されていれば、スイッチ９４を使わなくても
よい。スイッチ９４の出力がシフト・ビット２５５の直
列入力に接続される。タップ・ラッチの出力が３状態バ
ッファ９６に入力され、その出力がピンＳ_１−Ｓ_３の内
の１つに接続される。これらのピンはＳ_ｉと呼び、こゝ
で“ｉ”は“１”から“３”までである。ピンＳ_ｉが３
状態バッファ９８にも入力され、その出力がシフト・ビ
ット２５５の直列入力に接続される。この入力はＳＩＮ
と記してあり、タップ・ラッチの出力をＳＯＵＴと記し
てある。３状態バッファ９２，９６，９８が信号▲
▼によって制御される。信号▲▼が高である
時、バッファ９２，９６が不作動であり、バッファ９８
が付能される。これによってピンＳ_ｉが直列入力ピンと
して作用することが出来る。

▲▼が低である時、バッファ９８が不動作にな
り、バッファ９２，９６が付能される。これによってシ
フト・レジスタ８６が循環形シフト・レジスタとして構
成され、シフト・ビット００の出力がシフト・ビット２
５５に入力され、タップ・ラッチの出力がピンＳ_ｉに接
続される。この形式では、ピンＳ_ｉが直列出力ピンの１
つとして作用する。前に述べた様に、スイッチ９４が開
くのは、１個の半導体チップにある２つのシフト・レジ
スタがカスケード接続されるマスクの特徴を選択した時
だけである。

好ましい実施例では、タップ・ラッチ８８の出力からで
はなく、直列出力がシフト・ビット００からシフト・ビ
ット２５５に常にフィードバックされることに注意され
たい。然し、タップ点からフィードバックしてもよい。
シフト・ビット００からフィードバックする時、タップ
・ラッチを作動して、シフト・レジスタ８６内の任意の
１つのシフト・ビットから出力を選択しても、データが
循環する順序に影響はない。例えば、シフト・ビット６
４を出力シフト・ビットとして選択して、出力に現れる
最初のビットが最初はシフト・ビット６４に記憶されて
いたデータであり、その後は最初は残りのシフト・ビッ
ト６５−２５５に記憶されていたデータが続く様にして
もよい。然し、シフト・クロックが引続いてデータをシ
フトさせるのにつれて、シフト・ビット２５５に記憶さ
れているデータの後に、最初はシフト・ビット００に記
憶されていたデータが続く。こうして、タップ位置に関
係なく、シフト・レジスタ８６に記憶されていた最初の
データ順序を保つことが出来る。

カウンタ（図面に示してない）がシフト・クロックの数
を計数して、カウント出力を発生する。メモリを制御す
る外部マイクロプロセッサが、シフト・レジスタ８６に
データ転送をする時、カウンタにリセットを出し、その
後カウントを監視する。マイクロプロセッサはその後、
予定のシフト回数だけ遅延して、予定のカウントで、デ
ータをメモリに転送することが出来る。例えば、メモリ
の所定の行にある全てのデータを１つの画素だけシフト
させることが望ましい場合、初期位置からシフト・クロ
ックの２５５カウントだけを計数し、その後データをビ
ット線に転送しさえすればよい。これによって実効的に
データが１つだけシフトさせられる。

次に第６ａ図及び第６ｂ図について説明すると、表示装
置の３つの別々のフレームに対する表示装置の選ばれた
走査線が示されている。フレームは表示装置の全ての走
査線を走査するのに要する時間と定義する。フレームを
フレーム１，フレーム２及びフレーム３と呼び、図示の
走査線は走査線“Ｎ”と呼ぶ。図示例では表示装置の各
々の走査線に２５６個の画素があり、２５６ビット幅の
メモリに付設されたシフト・レジスタが用いられてい
る。シフト・レジスタにデータを転送した後、そのタイ
ミングは、２５６回のシフトを行なってシフト・レジス
タに入っている全てのデータを、所定の走査線に対し
て、表示装置に出力する様になっている。フレーム１で
は、最初の画素がシフト・ビット００に対応し、これは
列００に記憶されているデータにも対応する。走査線の
終りで外にシフトする最初のデータ・ビットはシフト・
ビット２５５に対応し、これは列２５５に対応する。デ
ータを１つだけシフトさせる為、カウンタ（図に示して
ない）がシフト・クロック・サイクルの数を計数し、そ
の走査線の予定のシフト・カウントに対応する行アドレ
スでシフト・レジスタからメモリへの転送を行なう。第
６ａ図に示す例では、２５５個のシフト・クロックの後
にシフト・レジスタからメモリへのデータ転送を行なう
必要がある。このカウントでは、最初はシフト・ビット
００にあったデータが現在ではシフト・ビット０１にあ
る。２５５のカウントで転送すると、データが右に１つ
の画素位置だけシフトし、データが次に高い列アドレス
にシフトしたことに対応する。従って、次のフレーム
で、メモリからシフト・レジスタへのデータ転送によ
り、このシフトしたデータが出力される。シフト・レジ
スタからメモリへの転送が２５５のカウント毎に行なわ
れる場合、ことごとくの走査で、データは右に１つの画
素だけシフトした様に見える。従って、同じ走査線の走
査３では、画素はフレーム１に比べて右に２つの画素だ
けシフトしている。

１位置だけ左へシフトするには、１のシフト・カウント
の後、シフト・レジスタからメモリへのデータ転送が行
なわれる。この結果、最初はシフト・ビット００にあっ
たデータがシフト・ビット２５５に来て、最初はシフト
・ビット０１にあったデータがシフト・ビット００に来
る様になり、この結果表示装置の各々の走査で、１ビッ
トだけ左にシフトする。これが第６ｂ図に示されてい
る。

第７ａ図には、第６ａ図及び第６ｂ図のフレームと同様
な走査線Ｎの逐次的な３フレームが示されている。然
し、この例では、表示装置の各々の走査線にある画素の
数が１９２の倍数であり、これに対してシフト・レジス
タ及びメモリは２５６ビット幅である。タップ・ラッチ
８８のタップはシフト・ビット６４からビットを取出す
様に定められていて、走査線の最初のビットはシフト・
ビット６４にあるデータであり、最後の画素はシフト・
ビット２５５にあるデータに対応する様にする。データ
を１だけ右にシフトするのに必要な変更は、タップをシ
フト・ビット６４からシフト・ビット６３に変えること
である。これがフレーム２に明らかである。この時、最
初の画素はシフト・ビット６３にあるデータに対応し、
最後のデータ・ビットはシフト・ビット２５４にあるデ
ータに対応する。次のフレーム、即ちフレーム３では、
タップを再び下向きにインクレメントし、シフト・ビッ
ト６２に来る様にする。タップを移すことにより、表示
装置を「パン」することが出来る。然し、表示装置をパ
ンすることが出来るのも、タップがシフト・ビット００
に来るまでであり、この時表示装置はシフト・ビット０
０及びシフト・ビット１９１の間のデータに対応する。

直列シフト・レジスタ８６にあるよりも少ない画素を持
つ表示装置を用いて、絶えず変化する背景を表示するに
は、この循環形シフト・レジスタをタップ・ラッチ８８
と共に用いることが出来る。これが第７ｂ図に示されて
おり、この時タップが最初のフレーム、即ちフレーム１
ではシフト・ビット６４に定められ、その後に続く次の
２つのフレームでは、夫々シフト・ビット６５及びシフ
ト・ビット６６にインクレメントされる。シフト・レジ
スタが循環形シフト・レジスタであるから、シフト・ビ
ット６５から１９２回のシフトにより、シフト・ビット
００に記憶されていたデータが出力される。同様に、フ
レーム３では、シフト・レジスタ８６のタップをシフト
・ビット６６に設けることにより、シフト・ビット００
及びシフト・ビット０１に記憶されているデータが、シ
フト後の走査線の最後の２つの画素に対応する。

シフト・レジスタとタップ・ラッチ 第８図には第５図のシフト・レジスタ８６にある１個の
シフト・ビットの回路図が示されている。直列入力を
“ＩＮ”と呼び直列出力を“ＯＵＴ”と呼ぶ。直列入力
がＰ−チャンネルＦＥＴ１０４及びＮ−チャンネルＦＥ
Ｔ１０６のゲートに接続される。トランジスタ１０６の
ソースがＶ_SSに接続され、ドレインがＮ−チャンネル・
トランジスタ１０８のソースに接続される。トランジス
タ１０４のソースがＶ_DDに接続され、そのドレインがＰ
−チャンネル・トランジスタ１１０のドレインに接続さ
れる。トランジスタ１１０のドレイン及びトランジスタ
１０８のドレインが節１１２に接続され、トランジスタ
１１０のゲートがＳＲ１に接続され、トランジスタ１０
８のゲートがＳＲ２に接続される。前に述べた様に、Ｓ
Ｒ１及びＳＲ２はシフト・クロックの反転形及び非反転
形である。トランジスタ１０４乃至１１０がシフト・ビ
ットの第１段を構成する。第２段はＰ−チャネル・トラ
ンジスタ１１４，１１６とＮ−チャンネル・トランジス
タ１１８，１２０とで構成される。トランジスタ１１
４，１２０がトランジスタ１０４，１０６と同様に構成
され、トランジスタ１１６，１１８がトランジスタ１１
０，１１８と夫々同様に構成される。トランジスタ１１
４，１２０のゲートが節１１２に接続され、トランジス
タ１１６のドレイン及びトランジスタ１１８のドレイン
が直列出力に接続される。キャパシタ１２２が節１１２
及びＶ_SSの間に接続され、キャパシタ１２４が直列出力
とＶ_SSの間に接続される。キャパシタ１２２，１２４は
記憶静電容量を表わす。

動作について説明すると、データがシフト・ビットの出
力にあるキャパシタ１２４に入力され、これがトランジ
スタ１０４，１０６のゲート２に接続される。このデー
タは、ＳＲ１が低でＳＲ２が高である時、クロック動作
によって節１１２に送られる。データが論理低レベルで
ある場合、トランジスタ１０４が導電し、データが論理
高レベルである場合、トランジスタ１０６が導電する。
ＳＲ１が高レベルに戻り、ＳＲ２が低レベルに戻る時、
データがキャパシタ１２２に記憶される。節１１２から
直列出力へデータを転送する為、ＳＲ１をトランジスタ
１１８のゲートに印加し、ＳＲ２をトランジスタ１１６
のゲートに供給する。この為、ＳＲ１が高であることに
対応してＳＲ２が低である時、データが転送される。こ
れは節１１２へのデータ転送とは反対の形である。

第９図には直列接続された３つのシフト・ビット１２
６，１２８，１３０が示されている。各々シフト・ビッ
トで、トランジスタ１０４，１０６を反転増幅器の記号
１３２で示し、トランジスタ１１４，１２０を反転増幅
器の記号１３４で示してある。転送サイクルでは、ビッ
ト線が各々のシフト・ビットの直列出力に接続され、Ｓ
Ｒ１が低で、ＳＲ２が高である。これによって実効的に
ビット線のデータが次に続くシフト・ビットに対する増
幅器１３４の入力に接続される。その後ビット線（図面
に示してない）を切離し、信号がキャパシタ１２４に記
憶される。シフト・クロックが状態を変える時、夫々の
シフト・ビットの出力に転送される。

第１０図には、２５６ビット・シフト・レジスタにある
シフト・ビット２５５，２５４及び２５３の回路図が示
されている。直列入力がシフト・ビット２５５に力力さ
れる。各々のシフト・ビットの出力がナンド・ゲート１
３３に入力され、このゲートの他方の入力が、タップ・
ラッチ・デコード回路５２の出力に対応するタップ・ラ
ッチ信号に接続される。各々のナンド・ゲート１３３の
出力が通過トランジスタ１３５のドレインに接続され、
このトランジスタのソースが線１３６に接続される。各
々のシフト・ビットに関連する各各のトランジスタ１３
５のゲートがタップ・ラッチ信号に接続される。例え
ば、シフト・ビット２５５に関連するタップ・ラッチ信
号がＴＰ２５５であり、シフト・ビット２５４に関連す
るタップ・ラッチ信号がＴＰ２５４であり、シフト・ビ
ット２５３に関連するタップ・ラッチ信号がＴＰ２５３
である。

ナンド・ゲート１３３は何れもＮ−チャンネル・トラン
ジスタ１３８を持ち、そのソースがＶ_SSに接続され、そ
のドレインがＮ−チャンネル・トランジスタ１４０のソ
ースに接続され、且つそのゲートがタップ・ラッチ信号
に接続される。トランジスタ１４０のドレインがＰ−チ
ャンネル・トランジスタ１４２のドレインに接続され、
そのゲートが夫々のシフト・レジスタの出力に接続され
る。トランジスタ１４２のソースがＶ_DDに接続され、そ
のゲートが関連するシフト・レジスタの出力に接続され
る。タップ・ラッチ信号が存在する時、トランジスタ１
３８がＶ_SSに通ずる低抵抗通路を作り、トランジスタ１
４０のドレインに出る出力はシフト・レジスタの出力の
関係である。真のナンド関数ではないが、トランジスタ
１３８がターンオフになると、関連する通過トランジス
タ１３５もターンオフになる。この形式によって得られ
るナンド関数は、選択されていないタップの消費電力を
少なくする。

ラッチ信号ＴＰ２５５−ＴＰ００を発生する為のラッチ
回路が、交差結合したインバータ１４４，１４６で構成
される。各々のインバータの出力が他方の入力に接続さ
れ、論理状態を記憶する様になつている。インバータ１
４４の入力及びインバータ１４６の出力が節１４８に接
続される。節１４８がＮ−チャンネル・トランジスタ１
５０及びＰ−チャンネル・トランジスタ１５２のドレイ
ンに接続され、これらのトランジスタのソースが、列ア
ドレス２５５に対応するデコード線Ｙ２５５に接続され
る。節１４８が直列抵抗１５４を介して通過トランジス
タ１３４のゲートに接続される。トランジスタ１５０の
ゲートがラッチ信号ＬＣＨに接続され、トランジスタ１
５２のゲートが反転ラッチ信号▲▼に接続され
る。動作について説明すると、信号ＬＣＨ及びデコード
信号が存在することにより、論理高信号が交差結合のイ
ンバータ１４４，１４６にラッチされ、こうしてラッチ
信号ＴＰ２５５をその中に記憶する。

シフト・ビット２５４は関連した１対の交差結合のイン
バータ１５６，１５８を持ち、シフト・ビット２５３は
関連した１対の交差結合したインバータ１６０，１６２
を持っている。デコード信号Ｙ２５４が並列の１体のＮ
−及びＰ−チャンネル・トランジスタ１６４，１６６に
入力され、デコード信号Ｙ２５３が１対のＮ−及びＰ−
チャンネル・トランジスタ１６８，１７０を介して、交
差結合した１対のインバータ１６０，１６２に入力され
る。シフト・ビット２５４，２５３に対して、夫々直列
抵抗１７２，１７４が設けられている。

この発明の重要な一面として、タップ点が列アドレス・
デコーダによってデコードされたアドレスによって決定
される。従って、列をアドレスすると共に、直列アクセ
ス・シフト・レジスタの直列出力を構成する特定のタッ
プ点をアドレスする両方の為に、１つのデコーダしか必
要としない。これは、シフト・レジスタのタップに対す
るデコード機能を持たす為に必要な回路の大きさを著し
く小さくする。従来の装置は、どのタップを選択するか
を決定する為に別個のデコーダを用いていた。更に、レ
ジスタにある各々のシフト・ビットを選択することが出
来、こうして種々の用途に対して一層大きな融通性が得
られる。

物理的な配置 第１１図には、メモリ・アレー１０と関連する転送ゲー
ト５４、シフト・レジスタ３４、タップ・ラッチ４２及
び列デコーダ３０のチップにおける相互接続と大体の物
理的な配置とを示す簡略ブロック図が示されている。例
として、列００及び列０１だけがそれに関連する出力回
路と共に示されている。列００が列アドレス００に対す
る反転及び非反転ビット線を出力し、Ｂ／ＬＯＯがＮ−
チャンネル・トランジスタ１７６のドレインに接続さ
れ、▲▼がＮ−チャンネル・トランジスタ１
７８のドレインに接続される。トランジスタ１７６のソ
ースがＩ／Ｏ_１と記したＩ／Ｏ線に接続され、トランジ
スタ１７８のソースが▲▼と記した反転Ｉ／Ｏ
線に接続される。トランジスタ１７６，１７８のゲート
が共に列デコード線００に接続され、列アドレス００が
選択された時にそれを作動する。同様に、Ｎ−チャンネ
ル・トランジスタ１８０がビット線Ｂ／ＬＯ１及びＩ／
Ｏ線の間に接続され、Ｎ−チャンネル・トランジスタ１
８２が▲▼及びＩ／Ｏ_１線の間に接続され
る。トランジスタ１８０，１８２のゲートが列デコード
線０１に接続される。

転送ゲート５４が通過トランジスタ１８４を持ち、その
ドレインが非反転ビット線に接続され且つそのソースが
夫々のシフト・ビットの入力に接続される。転送ゲート
回路５４にある全てのトランジスタ１８４のゲートが転
送制御線ＳＣＴに接続される。タップ・ラッチ４２が各
々のシフト・ビットに対するラッチとなり、これは関連
した列デコード線によって制御される。例えば列デコー
ド線００がタップ・ラッチＴＬ００の制御入力に接続さ
れる。タップ・ラッチＴＬ００の出力が通過トランジス
タ（１８６）のゲートに入力される。この通過トランジ
スタのドレインがシフト・ビット００の出力に接続さ
れ、そのソースが線ＳＯＵＴに接続される。同様な通過
トランジスタ１８８がシフト・ビット０１の出力と端子
ＳＯＵＴの間に接続され、そのゲートがタップ・ラッチ
ＴＬ０１に接続される。

第１２図には、第１図のメモリの物理的な配置の好まし
い実施例が示されており、各々のメモリ・アレー１０乃
至１６が２５６行を持ち、関連する各々のシフト・レジ
スタ３０乃至４０が２５６個のシフト・ビットを持って
いる。これまでの図面と同じ部分には同じ参照数字を用
いている。メモリ・アレー１０及び１２がアレー１９０
及び１９２に組合されている。アレー１９０が列００乃
至列１２７を持ち、アレー１９２が列１２８乃至列２５
５を持っている。各々のアレー１９０乃至１９６は、Ｉ
／Ｏ線Ｉ／Ｏ_０乃至Ｉ／Ｏ_３の内の２つに対応するメモ
リ・セルの半分の列を持っている。同じアドレスを持つ
列が互いに隣接する様に、列は織込みになっている。例
えばアレー１０の列００がアレー１９０内の最初の物理
的な列であり、アレー１２の列００がアレー１９０内の
２番目の物理的な列である。Ｉ／Ｏ線が、アレー１０に
対しては添字“０”で示され、アレー１２では“１”で
示されており、何れも適当な列アドレスに関係してい
る。半導体チップの反対側にアレー１９４及びアレー１
９６が設けられていて、メモリ・アレー１４及び１６に
ある素子の列で構成される。アレー１９４が列０乃至列
１２７を持ち、アレー１９６が列１２８乃至２５５を持
っている。図面には示してないが、アレー１９０及び１
９２とアレー１９４及び１９６とは、行デコーダによっ
て隔てられている。

アレー１０及び１２に関連するシフト・レジスタ３４及
び３６がアレー１９０及び１９２に隣合って配置されて
おり、夫々の列に関連するシフト・ビットが接続されて
いる。図面を見易くする為に、転送ゲート回路５４は示
してない。シフト・レジスタ３８，４０がアレー１９
４，１９６に隣合わせて配置され、そのシフト・ビット
が夫々の列の出力に接続されている。シフト・レジスタ
３４乃至４０が両半分に分割され、片半分がシフト・ビ
ット００乃至１２７に対してアレー１９０及び１９４に
関連し、残り半分がシフト・ビット１２８乃至２５５に
対してアレー１９２及び１９６と関連を有する。

タップ・ラッチ４２及び４４が組合されて１つのタップ
・ラッチ１９８となり、これが列デコーダ３０とシフト
・レジスタ３４，３６の間に配置されている。タップ・
ラッチ４６，４８が組合されて１つのタップ・ラッチ２
００となり、これが列デコーダ３０とシフト・レジスタ
３８，４０の間に配置されている。ランダムアクセスＩ
／Ｏ回路及び転送ゲートが、第１１図に示す様に、シフ
ト・レジスタと夫々のアレー１９０乃至１９６の間に配
置されている。

第１３図にはメモリから関連する直列シフト・レジスタ
にデータを転送する為の時間線図が示されている。この
転送を行なうには、▲▼が低レベルに変化する
時、信号▲▼／▲▼が低レベルであることが必
要である。信号が高になって、データをメモリからシ
フト・レジスタに転送する為の読取転送動作を表示し、
この後▲▼が低になって、適当な行アドレスを選
択する。予定の持続時間の後、ビット線が分割され、デ
ータが各列の関連するセンスアンプの出力に記憶され
る。この後信号▲▼／▲▼が高になり、こうし
転送ゲート５４対する信号ＳＣＴを発生し、各列のビッ
ト線をシフト・レジスタにある関連するシフト・ビット
と接続する。▲▼／▲▼の立上りが臨時の矢印
２０２で示す様に、次のシフト・クロック信号ＳＣＬＫ
の立上りが発生するまでの最低限の時間をも決定する。
好ましい実施例では、これは約１０nsである。これによ
ってビット線からのデータがシフト・ビットの入力に入
り、その中にデータが装入する。ＳＣＬＫの立上りで、
臨時の矢印２０４で示す様に、データがシフト・ビット
の出力に転送される。▲▼／▲▼の立上りで、
全ての古いデータがシフト・ビットに記憶された状態か
ら除かれ、新しいデータがその中に記憶される。然し、
ＳＣＬＫの立上りが発生してから予定の時間が経つま
で、最初のデータ・ビットは外へシフトしない。

第１４図にはシフト・レジスタからメモリに記憶する為
にデータを転送する為の時間線図が示されている。この
データは直列入力に入力し、中へシフトさせ、その後メ
モリに転送してもよいし、或いはメモリ内の１つの行か
らシフト・レジスタにシフトし、その後メモリの異なる
行へ転送してもよい。シフト・レジスタとメモリの間の
転送を開始する為、▲▼よりも前に▲▼／▲
▼が低になる。信号も低であって、シフト・レジ
スタからメモリにデータを転送する書込み転送動作であ
ることを示す。この後、▲▼が低レベルになっ
て、行アドレスを読取り、書込み転送動作を開始すると
共に、シフト・クロックを禁止する。予定の持続時間の
後、▲▼／▲▼が高になってデータ転送を開始
し、シフト・ビットの出力を夫々のビット線と接続す
る。この時シフト・ビットに存在するデータがビット線
に転送され、内部センスアンプ（図に示してない）によ
って感知され、ラッチされて、メモリに記憶される。転
送信号の立上りが発生してから予定の持続時間の後、シ
フト・クロックが再開する。シフト動作の前に、データ
の転送が完全に行なわれる様に保証する為、シフト・ク
ロックの立上りを遅延させることが出来る。第１４図に
示す時間線図では、ＳＩＮ及びＳＯＵＴの両方に対し、
ピンＳ_０乃至Ｓ_３が多重化される様にメモリが構成され
ている。従って、夫々のシフト・レジスタにデータを入
力する為には、信号▲▼が高信号レベルになけれ
ばならない。

書込みマスク／別々ＣＡＳ 第１５図には、第１図の付能回路６４、Ｉ／Ｏバッファ
６６、及び別々▲▼入力▲▼乃至▲
▼と書込みマスクの特徴との間を区別する調停器６
８の簡略ブロック図が示されている。Ｉ／Ｏバッファ６
６は別々のＩ／Ｏバッファ２０８，２１０，２１２，２
１４で構成されており、これらが入力Ｗ_０／Ｄ_０乃至Ｗ
_３／Ｄ_３に接続されている。Ｉ／Ｏバッファ２０８乃至
２１４はデータだけを受取り又は出力する様に作用し得
る。信号Ｗ_０乃至Ｗ_３が夫々別々の単極双投スイッチ２
１６に入力されるが、その内の１つしか示してない。ス
イッチ２１６の出力がＤ形フリップフロップ２１８のデ
ータ入力に接続され、スイッチ２１６はデータ入力をア
ースと夫々の入力Ｗ_０乃至Ｗ_３との間で切換える様に作
用し得る。簡単の為、入力Ｗ_０に関連する回路だけを説
明する。フリップフロップ２１８のクロック入力がクロ
ック信号φＲ１に接続され、そのクリア入力が信号▲
▼に接続されている。▲▼は予定の時間だけ
遅延させた▲▼である。この遅延が非反転回路２
２０によって行なわれ、反転回路２２２によってφＲ１
が発生される。フリップフロップ２１８のＱ出力が信号
Ｗ_０′である。図面に示してないフリップフロップの残
りの出力はＷ_１′，Ｗ_２′，Ｗ_３′である。

信号Ｗ_０′が調停回路２２４に入力されて、メモリを製
造する際、書込みマスクは別々▲▼の特徴のどち
らを選択するか、並びに付能回路６４によってどのＩ／
Ｏ回路２０８乃至２１４を付能するかの両方を決定す
る。

信号▲▼乃至▲▼が、４つの単極双投
スイッチで構成されたスイッチ２２６の１つの入力に入
力される。これらのスイッチの出力が４つのインバータ
からなる回路２２８の別々の入力に接続される。各々の
信号▲▼乃至▲▼がスイッチ回路２２
６にある１つの単極双投スイッチと関連していて、この
スイッチは出力をＶ_SSと信号▲▼乃至▲
▼の間で切換えるように作用し得る。インバータ回路
２２８にある各々のインバータの出力を各々の信号▲
▼乃至▲▼に対応してＷ_０″，Ｗ_１″，
Ｗ_２″，Ｗ_３″と記してある。簡単の為、Ｗ_０″回路に
関連する回路だけを図面に示してある。この信号が調停
回路２２４に入力される。

信号▲▼，▲▼，▲▼が単極
双投スイッチ２３０，２３２，２３４に夫々入力され
る。スイッチ２３０乃至２３４の出力が４入力ナンド・
ゲート２３６の別々の入力に入力される。信号▲
▼が４入力ナンド・ゲート２３６の残りの入力に入力
されるスイッチ２３０乃至２３４はナンド・ゲート２３
６の関連する３つの入力を夫々の信号▲▼乃至
▲▼又はＶ_DDの何れかと接続する様に作用し得
る。これらのスイッチがスイッチ・バンク２２６にある
スイッチと共に、書込みマスクの特徴に関連している。
この書込みマスクの特徴は、半導体装置を製造する時に
決定される。装置を別々ＣＡＳ信号によって制御する場
合、スイッチ２３０乃至２３４及びスイッチ・バンク２
２６にあるスイッチがＶ_DDから切離され、夫々の信号▲
▼乃至▲▼に接続される。同様に、信
号Ｗ_０乃至Ｗ_３に関連するスイッチ２１６がアースに接
続される。第１５図の全てのマスクによってプログラム
可能なスイッチの位置は別々▲▼の特徴の場合に
ついて示してある。書込みマスク・モードで動作する
時、装置を製造する際に、全てのスイッチの反対側の位
置が選ばれる。然し、これらの装置は、金属マスクの永
久的な構成を必要とせずに、利用者が選択出来る様にす
ることが出来ることを承知されたい。

ナンド・ゲート２３６の高出力は、信号▲▼乃
至▲▼の何れかが低になる時、何時でも存在す
る。信号▲▼にはスイッチが関連していないか
ら、書込みマスクの特徴が選択された時、これがＣＡＳ
入力を構成し、スイッチ２３０乃至２３４がＶ_DDに接続
される。ナンド・ゲート２３６の出力が３入力アンド・
ゲート２３８の１つの入力に入力される。アンド・ゲー
トの１つの入力が信号φＲ２に接続され、残りの入力が
インバータ２４０を介して入力▲▼／▲▼に接
続され。信号φＲ２は、信号▲▼をバッファ２２
３で遅延させることによって発生される。アンド・ゲー
ト２３８の出力が書込み信号を構成し、この信号が調停
回路２２４に入力される。信号▲▼乃至▲
▼の内の１つが低であり、信号▲▼／▲▼
が低であり、且つ信号φＲ１が発生される時、何時でも
書込み信号が発生される。

信号▲▼／▲▼が、書込みマスク・ラッチを構
成するＤ形フリップフロップ２４２のＤ入力にも入力さ
れる。フリップフロップ２４２のクロック入力が信号φ
Ｒ１に接続され、そのプリセット入力が信号▲▼
に接続される。フリップフロップ２４２のＱの出力を▲
▼と記してあり、出力をＷＭ′と記してある。
信号φＲ１が発生される前に、入力▲▼／▲▼
の信号が低になる時、何時でもこのデータがロック動作
によって出力に通され、これは書込みマスクの特徴を選
択したことに対応する。標準的な書込み機能を実施する
時には、何度でも、▲▼が低になり、φＲ１が発
生された後、フリップフロップ２４２のＤ入力の信号が
低になる。この状態では、フリップフロップ２４２の出
力の状態は変らない。

信号ＷＭ′がアンド・ゲート２４４の一方の入力に入力
され、このゲートの他方の入力が、アンド・ゲート２３
８から出力される書込み信号に接続される。アンド・ゲ
ート２４４の出力をＥＮと記してあって、付能機能を表
わしており、調停回路２２４に入力される。フリップフ
ロップ２４２から出力される信号ＷＭ′も調停回路２２
４に入力される。

調停回路２２４は単極双投スイッチ２４６を持ち、これ
が信号Ｗ_０′乃至Ｗ_０″を受取り、その出力が３入力ア
ンド・ゲート２４８の１つの入力に接続されている。ス
イッチ２４６はスイッチ２１６と同様なマスクによって
選択し得る特徴でありバンク２２６にあるスイッチ及び
スイッチ２３０乃至２３４は製造時にプログラムされ
る。スイッチ２４６はアンド・ゲート２４８に入力する
為に、信号ｗ_０″及びＷ_０′の間で選択する様に作用し
得る。書込みマスクの特徴が選択された時、信号Ｗ_０′
がスイッチ２４６によって選択され、別々ＣＡＳの特徴
が選択された時、信号ｗ_０″が選択される。アンド・ゲ
ート２４８の残りの２つの入力が書込み信号とＶ_DDとに
接続される。アンド・ゲート２４８の出力がオア・ゲー
ト２５０の一方の入力に接続され、その他方の入力がア
ンド・ゲート２４４から出力される信号ＥＮに接続され
る。

動作について説明すると、調停回路２２４は、信号▲
▼乃至▲▼の内の１つが存在するか或い
は書込みマスクの特徴が選択されたことに応答して、オ
ア・ゲート２５０から出力を発生する。書込みマスクの
特徴を用いる時、端子▲▼／▲▼の入力の信号
をＤ形フリップフロップ２４２にラッチして、フリップ
フロップ２４２の出力の信号ＷＭ′として、高信号を
出力しなければならない。信号▲▼／▲▼がア
ンド・ゲート２３８にも高信号を送る。この後でアンド
・ゲート２３８の出力に書込み信号が発生されると、３
入力アンド・ゲート２４８の内の２つの入力が高信号レ
ベルになる。信号Ｗ_０が存在してフリップフロップ２１
８にラッチされて信号Ｗ_０′を発生する時、アンド・ゲ
ートの出力が高になり、こうしてオア・ゲート２５０の
出力を高レベルにする。書込みマスクの特徴が選択され
ていない別々ＣＡＳモードでは、何れか１つの信号▲
▼に論理低レベルが存在すると、ナンド・ゲート２
３６の出力が高レベルになり、これによって、入力▲
▼／▲▼に書込み信号が存在し且つ▲▼が
発生されたことに応答してφＲ１が発生された時には、
何時でもアンド・ゲート２３８の出力に書込み信号が発
生される。別々▲▼モードでは、スイッチ２４３
及び２４５が、フリップフロップ２４２の出力から切離
されるので、アンド・ゲート２４４の一方の入力が低で
あり、信号ＥＮを低に保ち、スイッチ２４５にか連する
アンド・ゲート２４８の入力は高信号レベルに保たれ
る。従って、アンド・ゲート２４８は書込み信号とスイ
ッチ２４６によって切換えられる信号Ｗ_０″とによって
制御される。この為、調停回路２２４は、信号Ｗ_０′に
応答して、オア・ゲート２５０から出力を発生するだけ
である。

調停回路のオア・ゲート２５０の出力が３状態バッファ
２５２に入力される。この３状態バッファは付能回路６
４の一部分であって、線Ｄ_０に関連するＩ／Ｏバッファ
２０８に接続されている。３状態バッファ２５２は入の
データに対してだけ用いられ、出のデータに対してはバ
ッファ２５４が用いられる。調停回路２２４によって制
御される３状態バッファ２５２により、入のデータだけ
がバッファ作用を受ける。同様に、調停回路２５６，２
５８，２６０が３状態バッファ２６２，２６４，２６６
を付設してあって、バッフア２１０，２１２，２１４か
らの夫々の入力のデータを選択的に付能する。調停回路
２５６乃至２６０は調停回路２２４と同様であり、信号
Ｗ_１″−Ｗ_３″、信号Ｗ_１′−Ｗ_３′又は信号ＥＮによ
って制御される。書込みマスクの特徴を利用し得る時に
信号ＥＮが存在するが、付能されない時は、４つのＩ／
Ｏバッファ２０８乃至２１４の全部が付能される。各々
の調停回路２５６乃至２６０が、調停回路２２４にある
スイッチ２４６と同様な、その内部のマスクによってプ
ログラム可能なスイッチを持っている。

第１６図には、別々▲▼の特徴の時間線図が示さ
れている。別々▲▼の特徴を利用する時、▲
▼が低になって行アドレスを選択する。その後、信号
▲▼乃至▲▼の内の１つ又は更に多く
が低になって、列アドレス・ラッチに列アドレスを装入
する。更に、信号▲▼乃至▲▼が、選
ばれた行の選ばれた列にデータを書込むことが出来る様
にする為に、どのＩ／Ｏバッファが付能されるかを決定
する。選択された時、選ばれた１つのアレーにあるその
列位置にデータが書込まれ、その後▲▼が高レベ
ルに戻る。例として、最初の列アドレスが４つの信号▲
▼乃至▲▼の全部が時刻Ｔ_１に低にな
ることと関係している。時刻Ｔ_２に、信号▲▼が
高信号レベルに戻る。▲▼が低のままであると、
別の列アドレスがアドレス線Ａ０乃至Ａ７に加えられ、
時刻Ｔ_３に▲▼乃至▲▼が低レベルに
変化する。この結果、アレーの２つの位置だけにデータ
を書込む為に、Ｉ／Ｏバッファの内の２つだけが付能さ
れる。時刻Ｔ_４に信号▲▼乃至▲▼が
高レベルに戻り、その後別の列アドレスが、▲
▼及び▲▼が低になる時刻Ｔ_５に列アドレス・
ラッチにラッチされる。これによって、信号▲
▼及び▲▼に関連するアレーに対してだけ、デ
ータの書込みが出来る。

別々▲▼の特徴を利用することにより、書込みマ
スクの特徴と比較して、メモリはページ・モードで動作
させることが出来、この為、１行が選択され、その後列
アドレスが変えられ、各々の列がアクセスされた後に書
込みが行なわれる。これによって、共通の列及び行デコ
ーダを共有する１つのチップ上にある多重アレーで画素
情報の更新が出来る。第１５図について説明した回路が
ないと、チップ上の各々のアレーに対して別々の列デコ
ーダが必要であり、この為、半導体回路の密度並びに複
雑性が高まる。

走査線中央の装入 メモリから直列シフト・レジスタにデータを転送する
時、シフト・レジスタにある全つのデータが、シフト・
レジスタに再装入する前に、最初に表示装置に出力され
た或いはどこかに記憶されることが重要である。通常、
シフト・レジスタは所定の走査線にある画素の数に合わ
せてマッピングされるので、これは問題にならない。例
えば、２５６ビットのシフト・レジスタは、ｎを或る整
数として、線幅が２５６×ｎである表示装置に直接的に
マッピングされる。その場合、メモリからシフト・レジ
スタへの転送は帰線時間の間に行なうことが出来、この
為全てのデータがシフト・レジスタを出て行くことを保
証すると共に、シフト・レジスタに新しいデータを装入
するのに十分な時間が得られる。

従来、シフト・クロックはは、帰線時間の間並びにメモ
リからシフト・レジスタへのデータ転送の間、禁止され
ており、その後次の走査線が始まった時にシフト動作を
開始している。然し、或る表示装置は各々の走査線の画
素長が、シフト・レジスタの幅の倍数ではない。例え
ば、画素長が９６０であると、９６０ビット幅のメモリ
が必要である。夫々２５６ビット幅のシフト・レジスタ
を付設した４つの直列アクセス・メモリの対称アレーを
用いた場合、走査線には、各々のシフト・レジスタにあ
るシフト・ビットの内の２４０個だけが必要である。各
々のシフト・レジスタにある残りの１６ビットはそのデ
ータを捨てるか、或いは次の走査線の最初の６４個の画
素として出力される。然し、これは走査線の中央で、メ
モリから関連するシフト・レジスタへのデータ転送を必
要とする。普通の走査速度は画素当たり約１２nsであ
る。この為、シフト・レジスタは４８nsの速度でデータ
をシフトさせることが必要になる。この為、データを４
８ns以内に装入しなければならない。データをビット線
からシフト・ビットに転送するのに要する時間は、普通
のメモリでは約５ns乃至１０nsである。ビット線から夫
々のシフト・ビットの入力へデータを転送するのに十分
な時間が許されていないと、データが無効になることが
ある。従って、１シフト・サイクルの間、適当なデータ
転送を行なう為には、転送サイクルの開始と次のデータ
・シフトの間の時間関係が重要である。

第１図のメモリにあるクロック及び制御発生器６９は、
信号▲▼及びシフト・クロックに対するタイミング
関係に厳しい条件を利用者が加えなくても、適当なデー
タ転送を行なう為の回路になっている。即に、この発明
の回路は、シフト・クロックの最後のサイクルに対する
信号▲▼のタイミングに若干のずれがあっても差支
えない。この様にずれがあっても差支えないことによ
り、実際の転送順序が行なわれる為の最適時間の前又は
後に、信号▲▼が発生してもよく、これを次に説明
する。

第１７図には、走査線中央の装入の特徴に対する回路の
回路図が示されている。信号▲▼がインバータ２８
０，２８２を介して、▲▼と記した節２８３に入
力されると共に、インバータ２８４を介してフリップフ
ロップ２８６のＤ入力に入力される。このフリップフロ
ップは転送ラッチである。フリップフロップ２８６のＱ
出力がＴＲＬと記されており、出力がＴＲＬと記され
ている。フリップフロップ２８６は、信号▲▼の
内部形式である信号ＲＡＳＩによってクロック動作が行
なわれる。後で説明するが、信号▲▼は、開始
する時は▲▼と同一であるが、▲▼は、
▲▼が高になった後も予定の持続時間の間、低に
止どまる様に制御することが出来る。▲▼が、
前に第１５図について説明した信号▲▼及びφＲ
１と同様な信号▲▼及びφＲ１′を発生する。
フリップフロップ２８６のプリセット入力が信号▲
▼に接続される。出力ＴＲＬが３入力アンド・ゲー
ト２８８の１つの入力に接続される。このアンド・ゲー
トの１つの入力が信号▲▼である節２８３に接続
される。アンド・ゲート２８８の出力がノア・ゲート２
９０の１つの入力に接続され、その出力が信号▲
▼を構成する。これはシフト・クロックを停止又は禁止
する信号である。ノア・ゲート２９０の他方の入力が遅
延転送信号ＸＦＲＤに接続される。信号ＸＦＲＤがアン
ド・ゲート２８８の反転入力に接続される。遅延転送信
号ＸＦＲＤは転送信号ＸＦＲから発生され、遅延ゲート
２９２で遅延させられる。信号ＸＦＲがナンド・ゲート
２９６の出力に発生される。ナント・ゲート２９６の１
つの入力が反転ＸＦＲＤ信号に接続され、１つの入力が
信号“ＸＢＯＯＴ”に接続され、残りの入力がアンド・
ゲート２８８の出力に接続される信号ＸＢＯＯＴは、ワ
ード線をＶ_DDより高くブート作用によって上げる為に、
普通のダイナミック・メモリで発生される信号である。
従って、転送順序が開始され且つＸＢＯＯＴが高になる
時、ナンド・ゲート２９６の出力が低である。インバー
タ２８４の出力及びナンド・ゲート６の出力の両方が低
である時にだけ、ノア・ゲート２９４の出力が低であ
り、こうしてＸＢＯＯＴが発生するまで、転送信号の発
生を防止する。ビット線が予定のレベルに分割するまで
の時間が経つまで、ＸＢＯＯＴは発生しないから、ビッ
ト線が安定化するまで、ビット線がシフト・ビットの入
力に接続されない。これは、ビット線が安定化する時間
が経つ前に、転送信号が発生したことによって、無効デ
ータが発生されることを防止する。

信号▲▼がフリップフロップ２９８のＤ入力に入力
される。このフリップフロップのＱ出力が▲▼と
記されており、出力がＳＲＷと記されている。フリッ
プフロップ２９８は信号▲▼によってクロック
動作が行なわれ、プリセット入力が信号▲▼に
接続される。▲▼が低になることが起こる前
に、信号▲▼が低である時にだけ、信号ＳＲＷが高
レベルに変化する。高信号▲▼は読取転送を表わ
し、この時データがメモリからシフト・レジスタに転送
される。高信号ＳＲＷは書込み転送を表わし、この時デ
ータがシフト・レジスタからメモリに転送される。読取
転送モードではワード線を選択し、次に転送を行なうこ
とが必要であるが、書込み転送モードでは、最初にＳＣ
Ｔを選択し、次にワード線を介して転送を行なうことが
必要である。

信号ＳＲＷがアンド・ゲート３００の１つの入力及びナ
ンド・ゲート３０２の１つの入力に入力される。ナンド
・ゲート３００、３０２の他方の入力が信号ＴＲＬに接
続されている。信号▲▼がノア・ゲート３０４の
１つの入力及びオア・ゲート３０６の１つの入力に接続
される。ノア・ゲート３０４及びオア・ゲート３０６の
他方の入力が信号▲▼に接続される。ナンド・ゲ
ート３００の出力がアンド・ゲート３０６，３１０の１
つの入力に接続される。ノア・ゲート３０４の出力がア
ンド・ゲート３１２，３１４の１つの入力に接続され
る。アンド・ゲート３０８，３１４の他方の入力が信号
▲▼に接続され、アンド・ゲート３１０，３１２
の他方の入力が信号▲▼に接続される。信号ＡＸ
_０は行アドレス信号の最下位ビットによって制御され
る。アンド・ゲート３０８の出力が３状態バッファ３１
６の付能入力に接続され、アンド・ゲート３１０の出力
が３状態バッファ３１８の付能入力に接続される。アン
ド・ゲート３１２の出力が３状態バッファ３２０の付能
入力に接続され、アンド・ゲート３１４の出力が３状態
バッファ３２１の付能入力に接続される。バッファ３１
８，３２０の出力が一緒に接続されてＸ１Ａと記されて
おり、バッファ３１６，３２１の出力が一緒に接続され
てＸ１Ｂと記されている。Ｘ_１と記した信号がバッファ
３１６，３１８に入力され、ノア・ゲート２９４の出力
からの信号ＸＦＥＲがバッファ３２０，３２１の入力に
接続される。信号Ｘ_１は、普通の回路で普通に発生され
るワード線駆動信号である。ナンド・ゲート３０２の出
力が３状態のバッファ３２２の付能入力に接続され、オ
ア・ゲート３０６の出力が３状態バッファ３２４の付能
入力に接続される。バッファ３２２がその入力に信号Ｘ
ＦＲを受取って、転送ゲート５４に接続される信号ＳＣ
Ｔを発生し、バッファ３２４がその入力に信号Ｘ_１を受
取って転送ゲート５４に対する信号ＳＣＴをその出力に
発生する。

動作について説明すると、低信号ＳＲＷが存在すること
は読取転送を表わし、転送信号が発生する前にワード線
が高であることを必要とする。ナンド・ゲート３００の
出力が高であり、こうしてアンド・ゲート３０８，３１
５を付能する。ノア・ゲート３０４の出力が低であり、
アンド・ゲート３１２，３１４を不作動にする。アンド
・ゲート３１２，３１４がバッファ３２１，３２０を制
御してＡＸ_０及び▲▼の状態の関数として信号Ｘ
ＦＲを選択する。ＳＲＷが高である書込み転送モードで
は、ノア・ゲート３０４の出力が高であり、ナンド・ゲ
ート３００の出力が低であり、バッファ３１６，３１８
の動作を制御するアンド・ゲート３０８，３１０が選択
解除になる。転送信号ＳＣＴがオア・ゲート３０６及び
ナンド・ゲート３０２の状態により、信号ＸＦＲ又は信
号Ｘ_１の関数として制御される。信号▲▼が高で
あるか或いは信号▲▼が高であるとき、オア・ゲ
ート３０６が高信号を出力する。ＴＲＬが低であるかＳ
ＲＷが低である時、ナンド・ゲート３０２が高論理信号
を出力する。

転送信号が発生した時には、何時でも、夫々のシフト・
ビットにデータを転送し又はその入力からデータを転送
するのに十分な時間が得られる様に、信号ＳＣＴを予定
の期間の間動作状態に保つことが必要である。信号▲
▼が（▲▼が高になるのに較べて）遅く発生す
る場合に備えて、あＲＡＳが低レベルから高レベルに変
えるのを予定の持続時間の間遅延させる。これは内部機
能であって、半導体メモリの外部の▲▼の実際の
論理レベルに影響しない。半導体チップに対する信号▲
▼及び他のＲＡＳ制御信号と直列に配置された禁
止回路３２６を設ける。前に述べた様に、これを▲
▼と記してある。▲▼がアンド・ゲート３２
８の一方の入力にも入力され、このアンド・ゲートの他
方の入力がインバータ２８４から出力される信号▲
▼に接続される。アンド・ゲート３２８の出力が遅延回
路３３０に入力され、この遅延回路の出力が禁止回路３
２６を制御する。▲▼が高になり且つＴＲが高に
なって、転送が行なわれていることを示す時、アンド・
ゲート３２８が信号を出力する。▲▼の立上りが発
生してから予定の持続時間が経つまで、▲▼は他
の回路に対して高になることが禁止される。▲▼
の立上りより十分な時間前に▲▼の立上りが発生す
る場合、▲▼の立上りが▲▼の立上りと
一致する。▲▼もインバータ３３１に入力され
てφＲ１′を発生すると共に、バッファ３３３にも入力
されて▲▼を発生する。

第１８図には、メモリからシフト・レジスタへデータを
装入する時の時間線図が示されている。▲▼の立上
りが発生した時、それが矢印３３２で示す様に、信号Ｓ
ＣＴを生ずる。然し、第１７図のナンド・ゲート２９６
に対する入力信号で示す様に、信号ＸＢＯＯＴが発生さ
れるまで、信号ＳＣＴを発生することが出来ない。従っ
て、ビット線が十分に分離されるまで、転送を開始する
ことが出来ない。ビット線が分離し始める後まで、ＸＢ
ＯＯＴが発生しないから、ビット線が分離する前に、転
送動作が開始されない様に保証される。信号▲▼の
立上りが、矢印３３４で示す様に、停止クロック信号▲
▼の状態の低レベルに変える。この信号は約５ns
乃至１０nsの予定の遅延時間の間、低に止どまり、その
後高信号レベルに変化する。停止クロツク信号が低論理
レベルにある間、波形ＳＣＬＫの次のクロックの前縁が
禁止される。然し、▲▼の立上りが、停止クロック
の前縁よりも十分な時間前に発生する場合、信号ＳＣＬ
Ｋの前縁の発生には影響しない。信号ＳＣＬＫの立上り
がデータをシフト・ビットにシフトさせ、信号ＳＯＵＴ
で示す様に、新しいデータがシフト・レジスタの出力に
現れる。

信号▲▼が早期に発生する時、ビット線が安定化す
る後まで、信号ＳＣＴを発生しない様にすることが必要
である。早期の転送信号が▲▼波形の立上り３３６
に示されている。これはビット線が十分に分離する時よ
り前に起こる。然し、ＸＢＯＯＴの立上り３３８が発生
する時まで、信号ＳＣＴが発生されない。この時、破線
で示す様に、信号ＳＣＴが発生される。信号ＳＣＴの遅
延を“Ｄ１”で示してある。ＴＲ 波形の立上りが遅く発生する時、サイクルが終る前
に、シフト・ビットへのデータ転送が出来る様にする予
定の時間の間、信号ＳＣＴを動作状態に保ち、ビット線
を分離された状態に保つことが必要である。更に、シフ
ト・レジスタへの完全なデータ転送が行なわれるまで、
シフト・レジスタに於けるデータの直列シフト動作を禁
止することも必要である。遅い転送信号が▲▼波形
の立上り３４０で示されており、これによって▲
▼波形の立下り３４２が生ずる。前に述べた様に、信号
▲▼が再び高レベルに戻るまで、次の信号ＳＣＬ
Ｋの立上りが発生しない。これが立上り３４４で示され
ており、立上り３４６で示す様に、信号ＳＣＬＫが高に
なることが出来る様にする。立下り３４２と立上り３４
４の間の持続時間は、ビット線から夫々のシフト・レジ
スタにデータを転送するのに十分な時間が得られる様に
する。これは、新しいデータをシフト・レジスタの出力
へとクロック動作で送出すＳＣＬＫの前縁が発生する前
に起こらなければならない。ＳＣＴをオンに保つ他に、
ビット線を適正なデータ状態に保つことも必要であり、
これは低レベルから高レベルへの▲▼の内部変
化を遅延させることによって達成される。このことが矢
印３４８によって示されており、これは前に第１７図に
ついて説明した禁止回路３２６の結果である。

要約すれば、その中のビットを表示装置の画素に直接的
に対応する位置にマッピングした画素マッピング形の４
つのメモリを用いた半導体メモリを提供した。各々のメ
モリ・アレーには直列シフト・レジスタが付設されてい
て、その間でデータ転送を行なう為の転送ゲートがあ
る。直列シフト・レジスタは、各々のシフト・レジスタ
に対して直列入力アクセス又は直列出力アクセスを持つ
循環形の接続し、シフト・レジスタ当たり１つのピンし
か必要としない様にすることが出来る。この代りに、シ
フト・レジスタをカスケード接続して、２対のカスケー
ド接続されたシフト・レジスタ／アレーがある様にし、
各対が１つの直列入力及び１つの直列出力を持ってい
て、アレー当たり１つのピンしか必要としない様にする
ことも出来る。各々のシフト・レジスタは任意の出力位
置からタップで取出すことが出来る。その位置は列デコ
ード線から受取るデコードされたアドレスによって決定
され、この為タップ点を決定する為に余分のデコーダ回
路を必要としない。別々のデコード回路を必要とせず
に、４つのアレー内の位置に別々の書込みが出来る様に
する回路を設けてある。４つのアレー全部が同じ行及び
列デコーダを共有する。この回路は書込みマスク形式又
は別々列アドレス・ストローブの何れかを用いる。装置
を製造する前に、その特徴に対して金属マスクを選択す
ることにより、何れかの特徴を利用することが出来る。
シフト・クロックの最後のサイクルの間、メモリからシ
フト・レジスタへのデータ転送が出来る様にする回路を
設け、シフト動作を一時的に終了せずに、新しいデータ
が古いデータに直ぐ続くことが出来る様にする。

好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められたこの発明の範囲内で、種々の変更を加
えることが出来ることは云うまでもない。

以上の説明に関連して、更に下記の項を開示する。

(1) ビデオ表示装置に対する画素情報を記憶する半導
体メモリに於て、行及び列に分けて配置されていて、表
示装置内の予定の画素位置と関連する複数個のメモリ素
子を持つ第１のメモリ・アレーと、行及び列に分けて配
置されていて、表示装置の予定の画素位置と関連する複
数個のメモリ素子を持つ第２のメモリ・アレーとを有
し、該第１及び第２のメモリ・アレーは同一であり、更
に、行アドレスを受取って前記第１及び第２のメモリ・
アレーの両方のメモリ素子の１つの行を選択する行デコ
ード手段と、前記第１のメモリ・アレーの選択されたメ
モリ素子からのデータを直列形式で記憶する第の直列ア
クセス手段と、前記第２のメモリ・アレーの選択された
メモリ素子からのデータを直列形式で記憶する第２の直
列アクセス手段とを有し、該第１及び第２の直列アクセ
ス手段は別々の直列入力及び別々の直列出力を持ってい
ると共に外部の源から制御されてその中でデータを直列
にシフトさせる様になっており、更に、前記第１及び第
２のアレーの選択されたメモリ素子からのデータを前記
第１及び第２の直列アクセス手段の夫々１つに、又は該
直列アクセス手段から前記第１及び第２のアレーの選択
されたメモリ素子にデータを転送する転送手段と、前記
直列出力から、データをその直列入力に循環させるか、
或いは前記第１の直列アクセス手段の直列出力を前記第
２の直列アクセス手段の直列入力に接続して、前記第１
及び第２の直列アクセス手段をカスケード接続する様
に、前記第１及び第２のアクセス手段を構成する手段と
を有する半導体メモリ。

(2) 第(1)項に記載した半導体メモリに於て、列アドレ
スを受取って、前記第１及び第２のメモリ・アレーの両
方にあるメモリ素子の１つの列を選択する列デコード手
段と、行及び列アドレスによって定められた、前記第１
及び第２の両方のメモリ・アレー内の選ばれた１つのメ
モリ素子にデータを入力するランダム読取／書込み手段
とを有する半導体メモリ。

(3) 第(1)項に記載した半導体メモリに於て、前記第１
及び第２の直列アクセス手段が、前記第１及び第２のメ
モリ・アレーの夫々１つにある列の数と同じ数の複数個
のシフト・ビットを持つ直列シフト・レジスタで構成さ
れ、前記第１及び第２のメモリ・アレーの内の夫々１つ
にある各々の選ばれたメモリ素子が前記転送手段によっ
て夫々１つのシフト・ビットに転送される半導体メモ
リ。

(4) 第(1)項に記載した半導体メモリに於て、前記第１
及び第２のアクセス手段とメモリに対する外部周辺回路
の間のインターフェイス接続を行なう第１及び第２のイ
ンターフェイス手段を有し、前記構成する手段が、デー
タが循環させる様に構成された時の前記第１及び第２の
アクセス手段の動作を多重化する手段を持っていて、前
記第１のインターフェイス手段が前記第１アクセス手段
に付設されて、前記第１のアクセス手段に対して直列デ
ータを入力するか又はそれから直列データ出力を受取る
様に多重化され、且つ前記第２のインターフェイス手段
が前記第２のアクセス手段に付設されて、それに対して
直列データを入力するか又はそれから直列出力データを
受取る様に多重化される様になっており、前記第１のイ
ンターフェイス手段はカスケード接続モードに構成され
た時の前記第１の直列アクセスに直列データを入力し、
前記第２のインターフェイス手段は前記第２の直列アク
セス手段からの直列出力データを受取る半導体メモリ。

(5) 第(1)項に記載した半導体メモリに於て、前記構成
する手段が第１及び第２の位置を持つ第１のスイッチ手
段を有し、該第１の位置は前記第１のアクセス手段の直
列出力をその直列入力に接続する様に作用することが出
来、前記第２の位置は前記第１のアクセス手段の直列出
力を前記第２のアクセス手段の直列入力に接続する様に
作用することが出来、更に前記構成する手段が、第１及
び第２の位置を持つ第２のスイッチ手段を有し、該第１
の位置は前記直列アクセス手段の出力をその直列入力に
接続する様に作用することが出来、前記第２の位置は前
記第２の直列アクセス手段の直列出力からのデータがそ
の直手入力に循環することを禁止する様に作用すること
が出来、更に前記構成する手段が、前記第１及び第２の
スイッチ手段を前記第１の位置又は前記第２の位置の何
れかに定める手段を有する半導体メモリ。

(6) 第(5)項に記載した半導体メモリに於て、半導体メ
モリの外部の周辺回路と前記第１のアクセス手段の直列
入力の間をインターフェイス接続する第１のインターフ
ェイス手段と、半導体メモリの外部の回路と前記第２の
アクセス手段の直列出力の間をインターフェイス接続す
る第２のインターフェイス手段とを有する半導体メモ
リ。

(7) 第(5)項に記載した半導体メモリに於て、前記第１
及び第２のスイッチ手段が、半導体メモリを製造する
際、マスクの特徴として前記第１の状態又は第２の状態
の何れかにプログラムされる半導体メモリ。

(8) ビデオ表示装置に対する画素情報を記憶する半導
体メモリに於て、行及び列に分けて配置されていて、表
示装置内の予定の画素位置と関連する複数個のメモリ素
子を持つ第１のメモリ・アレーと、該第１のメモリ・ア
レーと同一であって、行及び列に分けて配置されてい
て、表示装置の予定の画素位置と関連している複数個の
メモリ素子を持つ第２のメモリ・アレーと、行アドレス
を受取って、前記第１及び第２のメモリ・アレーの両方
にあるメモリ素子の１つの行を同時に選択する行アクセ
ス手段と、前記第１のメモリ・アレーの選ばれたメモリ
素子からのデータを直列形式で列の順序に配置して記憶
する第１の直列シフト手段と、前記第２のメモリ・アレ
ーの選ばれたメモリ素子からのデータをその中の列の順
序に従って直列形式で記憶する第２の直列シフト手段と
を有し、前記第１及び第２のシフト主だは直列入力及び
直列出力を持っていて、その中のシフト動作が外部の源
から制御されて、その中でデータを直列にシフトさせる
様になっており、更に、前記第１のシフト手段の直列入
力及び出力を、その内部動作により、前記半導体メモリ
の外部の回路とインターフェイス接続する外部ポートに
多重化する第１の多重化手段と、前記第２のシフト手段
の直列入力又は出力の何れかを、その内部の作用によ
り、半導体メモリの外部の回路とインターフェイス接続
する第２のインターフェイス・ホートに接続する第２の
多重化手段とを有し、前記第１及び第２の多重化手段は
半導体メモリに対して外部の源からの１個の信号によっ
て作動されて、両方の直列入力又は両方の直列出力の何
れかを選ぶことが出来る様になっており、更に、前記第
１及び第２のアレーの選ばれたメモリ素子からのデータ
を前記第１及び第２のシフト手段の内の夫々１つに転送
するか、又は前記第１及び第２のシフト手段からのデー
タを前記第１及び第２のアレーの夫々１つに転送する手
段とを有する半導体メモリ。

(9) 第(8)項に記載した半導体メモリに於て、前記シフ
ト手段が複数個のシフト・ビットを持つ直列シフト・レ
ジスタで構成され、各々のシフト・ビットの入力が前記
第１及び第２のアレーの夫々１つの内の１つの列に関連
していて、それからデータを受取るか、又は前記転送手
段に応答してそれに対してデータを転送する様になって
いる半導体メモリ。

(10) 夫々行及び列に分けて配置された同じ数のメモリ
素子を持つ複数個のメモリ・アレーと、行アドレス及び
列アドレスを受取って、各々のアレーの１つのメモリ素
子を選択し、選択されるメモリ素子は夫々共通の行及び
列位置を持つ様な共通のデコード手段と、各々の前記ア
レーに付設さていて、データを前記選択されたメモリ素
子に転送するか又は前記選択されたメモリ素子からデー
タを取出す出力手段と、禁止されたアレーに関連する前
記選択されたメモリ素子に予め記憶されているデータが
乱されることがない様に、選ばれたアレーに対するデー
タの転送並びに前記選択されたメモリ素子の内の関連し
た１つに対するその後の記憶を禁止する禁止手段とを有
する半導体メモリ。

(11) (10)項に記載した半導体メモリに於て、前記共通
のデコード手段が、行アドレスを受取って、各々のアレ
ーにあるメモリ素子の１つの行を選択する共通の行デコ
ード手段と、列アドレスを受取って、各々のアレーで選
択されるメモリ素子が共通の位置を持つ様に、各々のア
レーにあるメモリ素子の１つの列を選択する共通の列デ
コード手段とで構成されている半導体メモリ。

(12) (10)項に記載した半導体メモリに於て、前記列ア
ドレスの前に行アドレスが先行し、前記共通のデコード
手段は、メモリ素子の行を選択する為に行アドレスをラ
ッチする手段、並びに行くアドレスがラッチされた後に
列アドレスをラッチする手段を持っていて、所定のバッ
チ行アドレスに対して後の列アドレスをラッチすること
が出来る様にした半導体メモリ。

(13) 第(12)項に記載した半導体メモリに於て、前記禁
止手段が、各々のアレーに関連した禁止信号を受取る手
段を持ち、該禁止信号は禁止しようとするアレーに対し
てだけ存在し、更に前記禁止手段が、前記禁止信号を受
取ったことに応答して前記出力手段を制御して、前記禁
止信号を受取ったアレーにある選択されたメモリ素子に
対するデータの転送を、該アレーに関連する１つの出力
手段を禁止することによって防止する手段を有する半導
体メモリ。

(14) 第(13)項に記載した半導体メモリに於て、前記禁
止信号を受取った後、受取った禁止信号を記憶する手段
を有し、記憶される禁止信号と関連する出力手段はそれ
を介してのデータ転送を禁止する様に制御する半導体メ
モリ。

(15) 第(15)項に記載した半導体メモリに於て、前記禁
止信号が行アドレスより先行し、前記禁止信号を変更す
るには、新しい行及び列アドレスを発生することを必要
とする様にした半導体メモリ。

(16) 第(14)項に記載した半導体メモリに於て、前記ア
ドレスが前記禁止信号を受取ることよりも先行し、前記
禁止信号が前記列アドレスよりも先行して、行アドレス
を受取った後に禁止信号を変更することが出来る様にす
ると共に、禁止されるアレーは、所定の行アドレスに対
し、新しい列アドレスを発生する前に変更することが出
来る様にした半導体メモリ。

(17) 第(14)項に記載した半導体メモリに於て、前記禁
止信号が、禁止される出力手段を介してのデータ転送が
禁止される持続時間の間、外部の源から発生される半導
体メモリ。

(18) 第(10)項に記載した半導体メモリに於て、前記出
力手段が各々のアレーに付設された入力／出力バッファ
を有し、各々のバッファは外部のデータ源とインターフ
ェイス接続される１つの出力ポート、該出力ポートから
のデータを関連した１つのアレーに転送するデータ入力
ポート、及び関連する１つのアレーからのデータを前記
出力ポートに転送するデータ出力ポートを持っており、
前記データ入力ポートが前記禁止手段によって制御され
て、それを介してのデータ転送を禁止する様にした半導
体メモリ。

(19) 夫々行及び列に分けて配置された同じ数のメモリ
素子を持つ複数個のメモリ・アレーと、行アドレスを受
取って、各々の前記アレーの内、受取った行アドレスに
対応する１つの行を選択する共通の行デコーダと、列ア
ドレスを受取って、各々のアレーの内、受取った列アド
レスに対応する１つの列を選択する共通の列デコーダと
を有し、各々の前記アレーに於ける行及び列の選択によ
り、各々のアレー内でアクセスすべきメモリ素子の位置
が定められ、更に、各々のアレーに付設された入力／出
力バッファを有し、各々のバッファは、該部の源からデ
ータを受取ると共に該源にデータを転送するインターフ
ェイス端子、関連した１つのアレーにあるアクセスされ
たメモリ素子にデータを転送するデータ入力ポート、及
び関連した１つのアレーにあるアクセスされたメモリ素
子からのデーを受取るデータ出力ポートを持っており、
更に、外部の源から禁止信号を受取る手段を有し、各々
の前記アレー及び関連するバッファには１つの禁止信号
が関連しており、更に、関連したアレーにあるアクセス
される１つのメモリ素子に記憶されたデータが変化しな
いまゝでいるように、受取った禁止信号に関連する１つ
のバッファのデータ入力ポートを介してのデータ演奏を
禁止する手段を有する半導体メモリ。

(20) 第(19)項に記載した半導体メモリに於て、前記受
取る手段が、前記禁止信号を受取った後に、該禁止信号
を記憶する手段を有し、該禁止信号を記憶することによ
って前記禁止する手段を制御する半導体メモリ。

(21) 第(20)項に記載した半導体メモリに於て、前記入
力／出力バッファのインターフェイス端子を多重化し
て、前記記憶する手段に入力する為に、関連する１つの
禁止信号を受取る手段を有し、該多重化手段はインター
フェイス端子のデータ転送の前に前記禁止信号を受取る
様に作用し得る半導体メモリ。

(22) 第(19)項に記載した半導体メモリに於て、前記受
取る手段が各々の禁止信号に付設された専用端子を有
し、前記禁止信号は、それに関連するアレーを禁止すべ
き持続時間の間存在する半導体メモリ。

(23) 第(19)項に記載した半導体メモリに於て、前記禁
止信号を受取る手段が、各々の禁止信号に付設されてい
て、禁止信号を受取る専用端子と、前記入力／出力バッ
ファの各々のインターフェイス端子に付設された多重化
手段と、該多重化手段の出力に接続されていて、該多重
化手段から受取った禁止信号を記憶する記憶手段とを有
し、前記多重化手段は前記禁止信号に関連するバッファ
のインターフェイス端子で該禁止信号を受取り、前記バ
ッファのインターフェイス端子で受取った禁止信号が前
記記憶手段に記憶され、更に、前記禁止信号を前記バッ
ファのインターフェイス端子で受取ったか前記専用端子
で受取ったかを決定する調停手段を有し、前記禁止信号
は前記専用端子又は前記バッファのインターフェイス端
子の何れかに転送され、該専用端子は前記禁止信号がデ
ータ転送を禁止する持続時間の間存在することが出来る
様にし、前記記憶主段は、禁止期間の持続時間の間、禁
止信号が存在することを必要としないで、前記バッファ
のインターフェイス端子を多重化することが出来る様に
する半導体メモリ。

(24) 第(19)項に記載した半導体メモリに於て、列アド
レスを受取る前に行アドレスを受取る半導体メモリ。

(25) 第(24)項に記載した半導体メモリに於て、列アド
レスを受取る前に前記禁止信号が発生されて、前記禁止
信号を更新する度に、新しい行アドレス及び列アドレス
を発生しなければならない様にした半導体メモリ。

(26) 第(24)項に記載した半導体メモリに於て、前記行
アドレスを受取った後且つ列アドレスを受取る前に、前
記禁止信号が発生されて、前記禁止信号を更新した後は
新しい列アドレスだけを発生することが必要になるよう
にし、行アドレスは同じまゝであってよい様にする半導
体メモリ。

(27) 半導体チップ上の複数個のアレーを動作させる方
法に於て、 行アドレス及び列アドレスを受取って、各々アレーにあ
る１つのメモリ素子を選択し、各々の選択されたメモリ
素子は共通の行及び列位置を持っており、 外部の源からの禁止信号を受取り、各々の禁止信号は１
つのアレーと関連しており、 その中に予め記憶されているデータが乱されることがな
い様に、受取った禁止信号と関連するアレーにある選択
されたメモリ素子に対するデータ転送を禁止し、 外部の源から受取った禁止信号は、それに対してデータ
転送を禁止するアレーに対してだけ存在している様にす
る工程を含む方法。

(28) 第(27)項に記載した半導体メモリに於て、禁止信
号を受取った後、該禁止信号を記憶して、禁止信号が短
い持続時間の間だけ存在すればよい様にする方法。

(29) 第(27)項に記載した半導体メモリに於て、各々の
禁止信号を半導体チップに対する別々の端子で受取り、
該禁止信号がデータ転送を禁止する持続時間の間存在し
ている方法。

(30) 行及び列に分けて配置されていてデータを記憶す
る複数個のメモリ素子を持つメモリ・アレーと、行アド
レスを受取ってデコードして、メモリ素子の１つの行を
選択する行デコード手段と、列アドレスを受取ってデコ
ードして、メモリ素子の１つの列を選択する列デコード
手段とを有し、前記行及び列デコード手段が、アクセス
されたメモリ素子にデータを転送し又は該素子からデー
タを転送する為に、前記アレー内の１つのメモリ素子を
選択する様に一緒に作用し、更に、前記アレーのアドレ
スされた行にあるメモリ素子の全てのデートを選択的に
アクセスすると共に、アクセスされたデータを直列に出
力することが出来る様に、前記アレー内の列の順序に従
った直列形式でアクセスされたデータを記憶するシフト
・レジスタ手段と、該シフト・レジスタ手段の直列形式
の中で、そこからデータを直列出力する位置を選択する
タップ手段とを有し、前記列デコード手段は外部タップ
・アドレスを受取ってデコードして、そこからデータを
直列形式で出力すべきデータ位置に対応するタップ・デ
コード情報を発生し、該タップ・デコード情報が前記タ
ップ手段に記憶され、前記タップ・デコード情報が前記
シフト・レジスタ手段内の任意のデータ位置の定め、更
に、前記直列形式内のタップ出力と最後のデータの間に
あるデータだけが出力される様に、前記シフト・レジス
タ手段のタップ出力からデータを外シフトさせる制御手
段を有する半導体メモリ。

(31) 第(30)項に記載した半導体メモリに於て、前記シ
フト・レジスタ手段が、前記アレーの列の数と同じ数の
複数個のシフト・ビットを持つ直列シフト・レジスタ
と、該直列シフト・レジスタの各々のシフト・ビットの
入力をアドレスされた行にあるアクセスされたメモリ素
子に選択的に接続して、関連するシフト・ビットとの間
のデータ転送を行なう転送手段とを有し、該転送手段が
前記制御手段によって制御される半導体メモリ。

(32)第(31)項に記載した半導体メモリに於て、前記タッ
プ手段が、前記タップ・デコード情報を記憶するラッチ
手段を有し、該タップ・デコード情報は記憶シフト・レ
ジスタ内のどのシフト・ビットの出力をップで取出すか
を決定し、更に、前記タップ手段が、複数個の通過ゲー
トを持ち、各々の通過ゲートが関連する１つのシフト・
ビットの出力及び１個の出力節の間に接続されていて、
前記ラッチ手段に記憶されるタップ・デコード情報によ
って制御され、選ばれた１つの通過ゲートが作動される
と、関連する１つのシフト・ビットの出力が前記出力節
に接続される様にした半導体メモリ。

(33) 行及び列に分けて配置されていてデータを記憶す
る同じ数のメモリ素子を夫々持つ複数個のメモリ・アレ
ーと、行アドレスを受取ってデコードし、各々のアレー
にあるメモリ素子の１つの行を選択する行デコード手段
と、列／タップ・アドレスを受取ってデコードすると共
に、第１のモードでは列デコード信号を発生し、且つ第
２のモードではタップ・デコード信号を発生する様に作
用し得る列／タップ・デコード手段とを有し、前記行デ
コード手段及び前記／タップ・デコード手段は、前記第
１のモードでは、各々のアレーにあるアクセスされたメ
モリ素子との間でデータ転送を行なう為に、１つのメモ
リ素子をアクセスする様に作用することが出来、更に、
各々のアレーに付設されていて、関連する１つのアレー
にあるアドレスされた行の全てのメモリ素子をアクセス
する転送手段と、各々の転送手段に付設されていて、該
転送手段によってデータをアクセスした列の順序に対応
する直列形式で、アクセスされたデータを記憶するシフ
ト・レジスタ手段と、前記列／タップ手段が第２のモー
ドで動作することに応答して、前記レジスタ手段内の直
列形式の内、そこからデータを出力すべき位置を選択す
るように作用し得るタップ手段と、前記列／タップ・デ
コード手段の第１のモード又は第２のモードを選択する
制御手段とを有し、前記タップ・デコード信号が前記直
列形式内の任意の位置をタップ出力として定め、前記列
／タップ・デコード手段が前記タップ・デコード信号を
発生する第２のモードでは、前記制御手段が前記転送手
段を制御して、アクセスされたデータを前記シフト・レ
ジスタ手段及び前記タップ手段に転送させると共に、前
記タップ・デコード信号によって決定されたタップ位置
を、そこから出力する為に、選択する様に作用すること
が出来、前記シフト・レジスタ手段はその中を介し且つ
前記タップ位置を通って直列形式のデータをシフトさせ
る様に制御される半導体メモリ。

(34) 第(33)項に記載した半導体メモリに於て、前記シ
フト・レジスタ手段は、関連する１つのアレーにある列
の数と同じ数だけあって、夫々関連するアレーの１つの
列に付設された複数個のシフト・ビットを持つ直列シフ
ト・レジスタで構成されている半導体アレー。

(35) 第(33)項に記載した半導体メモリに於て、前記転
送手段が、関連する１つのアレーにある各々の列並びに
各々の関連シフト・ビットの入力に付設された複数個の
通過ゲートで構成されていて、前記制御手段に応答し
て、前記アレーの各列にあるアクセスされた１つのメモ
リ素子の出力を関連する１つのシフト・ビットの入力に
接続する様に作用し得る半導体アレー。

(36) 第(34)項に記載した半導体メモリに於て、前記タ
ップ手段が、前記列／タップ・デコード手段から出力さ
れたタップ・デコード信号を記憶する手段と、各々のシ
フト・ビットの出力及び共通の出力節の間に接続された
複数個の通過ゲートとを有し、各々の通過ゲートが前記
ラッチ手段に記憶されたタップ・デコード信号によって
制御されて、夫々シフト・ビットの出力を前記共通節に
接続する半導体メモリ。

(37) 第(33)項に記載した半導体メモリに於て、前記列
／タップ・デコード手段が、前記列／タップ・アドレス
を記憶する列／タップ・ラッチと、該列／タップ・ラッ
チの内容をデコードして対応する列デコード信号又はタ
ップ・デコード信号を発生するデコーダとを有し、該デ
コーダは関連する１つのアレーの列の数と等しい複数個
のデコード信号の内の１つを発生する様に作用すること
が出来、所定の列／タップ・アドレスに対して１つの出
力デコード線だけが作動される半導体メモリ。

(38) 第(33)項に記載した半導体メモリに於て、前記制
御手段が前記シフト・レジスタ手段からのデータを、前
記タップ手段によって選択されたタップ点を介して、該
タップ点から、関連するアレーにある最上位の１つの列
のデータ出力まで、昇順でシフトさせる様に作用し得る
半導体メモリ。

(39) 行及び列に分けて配置されたメモリ素子素子を持
つ半導体メモリ・アレーからデータを直列にアクセスす
る方法に於て、 行アドレスをデコードして、メモリ素子の１つの行を選
択し、 列／タップ・アドレスをデコードして、第１のモードで
は列デコード信号、そして第２のモードではタップ・デ
コード信号を出力し、 第１のモードでは、前記選択された行の列デコード信号
によって定められる１つのメモリ素子を選択し、 第２のモードでは、全てのメモリ素子からのデータを直
列シフト・レジスタのシフト・ビットに転送し、該シフ
ト・ビットがアクセスされたデータを直列形式に配置
し、 前記タップ・デコード信号に対応するシフト・ビットで
前記シフト・レジスタにタップを付けて、シフト・レジ
スタに記憶されているデータを直列出力する為のタップ
点とし、 前記シフト・レジスタを制御して、その中に記憶されて
いるデータを前記タップ点から外へシフトさせる工程を
含む方法。

(40) 第(39)項に記載した半導体メモリに於て、第２の
モードでは、タップ・デコード信号をタップ・ラッチに
記憶し、各々のシフト・レジスタの出力を関連する通過
ゲートを介して共通節に接続する工程を含み、各々の通
過ゲートがラッチされたタップ・デコード信号によって
制御される方法。

(41) 行及び列に分けて配置された複数個のメモリ素子
を持つメモリ・アレーと、外部行アドレスを受取ってデ
コードし、前記アレー内のメモリ素子の行をアクセスす
ると共に、予定の持続時間の間、アドレスされた素子に
対するアクセスを保つ行アドレス手段と、各々のビット
が前記アレーの１つの列に関連している様な複数個のビ
ットを持つ直列出力レジスタと、アクセスされた各々の
メモリ素子に入っているデータを関連するビットに装入
する装入手段と、外部クロック信号を受取って、該外部
クロック信号の周波数で前記レジスタ内でデータを移動
させる内部クロック信号を発生するクロック手段と、外
部転送信号を受取って、前記装入手段を制御して、前記
内部クロックのサイクルの合間にデータを前記直列出力
レジスタに装入して、前記直列出力レジスタ内でデータ
を移動する前に、データが完全に装入される様に保証す
る制御手段とを有する半導体メモリ。

(42) 第(41)項に記載した半導体メモリに於て、前記制
御手段が、前記レジスタ及びメモリ素子のアクセスされ
た行の間のデータ転送が終了することを保証する様に、
前記外部転送信号を受取ってから予定の持続時間の間、
前記クロック手段が前記直列出力レジスタ内でデータを
移動することを禁止する手段を有する半導体メモリ。

(43) 第(41)項に記載した半導体メモリに於て、前記制
御手段が、メモリ素子が全部アクセスされるまで、前記
装入手段によるデータの装入を禁止する手段を有し、該
禁止する手段は、アドレスされたメモリ素子に於けるデ
ータの全部のアクセスより前に、前記転送信号を受取っ
たことに応答して作動される半導体メモリ。

(44) 第(41)項に記載した半導体メモリに於て、前記行
アドレス手段が外部行アドレス・ストローブ信号に応答
して動作してデータをアクセスし、該予定のアクセス時
間が前記行アドレス・ストローブ信号の持続時間によっ
て決定される半導体メモリ。

(45) 第(44)項に記載した半導体メモリに於て、前記制
御手段が、予定の持続時間の間、アドレスされたメモリ
素子に対するアクセスを保つ為に、前記行アドレス・ス
トローブを無効にする手段を有し、該無効にする手段は
前記転送信号を受取ったことに応答して作用して、前記
レジスタにデータが完全に装入されることを保証するの
に十分な長さの時間の間、アクセスが保たれる様にする
半導体メモリ。

(46)行及び列に分けて配置された複数個のメモリ素子を
持つメモリ・アレーと、外部行アドレスを受取ってデコ
ードし、前記アレー内のメモリ素子の１行をアクセスす
る行アドレス手段と、前記アレーの各列に夫々関連する
複数個のシフト・ビットを持つ直列シフト・レジスタ
と、前記アレー内のアドレスされたメモリ素子と関連す
るシフト・ビットの間でデータを転送する転送手段と、
外部シフト・クロック信号を受取って、該外部シフト・
クロック信号の周波数で前記シフト・レジスタ内でデー
タをシフトさせる内部シフト・クロックを発生するクロ
ック手段と、外部転送制御信号を受取って、データを転
送する為に前記転送手段を制御する制御手段と、データ
の完全な転送が行なわれることを保証する様に、前記外
部転送信号を受取ってから持定の時間の間、前記クロッ
ク手段による前記シフト・レジスタのシフト動作を禁止
するシフト禁止手段とを有する半導体メモリ。

(47) 第(46)項に記載した半導体メモリに於て、前記制
御手段がデータを前記メモリ・アレーから前記シフト・
レジスタに転送するだけである半導体メモリ。

(48) 第(46)項に記載した半導体メモリに於て、前記行
アドレス手段が外部行アドレス・ストローブ信号に応答
して、アドレスされた行のメモリ素子をアクセスし、ア
クセス時間の持続時間が、前記外部行アドレス・ストロ
ーブ信号が存在する持続時間によって決定される半導体
メモリ。

(49) 第(48)項に記載した半導体メモリに於て、アドレ
スされたメモリ素子に於けるデータの完全なアクセスよ
り前に、前記外部転送信号が起こり得る為に、メモリ素
子が完全にアクセスされるまで、前記転送手段がデータ
を転送することを禁止する転送禁止手段を有する半導体
メモリ。

(50) 第(48)項に記載した半導体メモリに於て、前記ア
レー内のアドレスされたメモリ素子のデータが前記外部
行アドレス・ストローブ信号とは無関係にアクセスされ
る持続時間を延長する手段を有し、該延長する手段は外
部転送信号を受取ったことに応答して、前記外部行アド
レス・ストローブ信号がなくなったことと無関係に、デ
ータの完全な転送が保証される様に、予定の持続時間と
間、アドレスされたメモリ素子に対するアクセスを保つ
様に作用し得る半導体メモリ。

(51) 第(50)項に記載した半導体メモリに於て、前記延
長する手段が、前記外部行アドレス・ストローブ信号及
び前記外部転送信号を受取って、前記行アドレス・スト
ローブ信号がなくなり且つ前記外部転送信号が存在する
時、遅延制御信号を出力する手段と、前記遅延制御信号
が発生した時、予定の持続時間の間、遅延信号を発生す
る遅延手段と、前記アレーのアドレスされた行のメモリ
素子にあるデータに対するアクセスを保つ手段とを有す
る半導体メモリ。

(52) 第(46)項に記載した半導体メモリに於て、前記ク
ロック手段が、前記内部シフト・クロック信号の立上り
で前記シフト・レジスタ内のデータをシフトされ、前記
シフト禁止手段が前記予定の持続時間の間、内部シフト
・クロック信号の立上りの発生を遅延させる半導体メモ
リ。

(53) 第(46)項に記載した半導体メモリに於て、前記転
送手段が、前記アレーの関連するアドレスされたメモリ
素子と、前記シフト・ビットの入力との間に配置された
複数個の通過ゲートを有し、該通過ゲートは第１のモー
ドではデータ転送を阻止すると共に、第２のモードでは
データ転送を許す様に作用し、前記制御手段が前記第１
のモードからデータを転送する第２のモードへモードを
変える半導体メモリ。

(54) 直列アクセス・メモリ・アレーのメモリ素子と直
列シフト・レジスタのシフト・ビットの間でデータを転
送する方法に於て、 外部行アドレス信号を受取ってデコードし、 アドレスされた行のメモリ素子にあるデータをアクセス
し、 外部転送信号を受取り、 外部転送信号を受取ったことに応答して、前記シフト・
レジスタのシフト・ビッチと前記アレーのアドレスされ
たメモリ素子の間でデータを転送し、 外部シフト・クロック信号を受取って、該シフト・クロ
ックの速度でデータを前記シフト・レジスタ内でシフト
させ、 データの完全な転送が行なわれる様に保証する為に、外
部転送信号を受取ってから予定の持続時間の間、前記シ
フト・レジスタに於けるデータのシフト動作を禁止する
工程を含む方法。

(55) 第(54)項に記載した方法に於て、データが転送が
前記アレー内のアドレスされたメモリ素子からシフト・
レジスタに対してだけ行なわれる方法。

(56) 第(54)項に記載した方法に於て、データをアクセ
スする工程が、外部行アドレス・ストローブ信号を受取
って、それに応答してデータをアクセスることを含み、
データをアクセスする持続時間が、行アドレス・ストロ
ーブ信号が存在する持続時間によって決定される方法。

(57) 第(56)項に記載した方法に於て、データの完全な
アクセスより前に外部転送信号が起こり得る為、外部転
送信号の発生とは無関係に、データが完全にアクセスさ
れるまで、データの転送を禁止する工程を含む方法。

(58) 第(56)項に記載した方法に於て、データの完全な
転送が保証される様にデータ・アクセスが保たれる様
に、行アドレス・ストローブ信号とは無関係に、外部転
送信号が発生した後の予定の持続時間の間、データに対
するアクセスを保つ工程を含む方法。

【図面の簡単な説明】

第１図はこの発明の画素マッピング形の４つのメモリ・
アレーを持つ半導体チップの簡略ブロック図、第２図は
書込みマスクの特徴に従って選ばれたメモリ・セルにデ
ータを書込む時の時間線図、第３図は対称画素メモリ・
アレーのブロック図、第４図は第３図のアレーに対する
表示装置のマップの一部分を示す図、第５図はシフト・
レジスタ及びタップ・ラッチのブロック図、第６ａ図及
び第６ｂ図はソフト・パンニングを用いる表示装置の３
つの異なる走査に対する１本の走査線の図、第７ａ図及
び第７ｂ図はシフト・レジスタのタップ位置を変えた時
の、表示装置の異なる３つの走査に対する１本の走査線
の図、第８図はシフト・レジスタの１つのシフト・ビッ
トの回路図、第９図は直列接続された３つのシフト・ビ
ットの回路図、第１０図は直列シフト・レジスタの一部
分とタップ・ラッチの回路図、第１１図はタップ・ラッ
チ、シフト・レジスタ及び列デコード回路の間のインタ
ーフェイスの簡略ブロック図、第１２図は画素マッピン
グ形の４つのメモリ・アレーにあるメモリ素子及び関連
するシフト・レジスタ及びタップ・ラッチの好ましい配
置を示す簡略ブロック図、第１３図はメモリからシフト
・レジスタにデータを転送する時の時間線図、第１４図
はシフト・レジスタからメモリにデータをシフトする時
の時間線図、第１５図は半導体チップ上にある４つのア
レーの内、個別のアレーをアドレスする回路のブロック
図、第１６図は別々の列アドレス・ストローブを用いて
メモリを個別にアドレスする時の時間線図、第１７図は
走査線中央の装入を行なう回路の回路図、第１８図は走
査線中央の装入を行なう時の時間線図である。 主な符号の説明 １０，１２，１４，１６：メモリ・アレー ２８：行デコーダ ３４，３６，３８，４０：直列シフト・レジスタ ５４：転送回路 ５６，５８，６０，６２：スイッチ

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６９３４９８ (32)優先日 1985年１月22日 (33)優先権主張国 米国（ＵＳ） (72)発明者 フレデリツク エイ．バレンテ アメリカ合衆国テキサス州ヒユーストン, ニユーブルツク 12411 (72)発明者 カール エム．グタツグ アメリカ合衆国テキサス州ヒユーストン, エンスブルツク レーン 11602 (72)発明者 ジエリイ アール．バナケン アメリカ合衆国テキサス州ヒユーストン, エス．ウイルクレスト ドライブ 9901 (56)参考文献 特開 昭60−5493（ＪＰ，Ａ) 特開 昭57−198592（ＪＰ，Ａ) 特開 昭57−27477（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】ビデオ表示装置に対する画素情報を記憶す
   る半導体メモリに於て、行及び列に分けて配置されてい
   て、表示装置の所定の画素位置と関連する複数個のメモ
   リ素子を持つ第１のメモリ・アレーと、行及び列に分け
   て配置されていて、表示装置の所定の画素位置と関連す
   る複数個のメモリ素子を持つ第２のメモリ・アレーとを
   有し、該第１及び第２のメモリ・アレーは同一であり、
   更に、行アドレスを受取って前記第１及び第２のメモリ
   ・アレーの両方のメモリ素子の１つの行を選択する行デ
   コード手段と、前記第１のメモリ・アレーの選択された
   メモリ素子からのデータを直列形式で記憶する第１の直
   列アクセス手段と、前記第２のメモリ・アレーの選択さ
   れたメモリ素子からのデータを直列形式で記憶する第２
   の直列アクセス手段とを有し、該第１及び第２の直列ア
   クセス手段は別々の直列入力及び別々の直列出力を持っ
   ていると共に外部の源から制御され、更に、前記第１及
   び第２のアレーの選択されたメモリ素子からのデータを
   前記第１及び第２の直列アクセス手段の夫々１つに、又
   は該直列アクセス手段から前記第１及び第２のアレーの
   選択されたメモリ素子にデータを転送する転送手段と、
   前記直列出力からのデータをその直列入力に循環させる
   か、或いは前記第１の直列アクセス手段の直列出力を前
   記第２の直列アクセス手段の直列入力に接続して、前記
   第１及び第２の直列アクセス手段をカスケード接続する
   様に、前記第１及び第２のアクセス手段を構成する手段
   とを有する半導体メモリ。
2. 【請求項２】第(1)項に記載した半導体メモリに於て、
   前記第１及び第２のアクセス手段とメモリに対する外部
   周辺回路のインターフェイス接続を行なう第１及び第２
   のインターフェイス手段を有し、前記構成する手段が、
   データを循環させる様に構成された時の前記第１及び第
   ２のアクセス手段の動作を多重化する手段を持ってい
   て、前記第１のインターフェイス手段が前記第１アクセ
   ス手段に付設されて、前記第１のアクセス手段に対して
   直列データを入力するか又はそれから直列データ出力を
   受取る様に多重化され、且つ前記第２のインターフェイ
   ス手段が前記第２のアクセス手段に付設されて、それに
   対して直列データを入力するか又はそれから直列出力デ
   ータを受取る様に多重化される様になっており、前記第
   １のインターフェイス手段はカスケード接続モードに構
   成された時の前記第１の直列アクセス手段に直列データ
   を入力し、前記第２のインターフェイス手段は前記第２
   の直列アクセス手段からの直列出力データを受取る半導
   体メモリ。