JPH0530083B2 - - Google Patents
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- JPH0530083B2 JPH0530083B2 JP63186928A JP18692888A JPH0530083B2 JP H0530083 B2 JPH0530083 B2 JP H0530083B2 JP 63186928 A JP63186928 A JP 63186928A JP 18692888 A JP18692888 A JP 18692888A JP H0530083 B2 JPH0530083 B2 JP H0530083B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- pattern
- delay
- ground
- delay line
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P9/00—Delay lines of the waveguide type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
- H03H7/34—Time-delay networks with lumped and distributed reactance
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Structure Of Printed Boards (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【発明の詳細な説明】
〔概要〕
遅延線パターンを有する基板を貼り合わせてな
る分布定数型の遅延素子及びその製造方法に関
し、 小型化を可能とすることを目的とし、 底辺側の一の角部を切除された形状の基板本体
と、この表面の遅延線パターンと、この裏面のア
ースパターンとよりなる第１の基板と、底辺側の
一の角部を切除された形状の基板本体と、この表
面の遅延線パターンと、この裏面のアースパター
ンとよりなる第２の基板とが、各切除部より他の
基板のうち底辺の切除された側とは反対側の角部
のアースパターンが露出する向きで上記アースパ
ターン同志を突き合わせて貼り合わされ、且つア
ース端子が上記切除部に露出している部分のアー
スパターンに接続固定されて構成する。
る分布定数型の遅延素子及びその製造方法に関
し、 小型化を可能とすることを目的とし、 底辺側の一の角部を切除された形状の基板本体
と、この表面の遅延線パターンと、この裏面のア
ースパターンとよりなる第１の基板と、底辺側の
一の角部を切除された形状の基板本体と、この表
面の遅延線パターンと、この裏面のアースパター
ンとよりなる第２の基板とが、各切除部より他の
基板のうち底辺の切除された側とは反対側の角部
のアースパターンが露出する向きで上記アースパ
ターン同志を突き合わせて貼り合わされ、且つア
ース端子が上記切除部に露出している部分のアー
スパターンに接続固定されて構成する。
本発明は遅延線パターンを有する基板を貼り合
わせてなる分布定数型の遅延素子及びその製造方
法に関する。
わせてなる分布定数型の遅延素子及びその製造方
法に関する。
デイジタル信号を用いた通信装置等において、
信号間のタイミング調整、部品やパターンで生ず
る遅延量の調整のために分布定数型遅延素子が使
用される。
信号間のタイミング調整、部品やパターンで生ず
る遅延量の調整のために分布定数型遅延素子が使
用される。
得ようとする遅延時間が例えば2ns以上である
場合には、遅延線パターンを有する一枚の基板で
は足りず、遅延素子は夫々遅延線パターンを有す
る二枚の基板を貼り合わせた構成とされる。
場合には、遅延線パターンを有する一枚の基板で
は足りず、遅延素子は夫々遅延線パターンを有す
る二枚の基板を貼り合わせた構成とされる。
この遅延素子についても、他の電子部品と同様
に小型化が望まれている。
に小型化が望まれている。
第１１図乃至第１３図は夫々従来の分布定数型
遅延素子１を示す。
遅延素子１を示す。
この遅延素子１は、第１４図に示す片面に遅延
線パターン２、他面に全面アースパターン３を有
する第１の基板４と、第１５図に示す片面に遅延
線パターン５、他面に全面アースパターン６を有
する第２の基板７とをアース面同志貼り合わせて
なり、且つ遅延線パターン２，５がストラツプ
８，９により接続され、且つ入出力端子１０，１
１及び一対のアース端子１２，１３が下方に延出
した構成である。
線パターン２、他面に全面アースパターン３を有
する第１の基板４と、第１５図に示す片面に遅延
線パターン５、他面に全面アースパターン６を有
する第２の基板７とをアース面同志貼り合わせて
なり、且つ遅延線パターン２，５がストラツプ
８，９により接続され、且つ入出力端子１０，１
１及び一対のアース端子１２，１３が下方に延出
した構成である。
遅延時間は、遅延線パターン２と５との合計の
長さにより定まる。
長さにより定まる。
第１の基板４は長さがL1、幅がW1であり、第
２の基板７は長さがL2、幅がW2である。
２の基板７は長さがL2、幅がW2である。
第２の基板７は、長さL2はL1と等しいが、幅
W2は、各端子１０〜１３の接続部を避けるよう
に、W1より短くしている。
W2は、各端子１０〜１３の接続部を避けるよう
に、W1より短くしている。
このため、第２の基板７の面積は狭く遅延線パ
ターン５の長さは長くできにくい。
ターン５の長さは長くできにくい。
従つて、遅延線パターン２と５との合計を所定
の長さとするためには、第２の基板７の幅W2が
狭くなつて遅延線パターン５を長くできない分遅
延線パターン２の長さを長くすべく、第１の基板
４のサイズを大きくなる必要があり、これによつ
て遅延素子１の小型化が妨げられていた。
の長さとするためには、第２の基板７の幅W2が
狭くなつて遅延線パターン５を長くできない分遅
延線パターン２の長さを長くすべく、第１の基板
４のサイズを大きくなる必要があり、これによつ
て遅延素子１の小型化が妨げられていた。
本発明は、小型化を可能とすることのできる遅
延素子及びその製造方法を提供することを目的と
する。
延素子及びその製造方法を提供することを目的と
する。
本発明は、底辺側の一の角部を切除された形状
の基板本体と、この表面の遅延線パターンと、こ
の裏面のアースパターンとよりなる第１の基板
と、底辺側の一の角部を切除された形状の基板本
体と、この表面の遅延線パターンと、この裏面の
アースパターンとよりなる第２の基板とが、各切
除部より他の基板のうち底辺の切除された側とは
反対側の角部のアースパターンが露出する向きで
上記アースパターン同志を突き合わせて貼り合わ
され、 且つアース端子が上記切除部に露出している部
分のアースパターンに接続されて固定されてなる
構成としたものであることを特徴とする。
の基板本体と、この表面の遅延線パターンと、こ
の裏面のアースパターンとよりなる第１の基板
と、底辺側の一の角部を切除された形状の基板本
体と、この表面の遅延線パターンと、この裏面の
アースパターンとよりなる第２の基板とが、各切
除部より他の基板のうち底辺の切除された側とは
反対側の角部のアースパターンが露出する向きで
上記アースパターン同志を突き合わせて貼り合わ
され、 且つアース端子が上記切除部に露出している部
分のアースパターンに接続されて固定されてなる
構成としたものであることを特徴とする。
基板本体のうち角部は元々遅延線パターンが形
成されない部分であり、基板本体をその底辺側の
一の角部を切除した形状としても、切除がない場
合と実質上同じ長さの遅延線パターンが形成され
る。一対の基板の両方共この基板であるため、遅
延線パターンの合計の長さが長くなる。
成されない部分であり、基板本体をその底辺側の
一の角部を切除した形状としても、切除がない場
合と実質上同じ長さの遅延線パターンが形成され
る。一対の基板の両方共この基板であるため、遅
延線パターンの合計の長さが長くなる。
これにより、遅延時間が同じものが、従来に比
べて小型となる。
べて小型となる。
第１図乃至第３図は夫々本発明の第１実施例に
なる分布定数型遅延素子２０を示す。
なる分布定数型遅延素子２０を示す。
遅延素子２０は、第４図に示す第１の基板２１
と、第５図に示す第２の基板２２とが貼り合わさ
れた構成である。
と、第５図に示す第２の基板２２とが貼り合わさ
れた構成である。
第１の基板２１は、第４図に示すように、長さ
L3、幅W3の矩形のうち右下の一の角部を円弧状
の切除された形状（２４は切除部を示す）のセラ
ミツク基板本体２３の表面２５にジグザグ状に遅
延線パターン２６を有し、裏面２７の略全面にア
ースパターン２８を有する構成である。
L3、幅W3の矩形のうち右下の一の角部を円弧状
の切除された形状（２４は切除部を示す）のセラ
ミツク基板本体２３の表面２５にジグザグ状に遅
延線パターン２６を有し、裏面２７の略全面にア
ースパターン２８を有する構成である。
遅延線パターン２６の両端にはパツド２９，３
０を有する。バツド２９は基板本体２３の上辺３
１のうち基板本体２３の長さ方向上の中心線３２
と一致した部位に配してある。別のパツド３０は
基板本体２３の底辺３３のうち中心線３２より切
除部２４側に寸法e1偏倚した部位に配してある。
０を有する。バツド２９は基板本体２３の上辺３
１のうち基板本体２３の長さ方向上の中心線３２
と一致した部位に配してある。別のパツド３０は
基板本体２３の底辺３３のうち中心線３２より切
除部２４側に寸法e1偏倚した部位に配してある。
３４は入出力端子であり、パツド２９と電気的
に接続させて、底辺３３にれより突出して固定し
てある。
に接続させて、底辺３３にれより突出して固定し
てある。
３５はアース端子であり、底辺３３のうち切除
部２４とは反対側の部位に、アースパターン２８
と電気的に接続させて、底辺３３より突出して固
定してある。
部２４とは反対側の部位に、アースパターン２８
と電気的に接続させて、底辺３３より突出して固
定してある。
第２の基板２２は、第５図に示す構成であり、
第４図に示す第１の基板２１と全く同一の構成で
ある。対応する部位には添字ａを付した同一符号
を示しその説明は省略する。
第４図に示す第１の基板２１と全く同一の構成で
ある。対応する部位には添字ａを付した同一符号
を示しその説明は省略する。
セラミツク基板本体２３ａはセラミツク基板本
体２３と同じサイズである。
体２３と同じサイズである。
上記構成の第１の基板２１と第２の基板２２と
は、第５図中矢印３６で示すように第２の基板２
２を中心線３２ａに関して180度回動させ、裏面
２７，２７ａ同志を背中合せにして貼り合せてあ
る。
は、第５図中矢印３６で示すように第２の基板２
２を中心線３２ａに関して180度回動させ、裏面
２７，２７ａ同志を背中合せにして貼り合せてあ
る。
アース端子３５は、第３図に示すように、切除
部２４ａに露出してある。
部２４ａに露出してある。
別のアース端子３５ａは、第１図に示すよう
に、切除部２４に露出している。
に、切除部２４に露出している。
即ちアースパターン２８，２８ａのうち切除部
２４，２４ａとは反対側の角部の部分が夫々切除
部２４ａ，２４より露出しており、アース端子３
５，３５ａは夫々この露出しているアースパター
ン部分に接続固定してある。
２４，２４ａとは反対側の角部の部分が夫々切除
部２４ａ，２４より露出しており、アース端子３
５，３５ａは夫々この露出しているアースパター
ン部分に接続固定してある。
入出力端子３４，３４ａは中心線３２，３２ａ
に関して対称に位置している。
に関して対称に位置している。
パツド２９と２９ａとは貼り合わせた基板２
１，２２の両側の面の対応する部位にあり、両者
間がストラツプ３６により配線してある。
１，２２の両側の面の対応する部位にあり、両者
間がストラツプ３６により配線してある。
入出力端子３４と３４ａとの間には、遅延線パ
ターン２６，２６ａがストラツプ３７を介して接
続されており、遅延素子２０は、遅延線パターン
２６と２６ａの合計の長さに対応した遅延時間を
有する。
ターン２６，２６ａがストラツプ３７を介して接
続されており、遅延素子２０は、遅延線パターン
２６と２６ａの合計の長さに対応した遅延時間を
有する。
第４図に示すように、基板２３は一の角部が切
除してあるが、この切除部２４は小さく、基板２
３の表面２５の面積は切除部２４が無いものと略
同じであり、しかも元々角部は遅延線パターンを
形成しにくい場所である。
除してあるが、この切除部２４は小さく、基板２
３の表面２５の面積は切除部２４が無いものと略
同じであり、しかも元々角部は遅延線パターンを
形成しにくい場所である。
このため、遅延線パターン２６の長さは、切除
部２４が無い基板に形成されうる遅延線パターン
の長さと略同じ長さとなり、長い。
部２４が無い基板に形成されうる遅延線パターン
の長さと略同じ長さとなり、長い。
第５図に示す基板２３ａは上記の基板２３と同
じ大きさ及び形状であり、遅延線パターン２６ａ
も長さが長いものとなる。
じ大きさ及び形状であり、遅延線パターン２６ａ
も長さが長いものとなる。
この結果、遅延素子２０は、切除部２４，２４
ａの無い基板同志を貼り合わせた構造のものと略
同じ遅延時間を有する。
ａの無い基板同志を貼り合わせた構造のものと略
同じ遅延時間を有する。
従つて、所定の遅延時間を得るための長さの遅
延線パターンを、従来のものより小さいサイズの
遅延素子に形成することが出来、遅延素子２０は
従来のものに比べて小型となる。
延線パターンを、従来のものより小さいサイズの
遅延素子に形成することが出来、遅延素子２０は
従来のものに比べて小型となる。
また、上記構成の遅延素子２０はサイズを従来
のものと同じとすると、時間が従来のものに比べ
て長くなる。
のものと同じとすると、時間が従来のものに比べ
て長くなる。
また、基板２１，２２が夫々一の入出力端子３
４，３４ａを有するため、遅延線パターン２６，
２６ａの接続は一個所で足り、遅延素子２０は、
従来の二個所のものに比べて、組立作業性が良く
且つ信頼性が高い。
４，３４ａを有するため、遅延線パターン２６，
２６ａの接続は一個所で足り、遅延素子２０は、
従来の二個所のものに比べて、組立作業性が良く
且つ信頼性が高い。
第６図は第１、第２の基板２１，２２の基板取
りを説明する図である。
りを説明する図である。
第１、第２の基板セラミツク元基板４０に第６
図に示すように合理的に基板取りされる。第６図
中、第４図、第５図に示す構成部分と同一部分に
は同一符号を示す。
図に示すように合理的に基板取りされる。第６図
中、第４図、第５図に示す構成部分と同一部分に
は同一符号を示す。
中央の円形孔４１を中心に一の対角線方向に位
置する一対の基板のうち、一の基板４２が第１の
基板２１を構成し、別の基板４３が第２の基板２
２を構成する。別の対角線方向に位置する一対の
基板のうち、一の基板４４が第１の基ば２１を構
成し、別の基板４５が第２の基板２２を構成す
る。
置する一対の基板のうち、一の基板４２が第１の
基板２１を構成し、別の基板４３が第２の基板２
２を構成する。別の対角線方向に位置する一対の
基板のうち、一の基板４４が第１の基ば２１を構
成し、別の基板４５が第２の基板２２を構成す
る。
円形孔４１が切除部２４，２４ａを構成する。
第７図は本発明の第２実施例の分布定数型遅延
素子５０を示す。
素子５０を示す。
この遅延素子５０は切除部５１，５１ａが三角
形状である以外は、前記第１実施例の遅延素子２
０と同じ構成であり、第７図中、第１図に示す構
成部分と対応する部分には同一符号を付し、その
説明は省略する。
形状である以外は、前記第１実施例の遅延素子２
０と同じ構成であり、第７図中、第１図に示す構
成部分と対応する部分には同一符号を付し、その
説明は省略する。
遅延素子５０は、第８図に示す第１の基板５２
の裏面に、第９図に示す第２の基板５３を矢印５
４で示すように180度回動させて貼り合わせた構
成である。
の裏面に、第９図に示す第２の基板５３を矢印５
４で示すように180度回動させて貼り合わせた構
成である。
基板５２，５３は第１０図に示すように基板取
りされる。
りされる。
基板５５が第１の基板５２を構成し、基板５６
が第２の基板５３を構成する。中心の菱形の孔５
７が上記の切除部５１，５１ａを形成する。
が第２の基板５３を構成する。中心の菱形の孔５
７が上記の切除部５１，５１ａを形成する。
以上説明した様に、本発明によれば、アース端
子の接続固定場所を確保し得ると共に遅延線パタ
ーンの長さを長くとることが出来、従つて、同じ
遅延時間特性のものを、従来のものに比べて小型
に構成することが出来る。
子の接続固定場所を確保し得ると共に遅延線パタ
ーンの長さを長くとることが出来、従つて、同じ
遅延時間特性のものを、従来のものに比べて小型
に構成することが出来る。
また逆にサイズが同じであれば、従来のものよ
り遅延時間を長くすることが出来る。
り遅延時間を長くすることが出来る。
また、第１、第２の基板は同一の基板より基板
取りされたものであるため、別々の基板より基板
取りする場合に比べて製造が簡単となり、製造コ
ストが安価となる。
取りされたものであるため、別々の基板より基板
取りする場合に比べて製造が簡単となり、製造コ
ストが安価となる。
第１図は本発明の第１実施例になる遅延素子の
斜視図、第２図は第１図の遅延素子の側面図、第
３図は第１図の遅延素子の裏側よりみた斜視図、
第４図は第１の基板の斜視図、第５図は第２の基
板の斜視図、第６図は基板取りを説明する図、第
７図は本発明の第２実施例になる遅延素子の斜視
図、第８図は第１の基板の斜視図、第９図は第２
の基板の斜視図、第１０図は基板取りを説明する
図、第１１図は従来の遅延素子の斜視図、第１２
図は第１１図の遅延素子の裏側よりみた斜視図、
第１３図は第１１図の遅延素子の側面図、第１４
図は第１の基板の斜視図、第１５図は第２の基板
の斜視図である。 図において、２０，５０は分布定数型遅延素
子、２１，５２は第１の基板、２２，５３は第２
の基板、２３はセラミツク基板本体、２４は切除
部、２５は表面、２６は遅延線パターン、２７は
裏面、２８はアースパターン、２９，３０はパツ
ド、３１は上辺、３２は中心線、３３は底辺、３
４は入出力端子、３５はアース端子、３７はスト
ラツプ、４０はセラミツク元基板、４１は中心円
形孔、４２〜４５，５５，５６は基板、５０は分
布定数型遅延素子、５７は中心菱形孔を示す。
斜視図、第２図は第１図の遅延素子の側面図、第
３図は第１図の遅延素子の裏側よりみた斜視図、
第４図は第１の基板の斜視図、第５図は第２の基
板の斜視図、第６図は基板取りを説明する図、第
７図は本発明の第２実施例になる遅延素子の斜視
図、第８図は第１の基板の斜視図、第９図は第２
の基板の斜視図、第１０図は基板取りを説明する
図、第１１図は従来の遅延素子の斜視図、第１２
図は第１１図の遅延素子の裏側よりみた斜視図、
第１３図は第１１図の遅延素子の側面図、第１４
図は第１の基板の斜視図、第１５図は第２の基板
の斜視図である。 図において、２０，５０は分布定数型遅延素
子、２１，５２は第１の基板、２２，５３は第２
の基板、２３はセラミツク基板本体、２４は切除
部、２５は表面、２６は遅延線パターン、２７は
裏面、２８はアースパターン、２９，３０はパツ
ド、３１は上辺、３２は中心線、３３は底辺、３
４は入出力端子、３５はアース端子、３７はスト
ラツプ、４０はセラミツク元基板、４１は中心円
形孔、４２〜４５，５５，５６は基板、５０は分
布定数型遅延素子、５７は中心菱形孔を示す。
Claims (1)
- 【特許請求の範囲】 １ 底辺３３側の一の角部を切除された形状の基
板本体２３と、この表面２５の遅延線パターン２
６と、この裏面２７のアースパターン２８とより
なる第１の基板２１と、底辺３３ａ側の一の角部
を切除された形状の基板本体２３ａと、この表面
２５ａの遅延線パターン２６ａと、この裏面２７
ａのアースパターン２８ａとよりなる第２の基板
２２とが、各切除部２４，２４ａより他の基板の
うち底辺の切除された側とは反対側の角部のアー
スパターン２８ａ，２８が露出する向きで上記ア
ースパターン同志を突き合わせて貼り合わされ、 且つアース端子３５，３５ａが上記切除部２４
ａ，２４に露出している部分のアースパターン２
８，２８ａに接続されて固定されてなる構成とし
たことを特徴とする遅延素子。 ２ 底辺３３側の一の角部を切除された形状の基
板本体２３と、この表面２５の遅延線パターン２
６と、この裏面２７のアースパターン２８とより
なる第１の基板２１と、底辺３３ａ側の一の角部
を切除された形状の基板本体２３ａと、この表面
２５ａの遅延線パターン２６ａと、この裏面２７
ａのアースパターン２８ａとよりなる第２の基板
２２とを、同一の基板より夫々上記切除部２４，
２４ａが相対向するようにして一の対角線上の位
置より基板取りし、 上記第１の基板２１と第２の基板２２とを、各
切除部２４，２４ａより他の基板のうち底辺の切
除された側とは反対側の角部のアースパターン２
８ａ，２８が露出する向きで上記アースパターン
同志を突き合わせて貼り合わし、 アース端子３５，３５ａを上記切除部２４ａ，
２４に露出している部分のアースパターン２８，
２８ａに接続させて固定すことを特徴とする遅延
素子の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186928A JPH0237814A (ja) | 1988-07-28 | 1988-07-28 | 遅延素子及びその製造方法 |
| US07/384,729 US4949057A (en) | 1988-07-28 | 1989-07-25 | Distributed constant type delay line device and a manufacturing method thereof |
| CA000606798A CA1314948C (en) | 1988-07-28 | 1989-07-27 | Distributed constant type delay line device and a manufacturing method thereof |
| KR8910731A KR920010601B1 (en) | 1988-07-28 | 1989-07-28 | Distributed constant type delay line device and a manufacturing method thereof |
| DE68919008T DE68919008T2 (de) | 1988-07-28 | 1989-07-28 | Verzögerungsleitung mit verteilten Impedanzelementen und Verfahren zu dessen Herstellung. |
| EP89113975A EP0352805B1 (en) | 1988-07-28 | 1989-07-28 | Distributed constant type delay line device and a manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186928A JPH0237814A (ja) | 1988-07-28 | 1988-07-28 | 遅延素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237814A JPH0237814A (ja) | 1990-02-07 |
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