JPH052981B2 - - Google Patents
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- JPH052981B2 JPH052981B2 JP15792787A JP15792787A JPH052981B2 JP H052981 B2 JPH052981 B2 JP H052981B2 JP 15792787 A JP15792787 A JP 15792787A JP 15792787 A JP15792787 A JP 15792787A JP H052981 B2 JPH052981 B2 JP H052981B2
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- 229910004298 SiO 2 Inorganic materials 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 239000007791 liquid phase Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 11
- 235000002918 Fraxinus excelsior Nutrition 0.000 description 3
- 239000002956 ash Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical compound O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Diffracting Gratings Or Hologram Optical Elements (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、微細パターンの形成方法に関する。
（従来の技術）
光を回折させそのスペクトル成分を分析するた
めに、通常、回折格子が用いられている。近年で
は超LSI製造における露光技術を用いることによ
り微細化した回折格子を製造することが容易とな
つてきている。
めに、通常、回折格子が用いられている。近年で
は超LSI製造における露光技術を用いることによ
り微細化した回折格子を製造することが容易とな
つてきている。
ここで従来の回折格子の製造方法について第３
図を用いて説明する。
図を用いて説明する。
例えば透光性のガラス基板３１にSiO2膜３２
を堆積させ、さらにこの上にレジストを形成した
あと、このパターニングを行ない等間隔に配列さ
れたレジストパターン３３を形成する（第３図Ａ
参照）。
を堆積させ、さらにこの上にレジストを形成した
あと、このパターニングを行ない等間隔に配列さ
れたレジストパターン３３を形成する（第３図Ａ
参照）。
このレジストパターン３３をマスクにして、ド
ライエツチングを行い、SiO2膜３２の一部を除
去したあと、レジストパターン３３を剥離する
（第３図Ｂ参照）。
ライエツチングを行い、SiO2膜３２の一部を除
去したあと、レジストパターン３３を剥離する
（第３図Ｂ参照）。
このようにしてガラス基板１上に等間隔に
SiO2膜３２ａのパターンが形成された透光型の
回折格子を製造していた。
SiO2膜３２ａのパターンが形成された透光型の
回折格子を製造していた。
（発明が解決しようとする問題点）
しかしながら、従来の製造方法により精度良く
形成できるレジストパターンの最小寸法には限度
がある。例えば現在光露光で精度良く形成できる
パターン幅が1μmとする。その場合、露光条件を
変えて0.5μmのレジストパターンを形成すると第
３図ｃに示すように、光の回折などによりレジス
トパターン３３ａはその底部に比べて上部のパタ
ーン幅が小さくなつてしまう。このため、このレ
ジストパターン３３ａをマスクにしてエツチング
を行なうと、この途中でレジストパターン３３ａ
の一部分若しくは全部が除去されてしまう。そし
てこの下のSiO2膜３２のパターンが形成されな
いといつたことが生じる。
形成できるレジストパターンの最小寸法には限度
がある。例えば現在光露光で精度良く形成できる
パターン幅が1μmとする。その場合、露光条件を
変えて0.5μmのレジストパターンを形成すると第
３図ｃに示すように、光の回折などによりレジス
トパターン３３ａはその底部に比べて上部のパタ
ーン幅が小さくなつてしまう。このため、このレ
ジストパターン３３ａをマスクにしてエツチング
を行なうと、この途中でレジストパターン３３ａ
の一部分若しくは全部が除去されてしまう。そし
てこの下のSiO2膜３２のパターンが形成されな
いといつたことが生じる。
（問題点を解決するための手段〕
本発明においては、基体上に被エツチング層、
レジストパターンを順次形成する工程と、このレ
ジストパターンをマスクにして前記被エツチング
層のエツチングを行ない、前記レジストパターン
の幅より狭い被エツチング層パターンを形成する
工程と、SiO2膜を形成する工程と、前記レジス
トパターンをマスクにしてSiO2膜の一部をエツ
チングし、前記側壁にSiO2膜を残存させる工程
と、前記レジストパターン及び前記被エツチング
層パターンを除去する工程とを具備したこと特徴
とする微細パターンの形成方法を提供する。
レジストパターンを順次形成する工程と、このレ
ジストパターンをマスクにして前記被エツチング
層のエツチングを行ない、前記レジストパターン
の幅より狭い被エツチング層パターンを形成する
工程と、SiO2膜を形成する工程と、前記レジス
トパターンをマスクにしてSiO2膜の一部をエツ
チングし、前記側壁にSiO2膜を残存させる工程
と、前記レジストパターン及び前記被エツチング
層パターンを除去する工程とを具備したこと特徴
とする微細パターンの形成方法を提供する。
（作 用）
レジストパターンをマスクにしたエツチングに
より、このレジストパターン幅より狭く形成され
た被エツチング層の側壁にSiO2膜を形成するこ
とで、レジストパターン幅の1/2未満の幅をもつ
SiO2膜パターンを形成することができる。
より、このレジストパターン幅より狭く形成され
た被エツチング層の側壁にSiO2膜を形成するこ
とで、レジストパターン幅の1/2未満の幅をもつ
SiO2膜パターンを形成することができる。
（実施例）
以下本発明による回折格子の製造方法の一実施
例について第１図を用いて説明する。
例について第１図を用いて説明する。
例えば基体としてSi基板１１にCVD法により
多結晶シリコン１２を堆積し、さらにこの上にレ
ジストを形成した後、光露光を行ないこれをパタ
ーニングし、レジストパターン１３を形成する。
この際、平行に配列されたレジストパターン１３
のピツチをｂ、レジストパターンの幅をａとす
る。
多結晶シリコン１２を堆積し、さらにこの上にレ
ジストを形成した後、光露光を行ないこれをパタ
ーニングし、レジストパターン１３を形成する。
この際、平行に配列されたレジストパターン１３
のピツチをｂ、レジストパターンの幅をａとす
る。
このレジストパターン１３をマスクにして多結
晶シリコンのエツチングを行なう。この場合、通
常よりも若干圧力を上げて等方性成分を加味した
異方性エツチングにより、レジストパターン１３
下の多結晶シリコンまでオーバーエツチングし、
多結晶シリコン１２ａを形成する。この際レジス
トパターン１３の端部から多結晶シリコンパター
ン１２ａまでの幅をＣとする。（第１図Ｂ参照）。
晶シリコンのエツチングを行なう。この場合、通
常よりも若干圧力を上げて等方性成分を加味した
異方性エツチングにより、レジストパターン１３
下の多結晶シリコンまでオーバーエツチングし、
多結晶シリコン１２ａを形成する。この際レジス
トパターン１３の端部から多結晶シリコンパター
ン１２ａまでの幅をＣとする。（第１図Ｂ参照）。
ここまでの製造工程において、以下に示す(1)式
を満足するようａ，ｂ，ｃをあらかじめ設定して
おく。
を満足するようａ，ｂ，ｃをあらかじめ設定して
おく。
ｂ＝２（ａ−ｃ） ……(1)
（ただしａ−2c＞０，ａ＜ｂ＜2a）
次にLPD（Liquid Phase Deposition）法によ
り全面にSiO2膜１４を堆積させる。このLPD法
は以下の(2)式に示すようにH2SiF6（ケイフツ酸）
とH2Oとの反応により、SiO2を析出させる方法
である。
り全面にSiO2膜１４を堆積させる。このLPD法
は以下の(2)式に示すようにH2SiF6（ケイフツ酸）
とH2Oとの反応により、SiO2を析出させる方法
である。
H2SiF6＋2H2O→SiO2＋6HF ……(2)
カバレツジが優れているLPD法により、レジ
ストパターン１３、Si基板１１上に均一に、かつ
多結晶シリコン１２がアンダーカツトされた部分
に極めて良好にSiO2膜１４を堆積させる（第１
図ｃ）参照）。
ストパターン１３、Si基板１１上に均一に、かつ
多結晶シリコン１２がアンダーカツトされた部分
に極めて良好にSiO2膜１４を堆積させる（第１
図ｃ）参照）。
レジストパターン１３をマスクにしてSi基板１
１が露出するまでRIEを行ない、SiO2膜１４を除
去し、SiO2膜パターン１４ａを多結晶シリコン
パターン１２ａの側壁に形成する（第１図Ｄ参
照）。
１が露出するまでRIEを行ない、SiO2膜１４を除
去し、SiO2膜パターン１４ａを多結晶シリコン
パターン１２ａの側壁に形成する（第１図Ｄ参
照）。
レジストパターン１３を酸素プラズマによりア
ツシングで除去し、更に多結晶シリコンパターン
１２ａをSiO2膜パターン１４ａに比べ選択比の
大きな条件を満足するエツチング、例えばCDE
法により除去する。これにより、SiO2膜パター
ン１４ａが等間隔に平行に配列された格子定数ｄ
（＝ａ−ｃ）の回折格子が形成される（第１図Ｅ
参照）。
ツシングで除去し、更に多結晶シリコンパターン
１２ａをSiO2膜パターン１４ａに比べ選択比の
大きな条件を満足するエツチング、例えばCDE
法により除去する。これにより、SiO2膜パター
ン１４ａが等間隔に平行に配列された格子定数ｄ
（＝ａ−ｃ）の回折格子が形成される（第１図Ｅ
参照）。
本実施例によれば、LPD法によりレジストパ
ターン１３下の多結晶シリコンパターン１２ａの
側壁に対になつてSiO2膜パターン膜１４ａが形
成される。これにより必然的にレジストパターン
１３の幅の1/2未満のSiO2膜パターン１４ａを形
成でき、微細な回折格子を形成することができ
る。
ターン１３下の多結晶シリコンパターン１２ａの
側壁に対になつてSiO2膜パターン膜１４ａが形
成される。これにより必然的にレジストパターン
１３の幅の1/2未満のSiO2膜パターン１４ａを形
成でき、微細な回折格子を形成することができ
る。
なお本実施例においては、Si基板１１上に
SiO2膜パターン１４ａが形成された構造とした
が、これに限らずSi基板１１の代わりにGaAs，
InPなどを用いても良い。又、反射型の回折格子
を形成するためにAl，Ag等の金属を基体とする
場合には、この金属が製造工程中のアツシングや
エツチングによるダメージを受けないように、こ
の上に薄くSiO2膜を形成させ、さらにその上に
多結晶シリコンを形成しても良い。
SiO2膜パターン１４ａが形成された構造とした
が、これに限らずSi基板１１の代わりにGaAs，
InPなどを用いても良い。又、反射型の回折格子
を形成するためにAl，Ag等の金属を基体とする
場合には、この金属が製造工程中のアツシングや
エツチングによるダメージを受けないように、こ
の上に薄くSiO2膜を形成させ、さらにその上に
多結晶シリコンを形成しても良い。
また、等間隔に平行に配列されたSiO2膜パタ
ーン１４ａとしたが、これに限らず様々な形状の
パターンを形成しても良い。
ーン１４ａとしたが、これに限らず様々な形状の
パターンを形成しても良い。
また、第１図ＥにおいてSi基板１１の面方位を
（100）とし、SiO2膜パターン１４ａを（01１）
に平行になるように形成しておき、次にこの
SiO2膜パターン１４ａをマスクにウエツトエツ
チングすれば鋸状のSi基板の回折格子を形成する
ことができる。
（100）とし、SiO2膜パターン１４ａを（01１）
に平行になるように形成しておき、次にこの
SiO2膜パターン１４ａをマスクにウエツトエツ
チングすれば鋸状のSi基板の回折格子を形成する
ことができる。
次に本発明による半導体装置の配線パターンの
製造方法の第２の実施例について第２図を用いて
説明する。
製造方法の第２の実施例について第２図を用いて
説明する。
例えばCVD−SiO2膜などの絶縁膜２１上にAl
膜２２が形成された下地層に多結晶シリコン２３
及びレジストを順次形成した後、光露光によりレ
ジストをパターニングしレジストパターン２４を
形成する（第２図Ａ参照）。
膜２２が形成された下地層に多結晶シリコン２３
及びレジストを順次形成した後、光露光によりレ
ジストをパターニングしレジストパターン２４を
形成する（第２図Ａ参照）。
レジストパターン２４をマスクにし第１の実施
例と同様な方法でエツチングを行ない多結晶シリ
コンパターン２３ａを形成する（第２図Ｂ参照）。
例と同様な方法でエツチングを行ない多結晶シリ
コンパターン２３ａを形成する（第２図Ｂ参照）。
LPD法により全面にSiO2膜２５を形成する
（第２図Ｃ参照）。レジストパターン２４をマスク
にしてRIEを行ないSiO2膜２５の一部を除去し、
多結晶シリコンパターン２３ａの側壁にSiO2膜
パターン２５ａを残置する（第２図Ｄ参照）。
（第２図Ｃ参照）。レジストパターン２４をマスク
にしてRIEを行ないSiO2膜２５の一部を除去し、
多結晶シリコンパターン２３ａの側壁にSiO2膜
パターン２５ａを残置する（第２図Ｄ参照）。
レジストパターン２４を酸素プラズマによるア
ツシングで除去したあと、多結晶シリコンパター
ン２３ａを除去する（第２図Ｅ参照）。
ツシングで除去したあと、多結晶シリコンパター
ン２３ａを除去する（第２図Ｅ参照）。
SiO2膜パターン２５ａをマスクにしてRIEによ
りAl膜パターン２２ａを形成する（第２図Ｆ参
照）。
りAl膜パターン２２ａを形成する（第２図Ｆ参
照）。
SiO2膜パターン２５ａを除去することにより
絶縁膜２１上に等間隔に配列されたAl膜パター
ン２２ａが形成される。
絶縁膜２１上に等間隔に配列されたAl膜パター
ン２２ａが形成される。
また、このAl膜パターン２２ａはそれぞれ対
となつて形成されるので、これをチツプ上の端子
間をつなぐ配線とすれば、対Al膜パターン２２
ａのうちの一方が何らかの原因で断線しても、も
う一方を配線として利用することができる。
となつて形成されるので、これをチツプ上の端子
間をつなぐ配線とすれば、対Al膜パターン２２
ａのうちの一方が何らかの原因で断線しても、も
う一方を配線として利用することができる。
なお、第１及び第２の実施例において光露光に
よりレジストパターンを形成したが、これに限ら
ず、電子ビーム露光、その他の露光技術を用いて
も良い。
よりレジストパターンを形成したが、これに限ら
ず、電子ビーム露光、その他の露光技術を用いて
も良い。
また、レジストパターンをマスクにしてその下
の多結晶シリコンをエツチングしたが、この多結
晶シリコンに限らず制御性良くアンダーカツトで
きる材料であれば良い。
の多結晶シリコンをエツチングしたが、この多結
晶シリコンに限らず制御性良くアンダーカツトで
きる材料であれば良い。
以上詳述したように本発明においては、微細パ
ターンを形成することができる。
ターンを形成することができる。
第１図は本発明による第１の実施例である回折
格子の製造工程を示す断面図、第２図は本発明に
よる第２の実施例であるAlパターンの製造工程
を示す断面図、第３図は従来の回折格子の製造工
程を示す断面図。 １１……Si基板、１２，２３……多結晶シリコ
ン、１２ａ，２３ａ……多結晶シリコンパター
ン、１３，２４……レジストパターン、１４，２
５……SiO2膜、１４ａ，２５ａ……SiO2膜パタ
ーン、２２……Al膜、２２ａ……Al膜パターン。
格子の製造工程を示す断面図、第２図は本発明に
よる第２の実施例であるAlパターンの製造工程
を示す断面図、第３図は従来の回折格子の製造工
程を示す断面図。 １１……Si基板、１２，２３……多結晶シリコ
ン、１２ａ，２３ａ……多結晶シリコンパター
ン、１３，２４……レジストパターン、１４，２
５……SiO2膜、１４ａ，２５ａ……SiO2膜パタ
ーン、２２……Al膜、２２ａ……Al膜パターン。
Claims (1)
- 【特許請求の範囲】 １ 基体上に被エツチング層、レジストパターン
を順次形成する工程と、このレジストパターンを
マスクにして前記被エツチング層のエツチングを
行ない、前記レジストパターンの幅より狭い被エ
ツチング層パターンを形成する工程と、SiO2膜
を形成する工程と、前記レジストパターンをマス
クににしてSiO2膜の一部をエツチングし、前記
側壁にSiO2膜を残存させる工程と、前記レジス
トパターン及び前記被エツチング層パターンを除
去する工程とを具備したことを特徴とする微細パ
ターンの形成方法。 ２ 前記SiO2膜をLPD（Liquid Phase
Depesition）法により形成することを特徴とする
特許請求の範囲第１項記載の微細パターンの形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15792787A JPS643663A (en) | 1987-06-26 | 1987-06-26 | Forming method for fine pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15792787A JPS643663A (en) | 1987-06-26 | 1987-06-26 | Forming method for fine pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS643663A JPS643663A (en) | 1989-01-09 |
| JPH052981B2 true JPH052981B2 (ja) | 1993-01-13 |
Family
ID=15660512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15792787A Granted JPS643663A (en) | 1987-06-26 | 1987-06-26 | Forming method for fine pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS643663A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2930971B2 (ja) * | 1989-06-22 | 1999-08-09 | 株式会社東芝 | パターン形成方法 |
| EP0448869A1 (en) * | 1989-12-29 | 1991-10-02 | AT&T Corp. | Optical device including a grating structure |
| US7365022B2 (en) | 2006-01-20 | 2008-04-29 | Palo Alto Research Center Incorporated | Additive printed mask process and structures produced thereby |
| US7498119B2 (en) | 2006-01-20 | 2009-03-03 | Palo Alto Research Center Incorporated | Process for forming a feature by undercutting a printed mask |
| WO2012092139A2 (en) * | 2010-12-27 | 2012-07-05 | Brewer Science Inc. | Processes to pattern small features for advanced patterning needs |
| JP6206667B2 (ja) * | 2013-11-06 | 2017-10-04 | 大日本印刷株式会社 | パターン形成方法 |
-
1987
- 1987-06-26 JP JP15792787A patent/JPS643663A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS643663A (en) | 1989-01-09 |
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