JPH06224161A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06224161A JPH06224161A JP26255193A JP26255193A JPH06224161A JP H06224161 A JPH06224161 A JP H06224161A JP 26255193 A JP26255193 A JP 26255193A JP 26255193 A JP26255193 A JP 26255193A JP H06224161 A JPH06224161 A JP H06224161A
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Links
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Landscapes
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Abstract
(57)【要約】
【目的】 光リソグラフィ技術の限界を越えた微細幅の
配線又はマスクパターンを形成すること。 【構成】 シリコン窒化膜４からなる島形状部４ａに、
多結晶シリコン膜６からなる側壁７を形成した後に、島
形状部４ａを除去すれば、側壁７だけが残り、これを配
線として使用できる。配線の線幅は側壁の幅、即ち、配
線層の厚みによって決定されるので、リソグラフィ以下
の寸法も可能となる。同様に、ドープされた多結晶シリ
コン膜及びマスクパターンとは異なる材料からなる島形
状部に、シリコン窒化膜からなる側壁を形成した後に、
島形状部を除去すれば、リソグラフィ以下の寸法も可能
なマスクパターンが形成される。
配線又はマスクパターンを形成すること。 【構成】 シリコン窒化膜４からなる島形状部４ａに、
多結晶シリコン膜６からなる側壁７を形成した後に、島
形状部４ａを除去すれば、側壁７だけが残り、これを配
線として使用できる。配線の線幅は側壁の幅、即ち、配
線層の厚みによって決定されるので、リソグラフィ以下
の寸法も可能となる。同様に、ドープされた多結晶シリ
コン膜及びマスクパターンとは異なる材料からなる島形
状部に、シリコン窒化膜からなる側壁を形成した後に、
島形状部を除去すれば、リソグラフィ以下の寸法も可能
なマスクパターンが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置において、
微細幅の配線やマスクパターンを形成する技術に関す
る。
微細幅の配線やマスクパターンを形成する技術に関す
る。
【０００２】
【従来の技術】従来より、半導体装置において配線の形
成には光リソグラフィ技術が用いられている。例えば、
半導体基板上に化学増感型の電離放射線レジストを形成
した後、所定のパタ−ンの露光を行い、露光後のベ−ク
の際にレジスト表面を強制的にベ−クし、その後現像す
るようにして高精度のパタ−ンを得ることが特開平３−
１０１２１８号公報（Ｈ０１Ｌ２１／０２７）に示され
ている。
成には光リソグラフィ技術が用いられている。例えば、
半導体基板上に化学増感型の電離放射線レジストを形成
した後、所定のパタ−ンの露光を行い、露光後のベ−ク
の際にレジスト表面を強制的にベ−クし、その後現像す
るようにして高精度のパタ−ンを得ることが特開平３−
１０１２１８号公報（Ｈ０１Ｌ２１／０２７）に示され
ている。
【０００３】
【発明が解決しようとする課題】従来例のような光リソ
グラフィ技術にあっては、近年、要求される素子の最小
線幅が、転写に用いられている光の波長と同等になって
きたために、その寸法に限界が生じてきた。例えば、現
在開発が進められている６４ＭＤＲＡＭでは、ｉ線（波
長：０．３６５μｍ）が光源として用いられる可能性が
高いが、このｉ線を用いた場合、最小線幅は０．３５μ
ｍ〜０．４μｍが限度である。
グラフィ技術にあっては、近年、要求される素子の最小
線幅が、転写に用いられている光の波長と同等になって
きたために、その寸法に限界が生じてきた。例えば、現
在開発が進められている６４ＭＤＲＡＭでは、ｉ線（波
長：０．３６５μｍ）が光源として用いられる可能性が
高いが、このｉ線を用いた場合、最小線幅は０．３５μ
ｍ〜０．４μｍが限度である。
【０００４】本発明は半導体装置の製造方法に関し、リ
ソグラフィの限界を越えた配線又はマスクパターンを形
成することを目的とする。
ソグラフィの限界を越えた配線又はマスクパターンを形
成することを目的とする。
【０００５】
【課題を解決するための手段】第１の本発明における半
導体装置の製造方法は、半導体基板上に配線を形成する
ものであって、半導体基板上に前記配線とは異なる材料
からなる層を形成し、パタ−ニングを行う工程と、この
パタ−ン上に前記配線となる層を形成する工程と、この
配線となる層をエッチバック処理して前記パタ−ンのラ
イン部に側壁を形成する工程と、前記異なる材料を除去
する工程とを行うものである。
導体装置の製造方法は、半導体基板上に配線を形成する
ものであって、半導体基板上に前記配線とは異なる材料
からなる層を形成し、パタ−ニングを行う工程と、この
パタ−ン上に前記配線となる層を形成する工程と、この
配線となる層をエッチバック処理して前記パタ−ンのラ
イン部に側壁を形成する工程と、前記異なる材料を除去
する工程とを行うものである。
【０００６】また、第２の本発明における半導体装置の
製造方法は、半導体基板上にマスクパターンを形成する
ものであって、半導体基板上の被エッチング領域上に、
この被エッチング領域及び前記マスクパターンとは異な
る材料からなる層を形成し、パタ−ニングを行って所定
の島形状に加工する工程と、この島形状部の上に前記マ
スクパターンとなる層を形成する工程と、このマスクパ
ターンとなる層をエッチバック処理して前記島形状部に
側壁を形成する工程と、前記島形状部を除去する工程と
を行うものである。
製造方法は、半導体基板上にマスクパターンを形成する
ものであって、半導体基板上の被エッチング領域上に、
この被エッチング領域及び前記マスクパターンとは異な
る材料からなる層を形成し、パタ−ニングを行って所定
の島形状に加工する工程と、この島形状部の上に前記マ
スクパターンとなる層を形成する工程と、このマスクパ
ターンとなる層をエッチバック処理して前記島形状部に
側壁を形成する工程と、前記島形状部を除去する工程と
を行うものである。
【０００７】また、第３の本発明における半導体装置の
製造方法は、前記被エッチング領域を配線材料で構成
し、前記側壁として残ったマスクパターンをマスクとし
てエッチングを行い、前記被エッチング領域を配線とし
て加工するものである。配線材料としては、それ自体導
電性を有する物質又は不純物をドーピングすることによ
り導電性を有する物質のいずれでもよく、例えば、ＬＳ
Ｉ技術で用いられるものとしては、多結晶シリコン、単
結晶シリコン、アルミニウム、タングステン、チタン、
クロム、ニッケル、鉄、銅、金、銀、白金、これらの合
金、又はこれらとシリコンとの化合物等の導電性材料が
用いられる。
製造方法は、前記被エッチング領域を配線材料で構成
し、前記側壁として残ったマスクパターンをマスクとし
てエッチングを行い、前記被エッチング領域を配線とし
て加工するものである。配線材料としては、それ自体導
電性を有する物質又は不純物をドーピングすることによ
り導電性を有する物質のいずれでもよく、例えば、ＬＳ
Ｉ技術で用いられるものとしては、多結晶シリコン、単
結晶シリコン、アルミニウム、タングステン、チタン、
クロム、ニッケル、鉄、銅、金、銀、白金、これらの合
金、又はこれらとシリコンとの化合物等の導電性材料が
用いられる。
【０００８】配線材料と異なる材料としては、シリコン
酸化物、シリコン窒化物、多結晶シリコン、アルミニウ
ム合金等、絶縁物でも導電物でもどちらでもよい。マス
クパターンの材料としては、被エッチング領域の材料と
異なっていれば、導電性、絶縁性等については問わな
い。
酸化物、シリコン窒化物、多結晶シリコン、アルミニウ
ム合金等、絶縁物でも導電物でもどちらでもよい。マス
クパターンの材料としては、被エッチング領域の材料と
異なっていれば、導電性、絶縁性等については問わな
い。
【０００９】
【作用】即ち、配線材料と異なる材料からなる島形状部
に、配線材料からなる側壁を形成した後に、島形状部を
除去すれば、側壁だけが残り、これを配線として使用で
きる。配線の線幅は側壁の幅、即ち、配線層の厚みによ
って決定されるので、リソグラフィ以下の寸法も可能と
なる。
に、配線材料からなる側壁を形成した後に、島形状部を
除去すれば、側壁だけが残り、これを配線として使用で
きる。配線の線幅は側壁の幅、即ち、配線層の厚みによ
って決定されるので、リソグラフィ以下の寸法も可能と
なる。
【００１０】同様に、被エッチング領域及びマスクパタ
ーンとは異なる材料からなる島形状部に、マスクパター
ン材料からなる側壁を形成した後に、島形状部を除去す
れば、リソグラフィ以下の寸法も可能なマスクパターン
が形成される。更に、被エッチング領域を、配線材料に
より形成すれば、マスクパターンをマスクとしてエッチ
ングすることにより、リソグラフィ以下の幅の配線を得
ることができる。
ーンとは異なる材料からなる島形状部に、マスクパター
ン材料からなる側壁を形成した後に、島形状部を除去す
れば、リソグラフィ以下の寸法も可能なマスクパターン
が形成される。更に、被エッチング領域を、配線材料に
より形成すれば、マスクパターンをマスクとしてエッチ
ングすることにより、リソグラフィ以下の幅の配線を得
ることができる。
【００１１】
【実施例】本発明の第１の実施例を図１に基づいて説明
する。図１は本発明による半導体装置の製造プロセスを
順次示した断面図である。 工程１：半導体基板１上に、熱酸化法やＣＶＤ法等によ
りシリコン酸化膜２を形成すると共に、局所酸化法（Ｌ
ＯＣＯＳ）によりフィールド酸化膜３を形成する（図１
Ａ）。
する。図１は本発明による半導体装置の製造プロセスを
順次示した断面図である。 工程１：半導体基板１上に、熱酸化法やＣＶＤ法等によ
りシリコン酸化膜２を形成すると共に、局所酸化法（Ｌ
ＯＣＯＳ）によりフィールド酸化膜３を形成する（図１
Ａ）。
【００１２】工程２：シリコン酸化膜３に対しエッチン
グ選択比の高いシリコン窒化膜４をＣＶＤ法により０．
２μｍ堆積させ、リソグラフィ技術、マスク露光、現像
等の作業を経て、レジスト５のパターニングを施す。こ
の時、前記パターンのライン部を前記フィールド酸化膜
３の上部に位置させ且つその幅を酸化膜３よりも大きく
設定しておく（即ち、パターンのライン部が酸化膜３を
跨ぐように形成する、但し、所望のライン部のみでよ
い）（図１Ｂ）。
グ選択比の高いシリコン窒化膜４をＣＶＤ法により０．
２μｍ堆積させ、リソグラフィ技術、マスク露光、現像
等の作業を経て、レジスト５のパターニングを施す。こ
の時、前記パターンのライン部を前記フィールド酸化膜
３の上部に位置させ且つその幅を酸化膜３よりも大きく
設定しておく（即ち、パターンのライン部が酸化膜３を
跨ぐように形成する、但し、所望のライン部のみでよ
い）（図１Ｂ）。
【００１３】工程３：レジスト５をマスクとして、ＲＩ
Ｅ法により前記シリコン窒化膜４をエッチングした後、
酸素プラズマアッシングや熱硫酸を用いたウェット処理
等によりレジストを除去し、前記シリコン窒化膜４を島
形状に加工する（以下、島形状部４ａという）。この島
形状部４ａは当然前記レジスト５のライン部と同じ幅を
有する（図１Ｃ）。
Ｅ法により前記シリコン窒化膜４をエッチングした後、
酸素プラズマアッシングや熱硫酸を用いたウェット処理
等によりレジストを除去し、前記シリコン窒化膜４を島
形状に加工する（以下、島形状部４ａという）。この島
形状部４ａは当然前記レジスト５のライン部と同じ幅を
有する（図１Ｃ）。
【００１４】工程４：シリコン酸化膜２及び島形状部４
ａの上に、減圧ＣＶＤ法により多結晶シリコン膜６を
０．１μｍ堆積させる。（図１Ｄ） 工程５：ＲＩＥ法によりこの多結晶シリコン膜６をエッ
チバック処理し、前記島形状部４ａに、多結晶シリコン
材からなる幅０．１μｍの側壁７を形成する（図１
Ｅ）。
ａの上に、減圧ＣＶＤ法により多結晶シリコン膜６を
０．１μｍ堆積させる。（図１Ｄ） 工程５：ＲＩＥ法によりこの多結晶シリコン膜６をエッ
チバック処理し、前記島形状部４ａに、多結晶シリコン
材からなる幅０．１μｍの側壁７を形成する（図１
Ｅ）。
【００１５】工程６：ケミカルドライエッチング（ＣＤ
Ｅ）や熱燐酸を用いたウェト処理等により前記島形状部
４ａ（シリコン窒化膜４）を除去すると、前記シリコン
酸化膜２上に多結晶シリコン材からなる幅０．１μｍの
ゲート電極パターン８が形成される（図１Ｆ）。 尚、前記多結晶シリコン６（７、８）に導電性を与える
には、よく知られている通り、ＰやＡｓ、Ｂ等をドーピ
ングすればよい。具体的には、前記工程４においてＣＶ
Ｄ中にＰＨ3 を加えたり、前記工程４〜工程６のいずれ
かの工程においてイオン注入を行ったり、前記工程４に
おいてＰＯＣｌ3 により熱拡散させる。
Ｅ）や熱燐酸を用いたウェト処理等により前記島形状部
４ａ（シリコン窒化膜４）を除去すると、前記シリコン
酸化膜２上に多結晶シリコン材からなる幅０．１μｍの
ゲート電極パターン８が形成される（図１Ｆ）。 尚、前記多結晶シリコン６（７、８）に導電性を与える
には、よく知られている通り、ＰやＡｓ、Ｂ等をドーピ
ングすればよい。具体的には、前記工程４においてＣＶ
Ｄ中にＰＨ3 を加えたり、前記工程４〜工程６のいずれ
かの工程においてイオン注入を行ったり、前記工程４に
おいてＰＯＣｌ3 により熱拡散させる。
【００１６】以上のように、本発明にあっては、前記工
程４において多結晶シリコンの膜厚を変化させるだけ
で、０．５μｍ以下であっても所望の線幅を得ることが
できる。実施例では、配線としてゲート電極パターンの
形成を例としたが、ビットラインや信号線等のラインパ
ターン等全てのパターン形成に適用できる。
程４において多結晶シリコンの膜厚を変化させるだけ
で、０．５μｍ以下であっても所望の線幅を得ることが
できる。実施例では、配線としてゲート電極パターンの
形成を例としたが、ビットラインや信号線等のラインパ
ターン等全てのパターン形成に適用できる。
【００１７】次に、この実施例の技術を、マスクパター
ン形成のために応用した第２の実施例を図２乃至図４に
基づいて説明する。図２乃至図４は本実施例における半
導体装置の製造プロセスを順次示した断面図である。 工程：半導体基板９上に、熱酸化法やＣＶＤ法等によ
りシリコン酸化膜１０を形成すると共に、局所酸化法
（ＬＯＣＯＳ）によりフィールド酸化膜１１を形成する
（図２Ａ）。
ン形成のために応用した第２の実施例を図２乃至図４に
基づいて説明する。図２乃至図４は本実施例における半
導体装置の製造プロセスを順次示した断面図である。 工程：半導体基板９上に、熱酸化法やＣＶＤ法等によ
りシリコン酸化膜１０を形成すると共に、局所酸化法
（ＬＯＣＯＳ）によりフィールド酸化膜１１を形成する
（図２Ａ）。
【００１８】工程：工程で作成した基板の表面全体
に減圧ＣＶＤ法により、膜厚０．３μｍ程度の多結晶シ
リコン膜１２を堆積させ、リン（Ｐ）をドープして導電
性を与える（図２Ｂ）。 工程：前記多結晶シリコン膜１２に対し、エッチング
選択比の高いシリコン酸化膜１３をＣＶＤ法により０．
５μｍ堆積させる（図２Ｃ）。
に減圧ＣＶＤ法により、膜厚０．３μｍ程度の多結晶シ
リコン膜１２を堆積させ、リン（Ｐ）をドープして導電
性を与える（図２Ｂ）。 工程：前記多結晶シリコン膜１２に対し、エッチング
選択比の高いシリコン酸化膜１３をＣＶＤ法により０．
５μｍ堆積させる（図２Ｃ）。
【００１９】工程：リソグラフィ技術、露光、現像等
の作業を経て前記シリコン酸化膜１３の上に、レジスト
１４のパターニングを形成する。この時、前記レジスト
１４のライン部を前記フィールド酸化膜１１の上部に位
置させ且つその幅を酸化膜１１よりも大きく設定してお
く（即ち、ライン部が酸化膜１１を跨ぐように形成す
る、但し、所望のライン部のみでよい）（図２Ｄ）。
の作業を経て前記シリコン酸化膜１３の上に、レジスト
１４のパターニングを形成する。この時、前記レジスト
１４のライン部を前記フィールド酸化膜１１の上部に位
置させ且つその幅を酸化膜１１よりも大きく設定してお
く（即ち、ライン部が酸化膜１１を跨ぐように形成す
る、但し、所望のライン部のみでよい）（図２Ｄ）。
【００２０】工程：レジスト１４をマスクとして、Ｒ
ＩＥ法により前記シリコン酸化膜１３を異方性エッチン
グした後、酸素プラズマアッシングや熱硫酸を用いたウ
ェト処理等によりレジストを除去し、前記シリコン酸化
膜１３を島形状に加工する（以下、島形状部１３ａとい
う）。この島形状部１３ａは当然前記レジスト１４のラ
イン部と同じ幅を有する（図３Ｅ）。
ＩＥ法により前記シリコン酸化膜１３を異方性エッチン
グした後、酸素プラズマアッシングや熱硫酸を用いたウ
ェト処理等によりレジストを除去し、前記シリコン酸化
膜１３を島形状に加工する（以下、島形状部１３ａとい
う）。この島形状部１３ａは当然前記レジスト１４のラ
イン部と同じ幅を有する（図３Ｅ）。
【００２１】工程：前記多結晶シリコン膜１２及び島
形状部１３ａの上に、減圧ＣＶＤ法によりシリコン窒化
膜１５を０．１μｍ堆積させる。（図３Ｆ） 工程：ＲＩＥ法によりこのシリコン窒化膜１５をエッ
チバック処理し、前記島形状部１３ａの側面のみに、シ
リコン窒化膜材からなる幅０．１μｍの側壁１６を形成
する（図３Ｇ）。
形状部１３ａの上に、減圧ＣＶＤ法によりシリコン窒化
膜１５を０．１μｍ堆積させる。（図３Ｆ） 工程：ＲＩＥ法によりこのシリコン窒化膜１５をエッ
チバック処理し、前記島形状部１３ａの側面のみに、シ
リコン窒化膜材からなる幅０．１μｍの側壁１６を形成
する（図３Ｇ）。
【００２２】工程：希釈フッ酸等を用いたウェット処
理等により前記島形状部１３ａ（シリコン酸化膜１３）
を除去すると、前記多結晶シリコン膜１２上にシリコン
窒化膜材からなる幅０．１μｍのマスクパターン１７
（側壁１６）が形成される（図３Ｈ）。 工程：このマスクパターン１７をマスクとして、ＲＩ
Ｅ法により前記多結晶シリコン膜１２を異方性エッチン
グした（図４Ｉ）後、マスクパターン１７を熱燐酸等を
用いて除去すると、前記ゲート酸化膜としてのシリコン
酸化膜１０上に、幅０．１μｍの多結晶シリコン材から
なるゲート電極１８が形成される（図４Ｊ）。
理等により前記島形状部１３ａ（シリコン酸化膜１３）
を除去すると、前記多結晶シリコン膜１２上にシリコン
窒化膜材からなる幅０．１μｍのマスクパターン１７
（側壁１６）が形成される（図３Ｈ）。 工程：このマスクパターン１７をマスクとして、ＲＩ
Ｅ法により前記多結晶シリコン膜１２を異方性エッチン
グした（図４Ｉ）後、マスクパターン１７を熱燐酸等を
用いて除去すると、前記ゲート酸化膜としてのシリコン
酸化膜１０上に、幅０．１μｍの多結晶シリコン材から
なるゲート電極１８が形成される（図４Ｊ）。
【００２３】以上のように、本発明にあっては、工程
においてシリコン窒化膜の膜厚を変化させるだけで、
０．５μｍ以下であっても所望のマスクパターンを得る
ことができる。尚、この第２実施例では、多結晶シリコ
ン上にを微細マスクパターンを形成し、微細幅のゲート
電極を加工する例を示したが、例えば、スタック型キャ
パシタの下部電極上に形成して、下部電極をエッチング
し、その表面積を拡大させる等、応用方法は様々であ
る。
においてシリコン窒化膜の膜厚を変化させるだけで、
０．５μｍ以下であっても所望のマスクパターンを得る
ことができる。尚、この第２実施例では、多結晶シリコ
ン上にを微細マスクパターンを形成し、微細幅のゲート
電極を加工する例を示したが、例えば、スタック型キャ
パシタの下部電極上に形成して、下部電極をエッチング
し、その表面積を拡大させる等、応用方法は様々であ
る。
【００２４】
【発明の効果】本発明の半導体装置の製造方法にあって
は、従来の光リソグラフィ技術でもって、その限界を越
えた微細幅の配線パターン又はマスクパターンを形成す
ることができる。
は、従来の光リソグラフィ技術でもって、その限界を越
えた微細幅の配線パターン又はマスクパターンを形成す
ることができる。
【図１】本発明の第１の実施例における半導体装置の製
造プロセスを順次示した断面図である。
造プロセスを順次示した断面図である。
【図２】本発明の第２の実施例における半導体装置の製
造プロセスを順次示した断面図である。
造プロセスを順次示した断面図である。
【図３】本発明の第２の実施例における半導体装置の製
造プロセスを順次示した断面図である。
造プロセスを順次示した断面図である。
【図４】本発明の第２の実施例における半導体装置の製
造プロセスを順次示した断面図である。
造プロセスを順次示した断面図である。
１、９ 半導体基板 ４ シリコン窒化膜（異なる材料からなる層） ４ａ 島形状部 ６ 多結晶シリコン膜（配線となる層） ７、１６ 側壁 ８ ゲート電極パターン（配線） １２ 多結晶シリコン膜（被エッチング領域） １３ シリコン酸化膜（異なる材料からなる層） １３ａ 島形状部 １５ シリコン窒化膜（マスクパターンとなる層） １７ マスクパターン
Claims (3)
- 【請求項１】 半導体基板上に配線を形成するものであ
って、半導体基板上に前記配線とは異なる材料からなる
層を形成し、パタ−ニングを行って、所定の島形状に加
工する工程と、この島形状部の上に前記配線となる層を
形成する工程と、この配線となる層をエッチバック処理
して前記島形状部に側壁を形成する工程と、前記島形状
部を除去する工程とを行うことを特徴とした半導体装置
の製造方法。 - 【請求項２】 半導体基板上にマスクパターンを形成す
るものであって、半導体基板上の被エッチング領域上
に、この被エッチング領域及び前記マスクパターンとは
異なる材料からなる層を形成し、パタ−ニングを行って
所定の島形状に加工する工程と、この島形状部の上に前
記マスクパターンとなる層を形成する工程と、このマス
クパターンとなる層をエッチバック処理して前記島形状
部に側壁を形成する工程と、前記島形状部を除去する工
程とを行うことを特徴とした半導体装置の製造方法。 - 【請求項３】 前記被エッチング領域を配線材料で構成
し、前記側壁として残ったマスクパターンをマスクとし
てエッチングを行い、前記被エッチング領域を配線とし
て加工することを特徴とした請求項２に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26255193A JPH06224161A (ja) | 1992-11-04 | 1993-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-295101 | 1992-11-04 | ||
| JP29510192 | 1992-11-04 | ||
| JP26255193A JPH06224161A (ja) | 1992-11-04 | 1993-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224161A true JPH06224161A (ja) | 1994-08-12 |
Family
ID=26545597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26255193A Pending JPH06224161A (ja) | 1992-11-04 | 1993-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224161A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012622A (ja) * | 1996-06-26 | 1998-01-16 | Nec Corp | 半導体装置の製造方法 |
| US6828634B2 (en) | 2001-01-29 | 2004-12-07 | Fujitsu Limited | Semiconductor device with two types of FET's having different gate lengths and its manufacture method |
| WO2005121019A1 (ja) * | 2004-06-08 | 2005-12-22 | Riken | ナノ構造体の製造方法およびナノ構造体 |
| WO2009122764A1 (ja) * | 2008-03-31 | 2009-10-08 | 東京エレクトロン株式会社 | ホール形成方法、ホール形成装置及びプログラム |
-
1993
- 1993-10-20 JP JP26255193A patent/JPH06224161A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012622A (ja) * | 1996-06-26 | 1998-01-16 | Nec Corp | 半導体装置の製造方法 |
| US6828634B2 (en) | 2001-01-29 | 2004-12-07 | Fujitsu Limited | Semiconductor device with two types of FET's having different gate lengths and its manufacture method |
| WO2005121019A1 (ja) * | 2004-06-08 | 2005-12-22 | Riken | ナノ構造体の製造方法およびナノ構造体 |
| US7993706B2 (en) | 2004-06-08 | 2011-08-09 | Riken | Method of forming a nano-structure and the nano-structure |
| WO2009122764A1 (ja) * | 2008-03-31 | 2009-10-08 | 東京エレクトロン株式会社 | ホール形成方法、ホール形成装置及びプログラム |
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