JPH0520176A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0520176A JPH0520176A JP16988291A JP16988291A JPH0520176A JP H0520176 A JPH0520176 A JP H0520176A JP 16988291 A JP16988291 A JP 16988291A JP 16988291 A JP16988291 A JP 16988291A JP H0520176 A JPH0520176 A JP H0520176A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置において、８ビットアクセス
と、１６ビットアクセスの両方を可能とする。 【構成】 ２つの８ビットデータバス１２，１３を有
し、アドレスバス１１とデコーダ５との間には一加算器
６が設けられている。一加算器６のイネーブル信号は、
切換え信号１０とアドレス最下位ビットとの論理積であ
る。
と、１６ビットアクセスの両方を可能とする。 【構成】 ２つの８ビットデータバス１２，１３を有
し、アドレスバス１１とデコーダ５との間には一加算器
６が設けられている。一加算器６のイネーブル信号は、
切換え信号１０とアドレス最下位ビットとの論理積であ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものである。
ものである。
【０００２】
【従来の技術】マイクロコンピュータを用いてシステム
を構成する上で半導体記憶装置は必要不可欠であり、シ
ステムの大規模化に伴い、半導体記憶装置を介した信号
の伝送は高速度化，大容量化が求められている。
を構成する上で半導体記憶装置は必要不可欠であり、シ
ステムの大規模化に伴い、半導体記憶装置を介した信号
の伝送は高速度化，大容量化が求められている。
【０００３】従来の半導体記憶装置の一例について図２
を用いて説明する。図２において、２１の８ビット記憶
素子群（以下メモリセルと記す）は、２９のアドレスバ
スの下位２ビット目以降のアドレス信号を２２のデコー
ダでデコードした信号を入力としており、下位２ビット
目以降のアドレス信号で示されるアドレスのメモリセル
がアクセス可能となる。２３のセレクタは２９のアドレ
スバスの下位２ビットのアドレス信号と、２７の読出し
信号と２８の書込み信号を入力とし、２２のデコーダの
出力により選択されたメモリセルの中から、アドレスバ
スの下位２ビットで示されるアドレスが奇数アドレスで
あればそれに相当するメモリセルを選択し、２７の読出
し信号が読出し許可状態であれば選択されたメモリセル
からデータを読出し３０のデータバスへ送り出す。また
２８の書込み信号が書込み許可の状態であれば３０のデ
ータバス上のデータを選択されたメモリセルへ書込みを
行う。
を用いて説明する。図２において、２１の８ビット記憶
素子群（以下メモリセルと記す）は、２９のアドレスバ
スの下位２ビット目以降のアドレス信号を２２のデコー
ダでデコードした信号を入力としており、下位２ビット
目以降のアドレス信号で示されるアドレスのメモリセル
がアクセス可能となる。２３のセレクタは２９のアドレ
スバスの下位２ビットのアドレス信号と、２７の読出し
信号と２８の書込み信号を入力とし、２２のデコーダの
出力により選択されたメモリセルの中から、アドレスバ
スの下位２ビットで示されるアドレスが奇数アドレスで
あればそれに相当するメモリセルを選択し、２７の読出
し信号が読出し許可状態であれば選択されたメモリセル
からデータを読出し３０のデータバスへ送り出す。また
２８の書込み信号が書込み許可の状態であれば３０のデ
ータバス上のデータを選択されたメモリセルへ書込みを
行う。
【０００４】２４の８ビット記憶素子群（以下メモリセ
ルと記す）は、２９のアドレスバスの下位２ビット目以
降のアドレス信号を２５のデコーダでデコードした信号
を入力としており、下位２ビット目以降のアドレス信号
で示されるアドレスのメモリセルがアクセス可能とな
る。２６のセレクタは２９のアドレスバスの下位２ビッ
トのアドレス信号と２７の読出し信号と２８の書込み信
号を入力とし、２５のデコーダの出力により選択された
メモリセルの中から、アドレスバスの下位２ビットで示
されるアドレスが偶数アドレスであればそれに相当する
メモリセルを選択し、２７の読出し信号が読出し許可状
態であれば、選択されたメモリセルからデータを読出し
３０のデータバスへ送り出す。また２８の書込み信号が
書込み許可の状態であれば、３０のデータバス上のデー
タを選択されたメモリセルへ書込む。
ルと記す）は、２９のアドレスバスの下位２ビット目以
降のアドレス信号を２５のデコーダでデコードした信号
を入力としており、下位２ビット目以降のアドレス信号
で示されるアドレスのメモリセルがアクセス可能とな
る。２６のセレクタは２９のアドレスバスの下位２ビッ
トのアドレス信号と２７の読出し信号と２８の書込み信
号を入力とし、２５のデコーダの出力により選択された
メモリセルの中から、アドレスバスの下位２ビットで示
されるアドレスが偶数アドレスであればそれに相当する
メモリセルを選択し、２７の読出し信号が読出し許可状
態であれば、選択されたメモリセルからデータを読出し
３０のデータバスへ送り出す。また２８の書込み信号が
書込み許可の状態であれば、３０のデータバス上のデー
タを選択されたメモリセルへ書込む。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では一度に１つのアドレスのメモリセルしかアク
セスできないため８ビットのデータしか読出し，書込み
ができなかった。
の構成では一度に１つのアドレスのメモリセルしかアク
セスできないため８ビットのデータしか読出し，書込み
ができなかった。
【０００６】本発明は上記従来の問題点を解決するもの
で、８ビットのデータの読出し，書込みと１６ビットの
データの読出し，書込みの、２通りの読出し書込みの動
作のできる半導体記憶装置を提供することを目的とす
る。
で、８ビットのデータの読出し，書込みと１６ビットの
データの読出し，書込みの、２通りの読出し書込みの動
作のできる半導体記憶装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置はアドレスバスの下位２ビッ
ト目以降のアドレス信号入力端子を備えた第１のデコー
ダと前記第１のデコーダの出力を入力とする８ビット記
憶素子群を備え、上位８ビットデータバスと下位８ビッ
トデータバスとの入出力端子を備え、アドレスバスの下
位２ビットのアドレス信号入力端子と、８ビットアクセ
ス／１６ビットアクセス切換え信号入力端子と、読出し
信号と書込み信号の入力端子を備えた奇数アドレスセレ
クタを備え、アドレスバスの下位２ビット目以降のアド
レス信号入力端子を備え、８ビットアクセス／１６ビッ
トアクセス切換え信号と、アドレスバス最下位ビットの
論理積をイネーブル信号とする一加算器と、一加算器の
出力を入力とする第２のデコーダと前記第２のデコーダ
の出力を入力とする８ビット記憶素子群を備え、上位８
ビットデータバスと下位８ビットデータバスとの入出力
端子を備え、アドレスバスの下位２ビットのアドレス信
号入力端子と、８ビットアクセス／１６ビットアクセス
切換え信号とアドレスバスの最下位ビットの論理積を入
力とし、読出し信号と書込み信号の入力端子を備えた偶
数アドレスセレクタから構成されている。
に本発明の半導体記憶装置はアドレスバスの下位２ビッ
ト目以降のアドレス信号入力端子を備えた第１のデコー
ダと前記第１のデコーダの出力を入力とする８ビット記
憶素子群を備え、上位８ビットデータバスと下位８ビッ
トデータバスとの入出力端子を備え、アドレスバスの下
位２ビットのアドレス信号入力端子と、８ビットアクセ
ス／１６ビットアクセス切換え信号入力端子と、読出し
信号と書込み信号の入力端子を備えた奇数アドレスセレ
クタを備え、アドレスバスの下位２ビット目以降のアド
レス信号入力端子を備え、８ビットアクセス／１６ビッ
トアクセス切換え信号と、アドレスバス最下位ビットの
論理積をイネーブル信号とする一加算器と、一加算器の
出力を入力とする第２のデコーダと前記第２のデコーダ
の出力を入力とする８ビット記憶素子群を備え、上位８
ビットデータバスと下位８ビットデータバスとの入出力
端子を備え、アドレスバスの下位２ビットのアドレス信
号入力端子と、８ビットアクセス／１６ビットアクセス
切換え信号とアドレスバスの最下位ビットの論理積を入
力とし、読出し信号と書込み信号の入力端子を備えた偶
数アドレスセレクタから構成されている。
【０００８】
【作用】本発明の半導体記憶装置では、８ビット記憶素
子群とデータバスの間に設けた奇数アドレスセレクタと
偶数アドレスセレクタを８ビットアクセス／１６ビット
アクセス切換え信号で制御し、アドレス信号を８ビット
アクセス／１６ビットアクセス切換え信号とアドレスバ
ス最下位ビットの論理和で制御される一加算器に通し、
その出力をデコーダと偶数アドレスセレクタに与えると
いう構成により、８ビットアクセス／１６ビットアクセ
ス切換え信号が１６ビットアクセス指定状態で、アドレ
スバス最下位ビットが“１”の場合、一加算器よりアド
レスバスのデータに一加えたデータが出力され偶数アド
レスセレクタより該当する８ビット記憶素子と上位８ビ
ットデータバスとの間でデータの伝送が可能となる。そ
してアドレスバスのアドレスに該当する８ビット記憶素
子と下位８ビットデータバスが奇数アドレスセレクタを
介してデータ伝送が可能となり１６ビットのデータアク
セスが可能となる。
子群とデータバスの間に設けた奇数アドレスセレクタと
偶数アドレスセレクタを８ビットアクセス／１６ビット
アクセス切換え信号で制御し、アドレス信号を８ビット
アクセス／１６ビットアクセス切換え信号とアドレスバ
ス最下位ビットの論理和で制御される一加算器に通し、
その出力をデコーダと偶数アドレスセレクタに与えると
いう構成により、８ビットアクセス／１６ビットアクセ
ス切換え信号が１６ビットアクセス指定状態で、アドレ
スバス最下位ビットが“１”の場合、一加算器よりアド
レスバスのデータに一加えたデータが出力され偶数アド
レスセレクタより該当する８ビット記憶素子と上位８ビ
ットデータバスとの間でデータの伝送が可能となる。そ
してアドレスバスのアドレスに該当する８ビット記憶素
子と下位８ビットデータバスが奇数アドレスセレクタを
介してデータ伝送が可能となり１６ビットのデータアク
セスが可能となる。
【０００９】また８ビットアクセス／１６ビット切換え
信号が１６ビットアクセス指定状態で、アドレスバスの
最下位ビットが“０”の場合は、アドレスバスのアドレ
スに該当する８ビット記憶素子と下位８ビットデータバ
スの間が偶数アドレスセレクタを介してデータの伝送が
可能となり、アドレスバスの最下位ビットを“１”に置
き換えたアドレスに該当する８ビット記憶素子と上位８
ビットデータバスの間が奇数アドレスセレクタを介して
データの伝送が可能となり、１６ビットのデータアクセ
スをすることができる。
信号が１６ビットアクセス指定状態で、アドレスバスの
最下位ビットが“０”の場合は、アドレスバスのアドレ
スに該当する８ビット記憶素子と下位８ビットデータバ
スの間が偶数アドレスセレクタを介してデータの伝送が
可能となり、アドレスバスの最下位ビットを“１”に置
き換えたアドレスに該当する８ビット記憶素子と上位８
ビットデータバスの間が奇数アドレスセレクタを介して
データの伝送が可能となり、１６ビットのデータアクセ
スをすることができる。
【００１０】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１１】図１は本発明の一実施例における半導体記
憶装置を示すものである。図１において１は８ビット記
憶素子群、２はデコーダ、３は奇数アドレスセレクタ、
４は８ビット記憶素子群、５はデコーダ、６は一加算
器、７は偶数アドレスセレクタ、８は読出し信号入力端
子、９は書込み信号入力端子、１０は“０”で８ビット
アクセス状態、“１”で１６ビットアクセス状態を示す
８ビットアクセス／１６ビットアクセス切換え信号入力
端子、１１はｎビットアドレスバス、１２は下位８ビッ
トデータバス、１３は上位８ビットデータバス、１４は
論理積回路である。
憶装置を示すものである。図１において１は８ビット記
憶素子群、２はデコーダ、３は奇数アドレスセレクタ、
４は８ビット記憶素子群、５はデコーダ、６は一加算
器、７は偶数アドレスセレクタ、８は読出し信号入力端
子、９は書込み信号入力端子、１０は“０”で８ビット
アクセス状態、“１”で１６ビットアクセス状態を示す
８ビットアクセス／１６ビットアクセス切換え信号入力
端子、１１はｎビットアドレスバス、１２は下位８ビッ
トデータバス、１３は上位８ビットデータバス、１４は
論理積回路である。
【００１２】以上のように構成された本実施例の半導体
記憶装置について以下その動作を説明する。
記憶装置について以下その動作を説明する。
【００１３】図１、１０の８ビットアクセス／１６ビッ
トアクセス切換え信号（以下８／１６切換え信号と記
す）が８ビットアクセス指定の状態の場合で、１１のア
ドレスバスが偶数アドレスの場合は、２のデコーダを介
してアドレスバスの下位２ビット目以降のアドレス信号
で示される１の８ビット記憶素子群（以下メモリセルと
記す）がアクセス可能状態となるが３の奇数アドレスセ
レクタへ入力されるアドレスバスの下位２ビットのアド
レス信号が偶数のため、奇数アドレスセレクタはどれも
選択されず、１のメモリセルは１２の下位８ビットデー
タバス、１３の上位８ビットデータバスのどちらともデ
ータ伝送は行えない。そして１４の論理積回路の出力
は、８／１６切換え信号が“０”であるので“０”とな
り、６の一加算器は一可算動作を行わず、１１のアドレ
スバスのアドレスをそのまま５のデコーダと７の偶数ア
ドレスセレクタへ与える。そしてアドレスバスの下位２
ビット目以降のアドレスで示される４のメモリセルがア
クセス可能状態となる。そして７の偶数アドレスセレク
タに入力されるアドレスバスの下位２ビットで示される
メモリセルが選択され、データバスとのデータの伝送が
可能となるが、その時対象となるデータバスは７の偶数
アドレスセレクタに入力される８／１６切換え信号が
“０”で８ビットアクセス状態であるから下位８ビット
データバスとなる。
トアクセス切換え信号（以下８／１６切換え信号と記
す）が８ビットアクセス指定の状態の場合で、１１のア
ドレスバスが偶数アドレスの場合は、２のデコーダを介
してアドレスバスの下位２ビット目以降のアドレス信号
で示される１の８ビット記憶素子群（以下メモリセルと
記す）がアクセス可能状態となるが３の奇数アドレスセ
レクタへ入力されるアドレスバスの下位２ビットのアド
レス信号が偶数のため、奇数アドレスセレクタはどれも
選択されず、１のメモリセルは１２の下位８ビットデー
タバス、１３の上位８ビットデータバスのどちらともデ
ータ伝送は行えない。そして１４の論理積回路の出力
は、８／１６切換え信号が“０”であるので“０”とな
り、６の一加算器は一可算動作を行わず、１１のアドレ
スバスのアドレスをそのまま５のデコーダと７の偶数ア
ドレスセレクタへ与える。そしてアドレスバスの下位２
ビット目以降のアドレスで示される４のメモリセルがア
クセス可能状態となる。そして７の偶数アドレスセレク
タに入力されるアドレスバスの下位２ビットで示される
メモリセルが選択され、データバスとのデータの伝送が
可能となるが、その時対象となるデータバスは７の偶数
アドレスセレクタに入力される８／１６切換え信号が
“０”で８ビットアクセス状態であるから下位８ビット
データバスとなる。
【００１４】また、８ビットアクセス状態で１１のアド
レスバスが奇数アドレスの場合は上述で説明した場合と
同様６の一加算器は一加算動作はせず１１のアドレスバ
スをそのまま５のデコーダと７の偶数アドレスセレクタ
に与える。しかし７の偶数アドレスセレクタに入力され
るアドレスの下位２ビットが奇数アドレスのため、偶数
アドレスセレクタはどれも選択されない。
レスバスが奇数アドレスの場合は上述で説明した場合と
同様６の一加算器は一加算動作はせず１１のアドレスバ
スをそのまま５のデコーダと７の偶数アドレスセレクタ
に与える。しかし７の偶数アドレスセレクタに入力され
るアドレスの下位２ビットが奇数アドレスのため、偶数
アドレスセレクタはどれも選択されない。
【００１５】そして２のデコーダを介してアドレスバス
の下位２ビット目以降のアドレスで示される１のメモリ
セルがアクセス可能な状態となり、３の奇数アドレスセ
レクタに入力されるアドレスバスの下位２ビットで示さ
れるメモリセルが選択され、３の奇数アドレスセレクタ
に入力される８／１６切換え信号が“０”で８ビットア
クセス状態であるから下位８ビットデータバスとのデー
タ伝送が可能となる。
の下位２ビット目以降のアドレスで示される１のメモリ
セルがアクセス可能な状態となり、３の奇数アドレスセ
レクタに入力されるアドレスバスの下位２ビットで示さ
れるメモリセルが選択され、３の奇数アドレスセレクタ
に入力される８／１６切換え信号が“０”で８ビットア
クセス状態であるから下位８ビットデータバスとのデー
タ伝送が可能となる。
【００１６】また、８／１６切換え信号が“１”で１６
ビットアクセス指定の状態の場合で１１のアドレスバス
が偶数アドレスの場合は、１４の論理積回路の出力は
“０”となり、６の一加算器は一加算動作は行わず、５
のデコーダ、７の偶数アドレスセレクタへは１１のアド
レスバスのアドレスがそのまま入力され、５のデコーダ
を介してアドレスバスの下位２ビット目以降のアドレス
信号で示される４のメモリセルがアクセス可能状態とな
る。そして７の偶数アドレスセレクタに入力されるアド
レスバスの下位２ビットで示されるメモリセルが選択さ
れ、データバスとのデータの伝送が可能となるが、その
時対象となるデータバスは７の偶数アドレスセレクタに
入力される１４の論理積回路の出力が“０”であるので
下位８ビットデータバスとなる。そして２のデコーダを
介してアドレスバスの下位２ビット目以降のアドレス信
号で示される１のメモリセルがアクセス可能状態とな
り、３の奇数アドレスセレクタに入力されるアドレスバ
スの下位２ビットで示されるメモリセルが選択され、デ
ータバスとのデータ伝送が可能となるが、その時対象と
なるデータバスは、３の奇数アドレスセレクタに入力さ
れる８／１６切換え信号が“１”で、アドレスバスの最
下位ビットが“１”であるから上位８ビットデータバス
となる。
ビットアクセス指定の状態の場合で１１のアドレスバス
が偶数アドレスの場合は、１４の論理積回路の出力は
“０”となり、６の一加算器は一加算動作は行わず、５
のデコーダ、７の偶数アドレスセレクタへは１１のアド
レスバスのアドレスがそのまま入力され、５のデコーダ
を介してアドレスバスの下位２ビット目以降のアドレス
信号で示される４のメモリセルがアクセス可能状態とな
る。そして７の偶数アドレスセレクタに入力されるアド
レスバスの下位２ビットで示されるメモリセルが選択さ
れ、データバスとのデータの伝送が可能となるが、その
時対象となるデータバスは７の偶数アドレスセレクタに
入力される１４の論理積回路の出力が“０”であるので
下位８ビットデータバスとなる。そして２のデコーダを
介してアドレスバスの下位２ビット目以降のアドレス信
号で示される１のメモリセルがアクセス可能状態とな
り、３の奇数アドレスセレクタに入力されるアドレスバ
スの下位２ビットで示されるメモリセルが選択され、デ
ータバスとのデータ伝送が可能となるが、その時対象と
なるデータバスは、３の奇数アドレスセレクタに入力さ
れる８／１６切換え信号が“１”で、アドレスバスの最
下位ビットが“１”であるから上位８ビットデータバス
となる。
【００１７】また、８／１６切換え信号が“１”で、１
６ビットアクセス指定の状態で、１１のアドレスバスが
奇数アドレスの場合は、１４の論理積回路の出力は
“１”となり、６の一加算器は１１のアドレスバスのア
ドレス信号に一加えた信号を５のデコーダと７の偶数ア
ドレスセレクタに与える。そして５のデコーダにより、
４のメモリがアクセス可能な状態となる。そして７に入
力される下位２ビットのアドレス信号で示されるメモリ
セルが選択され、データバスとのデータの伝送が可能と
なる。その時対象となるデータバスは、７に入力されて
いる１４の論理積回路の出力で“１”であるから上位８
ビットデータバスとなる。そして２のデコーダを介して
アドレスバスの下位２ビット目以降のアドレス信号で示
される１のメモリセルがアクセス可能な状態となる。そ
して３の奇数アドレスセレクタに入力されるアドレスバ
スの下位２ビットで示されるメモリセルが選択され、デ
ータバスとのデータの伝送が可能となるが、その時対象
となるデータバスは、３の奇数アドレスセレクタに入力
される８／１６切換え信号が“１”で、アドレスバスの
最下位ビットが“１”であるから下位８ビットデータバ
スとなる。
６ビットアクセス指定の状態で、１１のアドレスバスが
奇数アドレスの場合は、１４の論理積回路の出力は
“１”となり、６の一加算器は１１のアドレスバスのア
ドレス信号に一加えた信号を５のデコーダと７の偶数ア
ドレスセレクタに与える。そして５のデコーダにより、
４のメモリがアクセス可能な状態となる。そして７に入
力される下位２ビットのアドレス信号で示されるメモリ
セルが選択され、データバスとのデータの伝送が可能と
なる。その時対象となるデータバスは、７に入力されて
いる１４の論理積回路の出力で“１”であるから上位８
ビットデータバスとなる。そして２のデコーダを介して
アドレスバスの下位２ビット目以降のアドレス信号で示
される１のメモリセルがアクセス可能な状態となる。そ
して３の奇数アドレスセレクタに入力されるアドレスバ
スの下位２ビットで示されるメモリセルが選択され、デ
ータバスとのデータの伝送が可能となるが、その時対象
となるデータバスは、３の奇数アドレスセレクタに入力
される８／１６切換え信号が“１”で、アドレスバスの
最下位ビットが“１”であるから下位８ビットデータバ
スとなる。
【００１８】以上のように本実施例によれば、アドレス
バスとデコーダの間に一加算器を設け、奇数アドレスセ
レクタと、偶数アドレスセレクタを８ビットアクセス／
１６ビットアクセス切換え信号と、アドレスバスの最下
位ビットで制御することにより、８ビットのデータアク
セス，１６ビットのデータアクセスの両方を行うことが
できる。
バスとデコーダの間に一加算器を設け、奇数アドレスセ
レクタと、偶数アドレスセレクタを８ビットアクセス／
１６ビットアクセス切換え信号と、アドレスバスの最下
位ビットで制御することにより、８ビットのデータアク
セス，１６ビットのデータアクセスの両方を行うことが
できる。
【００１９】
【発明の効果】本発明は、アドレスバスとデコーダの間
に一加算器を設け、奇数アドレスセレクタと偶数アドレ
スセレクタを８ビットアクセス／１６ビットアクセス切
換え信号と、アドレスバスの最下位ビットで制御するこ
とによって、データの８ビットアクセスと１６ビットア
クセスの両方を可能にし、しかも８ビットアクセス／１
６ビットアクセス切換え信号により任意にアクセス方法
を変えることができ、記憶素子群の使用効率を高めるこ
とができる優れた半導体記憶装置を実現できるものであ
る。
に一加算器を設け、奇数アドレスセレクタと偶数アドレ
スセレクタを８ビットアクセス／１６ビットアクセス切
換え信号と、アドレスバスの最下位ビットで制御するこ
とによって、データの８ビットアクセスと１６ビットア
クセスの両方を可能にし、しかも８ビットアクセス／１
６ビットアクセス切換え信号により任意にアクセス方法
を変えることができ、記憶素子群の使用効率を高めるこ
とができる優れた半導体記憶装置を実現できるものであ
る。
【図１】本発明の一実施例における半導体記憶装置のブ
ロック図
ロック図
【図２】従来の半導体記憶装置のブロック図
１，４ ８ビット記憶素子群 ２，５ デコーダ ３ 奇数アドレスセレクタ ６ 一加算器 ７ 偶数アドレスセレクタ ８ 読出し信号 ９ 書込み信号 １０ ８ビットアクセス／１６ビットアクセス切換え信
号 １１ アドレスバス １２ 下位８ビットデータバス １３ 上位８ビットデータバス
号 １１ アドレスバス １２ 下位８ビットデータバス １３ 上位８ビットデータバス
フロントページの続き (72)発明者 丸山 新一 大阪府門真市大字門真1006番地 松下電子 工業株式会社内
Claims (1)
- 【特許請求の範囲】 【請求項１】アドレスバスの下位２ビット目以降のアド
レス信号入力端子を備えた第１のデコーダと前記第１の
デコーダの出力を入力とする８ビット記憶素子群を備
え、上位８ビットデータバスと下位８ビットデータバス
との入出力端子を備え、アドレスバスの下位２ビットの
アドレス信号入力端子と、８ビットアクセス／１６ビッ
トアクセス切換え信号入力端子と、読出し信号と書込み
信号の入力端子を備えた奇数アドレスセレクタを備え、 アドレス信号入力端子を備え８ビットアクセス／１６ビ
ットアクセス切換え信号と、アドレスバス最下位ビット
の論理積をイネーブル信号とする一加算器と、一加算器
の出力を入力とする第２のデコーダと、前記第２のデコ
ーダの出力を入力とする８ビット記憶素子群を備え、上
位８ビットデータバスと下位８ビットデータバスとの入
出力端子を備え、アドレスバスの下位２ビットのアドレ
ス信号入力端子と、８ビットアクセス／１６ビットアク
セス切換え信号と、アドレスバスの最下位ビットの論理
積を入力とし、読出し信号と書込み信号の入力端子を備
えた偶数アドレスセレクタを備えたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16988291A JPH0520176A (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16988291A JPH0520176A (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520176A true JPH0520176A (ja) | 1993-01-29 |
Family
ID=15894705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16988291A Pending JPH0520176A (ja) | 1991-07-10 | 1991-07-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520176A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010076325A (ko) * | 2000-01-19 | 2001-08-11 | 니시가키 코지 | 반도체 집적회로 |
| JP2007012190A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US8626660B2 (en) | 2002-11-07 | 2014-01-07 | Planet Payment, Inc. | Time-of-transaction foreign currency conversion |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146679A (en) * | 1979-04-24 | 1980-11-15 | Tektronix Inc | Memory access device |
-
1991
- 1991-07-10 JP JP16988291A patent/JPH0520176A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146679A (en) * | 1979-04-24 | 1980-11-15 | Tektronix Inc | Memory access device |
Cited By (3)
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|---|---|---|---|---|
| KR20010076325A (ko) * | 2000-01-19 | 2001-08-11 | 니시가키 코지 | 반도체 집적회로 |
| US8626660B2 (en) | 2002-11-07 | 2014-01-07 | Planet Payment, Inc. | Time-of-transaction foreign currency conversion |
| JP2007012190A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
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