JPH0512883A - シーケンシヤルメモリ - Google Patents
シーケンシヤルメモリInfo
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- JPH0512883A JPH0512883A JP19096091A JP19096091A JPH0512883A JP H0512883 A JPH0512883 A JP H0512883A JP 19096091 A JP19096091 A JP 19096091A JP 19096091 A JP19096091 A JP 19096091A JP H0512883 A JPH0512883 A JP H0512883A
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Abstract
(57)【要約】
【目的】 入力データのビット幅と出力データのビット
幅とを変えることができるシーケンシャルメモリを提供
する。 【構成】 各スイッチ回路１８ａ，１８ｂにはｍ個のス
イッチ１８ａ1 〜１８ａm ，１８ｂ1 〜１８ｂm が設け
られている。スイッチ回路１８ｃは、入力バッファ１４
ａと出力バッファ１４ｂのうちの何れかを入出力バッフ
ァ１６に接続するためのｍ個の切替スイッチ１８ｃ1 〜
１８ｃm を有する。コントロール信号発生回路２０から
発した信号により、スイッチ回路１８ａ，１８ｂのスイ
ッチ１８ａ1 〜１８ａm ，１８ｂ1 〜１８ｂm を入り切
りして入力データと出力データの信号線の使用本数を設
定する。
幅とを変えることができるシーケンシャルメモリを提供
する。 【構成】 各スイッチ回路１８ａ，１８ｂにはｍ個のス
イッチ１８ａ1 〜１８ａm ，１８ｂ1 〜１８ｂm が設け
られている。スイッチ回路１８ｃは、入力バッファ１４
ａと出力バッファ１４ｂのうちの何れかを入出力バッフ
ァ１６に接続するためのｍ個の切替スイッチ１８ｃ1 〜
１８ｃm を有する。コントロール信号発生回路２０から
発した信号により、スイッチ回路１８ａ，１８ｂのスイ
ッチ１８ａ1 〜１８ａm ，１８ｂ1 〜１８ｂm を入り切
りして入力データと出力データの信号線の使用本数を設
定する。
Description
【０００１】
【産業上の利用分野】本発明は、データを連続的にアク
セスすることができるシーケンシャルメモリに関するも
のである。
セスすることができるシーケンシャルメモリに関するも
のである。
【０００２】
【従来の技術】近年、半導体集積技術の著しい進歩によ
り、メモリの大容量化が図られ、最近ではニーズの多様
化に伴い単なる随時読出し（又は随時読出し、随時書
み）機能を有するメモリだけでなく、多機能なメモリが
実用化されている。図３は従来のシーケンシャルメモリ
の概略ブロック図である。図３に示すシーケンシャルメ
モリは、メモリセルアレイ５２と、データ入力端子５６
ａ及びデータ出力端子５６ｂと、入力バス６２ａ及び出
力バス６２ｂと、データを一時的に記憶する入力バッフ
ァ６４ａ及び出力バッファ６４ｂとを備えるものであ
る。従来のシーケンシャルメモリでは、一般的に入力バ
ス６２ａと出力バス６２ｂの信号線の本数が等しく構成
されている。
り、メモリの大容量化が図られ、最近ではニーズの多様
化に伴い単なる随時読出し（又は随時読出し、随時書
み）機能を有するメモリだけでなく、多機能なメモリが
実用化されている。図３は従来のシーケンシャルメモリ
の概略ブロック図である。図３に示すシーケンシャルメ
モリは、メモリセルアレイ５２と、データ入力端子５６
ａ及びデータ出力端子５６ｂと、入力バス６２ａ及び出
力バス６２ｂと、データを一時的に記憶する入力バッフ
ァ６４ａ及び出力バッファ６４ｂとを備えるものであ
る。従来のシーケンシャルメモリでは、一般的に入力バ
ス６２ａと出力バス６２ｂの信号線の本数が等しく構成
されている。
【０００３】メモリセルアレイ５２内にデータを書き込
む場合、最初のデータはメモリセルアレイ５２内の所定
の位置に書込まれ、続くデータが先のデータに続いて列
方向に書込まれ、一つの列が一杯になったときに各列は
一つ隣の列に移動した後、同様にして書込みが行われ
る。メモリセルアレイ５２からデータを読出す場合に
は、たとえば入力したｎビットのデータを書込んだ順序
で、そのまま一つずつ出力する。したがって、書込まれ
たｎビットのデータはｎビットのデータのまま読出され
る。
む場合、最初のデータはメモリセルアレイ５２内の所定
の位置に書込まれ、続くデータが先のデータに続いて列
方向に書込まれ、一つの列が一杯になったときに各列は
一つ隣の列に移動した後、同様にして書込みが行われ
る。メモリセルアレイ５２からデータを読出す場合に
は、たとえば入力したｎビットのデータを書込んだ順序
で、そのまま一つずつ出力する。したがって、書込まれ
たｎビットのデータはｎビットのデータのまま読出され
る。
【０００４】
【発明が解決しようとする課題】最近の情報処理技術に
おいては、最適なデータ処理を行うために、同一のシス
テム上で異なったビット幅でデータを処理する場合が増
えている。しかし、従来のシーケンシャルメモリでは入
力バス６２ａと出力バス６２ｂの信号線の使用本数が等
しいことから、入力データのビット幅と出力データのビ
ット幅とが異なるシーケンシャルメモリの実現が困難で
あった。
おいては、最適なデータ処理を行うために、同一のシス
テム上で異なったビット幅でデータを処理する場合が増
えている。しかし、従来のシーケンシャルメモリでは入
力バス６２ａと出力バス６２ｂの信号線の使用本数が等
しいことから、入力データのビット幅と出力データのビ
ット幅とが異なるシーケンシャルメモリの実現が困難で
あった。
【０００５】本発明は上記事情に基づいてなされたもの
であり、入力データのビット幅と出力データのビット幅
とを変えることができるシーケンシャルメモリを提供す
ることを目的とするものである。
であり、入力データのビット幅と出力データのビット幅
とを変えることができるシーケンシャルメモリを提供す
ることを目的とするものである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、入力バスと出力バスとを有しマトリック
ス状に配置されたメモリセルにデータを連続的にアクセ
スするシーケンシャルメモリにおいて、前記入力バス及
び前記出力バスを構成する各信号線を断接するスイッチ
手段と、前記スイッチ手段による各信号線毎の断接を制
御する制御手段とを備え、且つ前記メモリセルの行方向
にデータを書込むことを特徴とするものである。
めの本発明は、入力バスと出力バスとを有しマトリック
ス状に配置されたメモリセルにデータを連続的にアクセ
スするシーケンシャルメモリにおいて、前記入力バス及
び前記出力バスを構成する各信号線を断接するスイッチ
手段と、前記スイッチ手段による各信号線毎の断接を制
御する制御手段とを備え、且つ前記メモリセルの行方向
にデータを書込むことを特徴とするものである。
【０００７】
【作用】本発明は前記の構成によって、制御手段により
スイッチ手段を入り切りして、入力バスと出力バスの信
号線の使用本数を設定する。また、データはマトリック
ス状に配置されたメモリセルの行方向に書込まれるの
で、入力バスと出力バスの信号線の本数に応じて一度に
書込んだり読出したりするデータのビット幅を変えるこ
とができる。
スイッチ手段を入り切りして、入力バスと出力バスの信
号線の使用本数を設定する。また、データはマトリック
ス状に配置されたメモリセルの行方向に書込まれるの
で、入力バスと出力バスの信号線の本数に応じて一度に
書込んだり読出したりするデータのビット幅を変えるこ
とができる。
【０００８】
【実施例】以下に本発明の一実施例を図１及び図２を参
照して説明する。図１は本発明の一実施例であるシーケ
ンシャルメモリのブロック図、図２はその入出力回路の
詳細回路図である。図１に示すシーケンシャルメモリ
は、メモリセルがマトリックス状に配置されたメモリセ
ルアレイ２と、データを入出力する入出力回路４と、デ
ータ入出力端子６とを有するものである。データはメモ
リセルアレイ２の行方向に順次書込まれる。各メモリセ
ルには１ビットのデータが記憶され、一つの行全体でｍ
ビットのデータが記憶される。
照して説明する。図１は本発明の一実施例であるシーケ
ンシャルメモリのブロック図、図２はその入出力回路の
詳細回路図である。図１に示すシーケンシャルメモリ
は、メモリセルがマトリックス状に配置されたメモリセ
ルアレイ２と、データを入出力する入出力回路４と、デ
ータ入出力端子６とを有するものである。データはメモ
リセルアレイ２の行方向に順次書込まれる。各メモリセ
ルには１ビットのデータが記憶され、一つの行全体でｍ
ビットのデータが記憶される。
【０００９】入出力回路４は、共通データバス１０と、
入力データ用の複数の信号線を有する入力バス１２ａ
と、出力データ用の複数の信号線を有する出力バス１２
ｂと、入力データを一時的に記憶する入力バッファ１４
ａと、出力データを一時的に記憶する出力バッファ１４
ｂと、入出力データを一時記憶しておき動作速度のタイ
ミングをとる入出力バッファ１６と、スイッチ回路１８
ａ，１８ｂ，１８ｃと、コントロール信号発生回路２０
とからなる。入力バス１２ａと出力バス１２ｂにはそれ
ぞれｍ本の信号線１２ａ1 〜１２ａm ，１２ｂ1 〜１２
ｂm が設けられ、これに対応して各スイッチ回路１８
ａ，１８ｂにもｍ個のスイッチ１８ａ1 〜１８ａm ，１
８ｂ1 〜１８ｂm が設けられている。スイッチ回路１８
ｃは、入出力バッファ１６に入力バッファ１４ａと出力
バッファ１４ｂのうちの何れかを接続するためのｍ個の
切替スイッチ１８ｃ1 〜１８ｃm を有する。入力バッフ
ァ１４ａと出力バッファ１４ｂはそれぞれｍビットのも
のである。
入力データ用の複数の信号線を有する入力バス１２ａ
と、出力データ用の複数の信号線を有する出力バス１２
ｂと、入力データを一時的に記憶する入力バッファ１４
ａと、出力データを一時的に記憶する出力バッファ１４
ｂと、入出力データを一時記憶しておき動作速度のタイ
ミングをとる入出力バッファ１６と、スイッチ回路１８
ａ，１８ｂ，１８ｃと、コントロール信号発生回路２０
とからなる。入力バス１２ａと出力バス１２ｂにはそれ
ぞれｍ本の信号線１２ａ1 〜１２ａm ，１２ｂ1 〜１２
ｂm が設けられ、これに対応して各スイッチ回路１８
ａ，１８ｂにもｍ個のスイッチ１８ａ1 〜１８ａm ，１
８ｂ1 〜１８ｂm が設けられている。スイッチ回路１８
ｃは、入出力バッファ１６に入力バッファ１４ａと出力
バッファ１４ｂのうちの何れかを接続するためのｍ個の
切替スイッチ１８ｃ1 〜１８ｃm を有する。入力バッフ
ァ１４ａと出力バッファ１４ｂはそれぞれｍビットのも
のである。
【００１０】本実施例のシーケンシャルメモリでは、入
力バス１２ａ及び出力バス１２ｂにスイッチ回路１８
ａ，１８ｂが設けられており、コントロール信号発生回
路（制御手段）２０から発した信号により、スイッチ回
路１８ａ，１８ｂを入り切りして入力データと出力デー
タの信号線の使用本数を予め設定することができる。ス
イッチ回路１８ｃもコントロール信号発生回路２０によ
り各切替スイッチ１８ｃ1 〜１８ｃm の入り切りが制御
される。
力バス１２ａ及び出力バス１２ｂにスイッチ回路１８
ａ，１８ｂが設けられており、コントロール信号発生回
路（制御手段）２０から発した信号により、スイッチ回
路１８ａ，１８ｂを入り切りして入力データと出力デー
タの信号線の使用本数を予め設定することができる。ス
イッチ回路１８ｃもコントロール信号発生回路２０によ
り各切替スイッチ１８ｃ1 〜１８ｃm の入り切りが制御
される。
【００１１】次に、上記のように構成されたシーケンシ
ャルメモリのアクセスの動作について説明する。まず、
コントロール信号発生回路２０によりスイッチ回路１８
ａ，１８ｂ，１８ｃのオン・オフを設定する。たとえ
ば、スイッチ回路１８ａの中の８個のスイッチ１８ａ1
〜１８ａ8 をオン状態にし、スイッチ回路１８ｂの中の
１６個のスイッチ１８ｂ1 〜１８ｂ16をオン状態にす
る。スイッチ回路１８ｃはデータの入力時には、スイッ
チ回路１８ａにおいてオン状態にした信号線に対応する
切替スイッチ１８ｃ1 〜１８ｃ8 をオン状態にし、デー
タの出力時には、スイッチ回路１８ｂにおいてオン状態
にした信号線に対応する切替スイッチ１８ｃ1 〜１８ｃ
16をオン状態にする。これは使用しない信号線にデータ
が入力しないようにするためである。
ャルメモリのアクセスの動作について説明する。まず、
コントロール信号発生回路２０によりスイッチ回路１８
ａ，１８ｂ，１８ｃのオン・オフを設定する。たとえ
ば、スイッチ回路１８ａの中の８個のスイッチ１８ａ1
〜１８ａ8 をオン状態にし、スイッチ回路１８ｂの中の
１６個のスイッチ１８ｂ1 〜１８ｂ16をオン状態にす
る。スイッチ回路１８ｃはデータの入力時には、スイッ
チ回路１８ａにおいてオン状態にした信号線に対応する
切替スイッチ１８ｃ1 〜１８ｃ8 をオン状態にし、デー
タの出力時には、スイッチ回路１８ｂにおいてオン状態
にした信号線に対応する切替スイッチ１８ｃ1 〜１８ｃ
16をオン状態にする。これは使用しない信号線にデータ
が入力しないようにするためである。
【００１２】データをメモリセルアレイ２に書込む場合
には、８ビットのデータＤ1 〜Ｄ8 がスイッチ１８ｃに
より入力バッファ１６に送られ、スイッチ１８ａのスイ
ッチ１８ａ1 〜１８ａ8 を介して共通データバス１０を
通って、メモリセルアレイ２の所定の位置に書き込まれ
る。本実施例のメモリでは各データが行方向に順に書き
込まれるようになっているので、入力バス１２ａ1 〜１
２ａ8 を介して送られたデータＤ1 〜Ｄ8 はメモリセル
アレイ２内の行方向の所定の位置に書込まれる。次のデ
ータが書込まれるときには、先のデータＤ1 〜Ｄ8 が１
ワード分、行方向に移動される。このようにして８ビッ
トのデータが図１に示すように順次メモリセルアレイ２
内に書込まれる。また、データが書込まれるにしたがっ
て、既に書込まれたデータＤ1 〜Ｄ8 等は順次列方向の
下方に送られる。
には、８ビットのデータＤ1 〜Ｄ8 がスイッチ１８ｃに
より入力バッファ１６に送られ、スイッチ１８ａのスイ
ッチ１８ａ1 〜１８ａ8 を介して共通データバス１０を
通って、メモリセルアレイ２の所定の位置に書き込まれ
る。本実施例のメモリでは各データが行方向に順に書き
込まれるようになっているので、入力バス１２ａ1 〜１
２ａ8 を介して送られたデータＤ1 〜Ｄ8 はメモリセル
アレイ２内の行方向の所定の位置に書込まれる。次のデ
ータが書込まれるときには、先のデータＤ1 〜Ｄ8 が１
ワード分、行方向に移動される。このようにして８ビッ
トのデータが図１に示すように順次メモリセルアレイ２
内に書込まれる。また、データが書込まれるにしたがっ
て、既に書込まれたデータＤ1 〜Ｄ8 等は順次列方向の
下方に送られる。
【００１３】次に、メモリセルアレイ２からデータを読
出す場合には、コントロール信号発生回路２０によりス
イッチ回路１８ｂのスイッチ１８ｂ1 〜１８ｂ16がオン
状態となり、スイッチ１８ｃが出力バッファ１４ｂ側に
接続される。スイッチ回路のスイッチ１８ｂ1 〜１８ｂ
16により、メモリセルアレイ２の出力端である最下行に
記憶されたｍ個のデータのうち、データＤ1 〜Ｄ16がそ
れぞれ出力バス１２ｂ1 〜１２ｂ16を介して出力バッフ
ァ１４ｂに出力される。更に、このデータＤ1 〜Ｄ16は
スイッチ回路１８ｃと入出力バッファ１６を通ってデー
タ入出力端子６に出力される。これらのデータＤ1 〜Ｄ
16は１６ビット幅のデータとして外部に読出される。こ
のようにしてデータＤ1 〜Ｄ16が読出されると同時に、
読出されたデータＤ1 〜Ｄ16によりメモリセルアレイ２
内に生じた空いた記憶領域は、後続のデータＤ17〜Ｄ32
によって詰められ、以下同様にして順次１６ビットのデ
ータが読出される。
出す場合には、コントロール信号発生回路２０によりス
イッチ回路１８ｂのスイッチ１８ｂ1 〜１８ｂ16がオン
状態となり、スイッチ１８ｃが出力バッファ１４ｂ側に
接続される。スイッチ回路のスイッチ１８ｂ1 〜１８ｂ
16により、メモリセルアレイ２の出力端である最下行に
記憶されたｍ個のデータのうち、データＤ1 〜Ｄ16がそ
れぞれ出力バス１２ｂ1 〜１２ｂ16を介して出力バッフ
ァ１４ｂに出力される。更に、このデータＤ1 〜Ｄ16は
スイッチ回路１８ｃと入出力バッファ１６を通ってデー
タ入出力端子６に出力される。これらのデータＤ1 〜Ｄ
16は１６ビット幅のデータとして外部に読出される。こ
のようにしてデータＤ1 〜Ｄ16が読出されると同時に、
読出されたデータＤ1 〜Ｄ16によりメモリセルアレイ２
内に生じた空いた記憶領域は、後続のデータＤ17〜Ｄ32
によって詰められ、以下同様にして順次１６ビットのデ
ータが読出される。
【００１４】本実施例のシーケンシャルメモリにおいて
は、データをメモリセルアレイ内で行方向に順番に書込
むことにより、出力バスを介して一度に最大でｍビット
のデータを読出すことができる。また、スイッチ回路１
８ａ，１８ｂにより入力バス１２ａと出力バス１２ｂで
使用する信号線の本数を変えることができるので、この
信号線の使用本数に対応して入力データのビット幅と出
力データのビット幅を変えることができる。したがっ
て、本実施例のシーケンシャルメモリは同一のシステム
上で異なったビット幅のデータを処理する場合に有効で
ある。尚、上記の実施例では、データ入力端子とデータ
出力端子を共通にしたデータ入出力端子を用いた場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、データ入出力端子はデータ入力端子とデータ出力
端子とに分けて設けてもよい。この場合には、データの
入力時と出力時とでデータの信号線を切り換える必要が
ないため、スイッチ回路１８ｃを省略することができ
る。
は、データをメモリセルアレイ内で行方向に順番に書込
むことにより、出力バスを介して一度に最大でｍビット
のデータを読出すことができる。また、スイッチ回路１
８ａ，１８ｂにより入力バス１２ａと出力バス１２ｂで
使用する信号線の本数を変えることができるので、この
信号線の使用本数に対応して入力データのビット幅と出
力データのビット幅を変えることができる。したがっ
て、本実施例のシーケンシャルメモリは同一のシステム
上で異なったビット幅のデータを処理する場合に有効で
ある。尚、上記の実施例では、データ入力端子とデータ
出力端子を共通にしたデータ入出力端子を用いた場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、データ入出力端子はデータ入力端子とデータ出力
端子とに分けて設けてもよい。この場合には、データの
入力時と出力時とでデータの信号線を切り換える必要が
ないため、スイッチ回路１８ｃを省略することができ
る。
【００１５】
【発明の効果】以上説明したように本発明によれば、入
力バス及び出力バスに設けたスイッチ手段とスイッチ手
段を入り切りする制御手段によって、入力バスと出力バ
スの信号線の使用本数を設定し、しかもメモリセルの行
方向にデータを順番に書込むことにより、入力データの
ビット幅と出力データのビット幅とを変えることができ
るシーケンシャルメモリを提供することができる。
力バス及び出力バスに設けたスイッチ手段とスイッチ手
段を入り切りする制御手段によって、入力バスと出力バ
スの信号線の使用本数を設定し、しかもメモリセルの行
方向にデータを順番に書込むことにより、入力データの
ビット幅と出力データのビット幅とを変えることができ
るシーケンシャルメモリを提供することができる。
【図１】本発明の一実施例であるシーケンシャルメモリ
のアクセスの様子を説明する図である。
のアクセスの様子を説明する図である。
【図２】本発明の一実施例であるシーケンシャルメモリ
の入出力回路の詳細回路図である。
の入出力回路の詳細回路図である。
【図３】従来のシーケンシャルメモリのアクセスの様子
を説明する図である。
を説明する図である。
２ メモリセルアレイ ４ 入出力回路 ６ データ入出力端子 １０ 共通データバス １２ａ 入力バス １２ｂ 出力バス １４ａ 入力バッファ １４ｂ 出力バッファ １６ 入出力バッファ １８ａ，１８ｂ，１８ｃ スイッチ回路 ２０ コントロール信号発生回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力バスと出力バスとを有しマトリック
ス状に配置されたメモリセルにデータを連続的にアクセ
スするシーケンシャルメモリにおいて、前記入力バス及
び前記出力バスを構成する各信号線を断接するスイッチ
手段と、前記スイッチ手段による各信号線毎の断接を制
御する制御手段とを備え、且つ前記メモリセルの行方向
にデータを書込むことを特徴とするシーケンシャルメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19096091A JPH0512883A (ja) | 1991-07-05 | 1991-07-05 | シーケンシヤルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19096091A JPH0512883A (ja) | 1991-07-05 | 1991-07-05 | シーケンシヤルメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512883A true JPH0512883A (ja) | 1993-01-22 |
Family
ID=16266541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19096091A Pending JPH0512883A (ja) | 1991-07-05 | 1991-07-05 | シーケンシヤルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512883A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998041987A1 (fr) * | 1997-03-19 | 1998-09-24 | Hitachi, Ltd. | Dispositif et procede de production d'un signal numerique a l'aide d'une memoire a largeur de bus variable et dispositif et procede d'enregistrement du signal numerique |
| US6381167B2 (en) | 2000-06-05 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including plurality of global data lines in parallel arrangement with low parasitic capacitance, and fabrication method thereof |
| JP2005108400A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | 半導体メモリ装置のデータ入出力幅を変更させる回路及び方法 |
| KR100797412B1 (ko) * | 2001-05-31 | 2008-01-23 | 이하라 사이언스 가부시키가이샤 | 관 이음매 |
-
1991
- 1991-07-05 JP JP19096091A patent/JPH0512883A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998041987A1 (fr) * | 1997-03-19 | 1998-09-24 | Hitachi, Ltd. | Dispositif et procede de production d'un signal numerique a l'aide d'une memoire a largeur de bus variable et dispositif et procede d'enregistrement du signal numerique |
| US6381167B2 (en) | 2000-06-05 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including plurality of global data lines in parallel arrangement with low parasitic capacitance, and fabrication method thereof |
| US6549445B2 (en) | 2000-06-05 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including plurality of global data lines in parallel arrangement with low parasitic capacitance, and fabrication method thereof |
| KR100797412B1 (ko) * | 2001-05-31 | 2008-01-23 | 이하라 사이언스 가부시키가이샤 | 관 이음매 |
| JP2005108400A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | 半導体メモリ装置のデータ入出力幅を変更させる回路及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000510 |