JPH05160407A - 縦型絶縁ゲート型半導体装置およびその製造方法 - Google Patents
縦型絶縁ゲート型半導体装置およびその製造方法Info
- Publication number
- JPH05160407A JPH05160407A JP3324734A JP32473491A JPH05160407A JP H05160407 A JPH05160407 A JP H05160407A JP 3324734 A JP3324734 A JP 3324734A JP 32473491 A JP32473491 A JP 32473491A JP H05160407 A JPH05160407 A JP H05160407A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- diffusion
- type
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 98
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 238000009792 diffusion process Methods 0.000 claims abstract description 98
- 239000012535 impurity Substances 0.000 claims abstract description 86
- 239000010410 layer Substances 0.000 claims description 179
- 239000000758 substrate Substances 0.000 claims description 34
- 239000002344 surface layer Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 abstract description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 10
- 238000005516 engineering process Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 18
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 13
- 229910052796 boron Inorganic materials 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000009826 distribution Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 239000002131 composite material Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 101150053844 APP1 gene Proteins 0.000 description 3
- 101100189105 Homo sapiens PABPC4 gene Proteins 0.000 description 3
- 102100039424 Polyadenylate-binding protein 4 Human genes 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 101100055496 Arabidopsis thaliana APP2 gene Proteins 0.000 description 2
- 101001001294 Homo sapiens Lysosomal acid phosphatase Proteins 0.000 description 2
- 102100035699 Lysosomal acid phosphatase Human genes 0.000 description 2
- 101100016250 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GYL1 gene Proteins 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 1
- 102100022734 Acyl carrier protein, mitochondrial Human genes 0.000 description 1
- 101000678845 Homo sapiens Acyl carrier protein, mitochondrial Proteins 0.000 description 1
- 101000611240 Homo sapiens Low molecular weight phosphotyrosine protein phosphatase Proteins 0.000 description 1
- 101001001272 Homo sapiens Prostatic acid phosphatase Proteins 0.000 description 1
- 102100035703 Prostatic acid phosphatase Human genes 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 オン抵抗を低くするとともに、閾電圧とピン
チ層内の抵抗値とを独立して設定できる二重拡散構造の
電力素子を提供する。 【構成】 ｎ- 型エピタキシャル層2 の最表面にあらか
じめヒ素を拡散し、ゲート酸化膜3 ，ゲート電極4 形成
後、ＤＳＡ技術と二重拡散によりゲート電極4 と自己整
合的にｐ型ベース領域8 ，ｎ+ 型ソース層7 を形成す
る。これにより、最表面においてはｐ型ベース領域8 の
横方向の接合深さが補償され、実質的にチャネル9 のチ
ャネル長が短くなる。また、従来と同じ閾電圧設計する
場合、ｐ型ベース領域8 の不純物密度は従来より最表面
のヒ素の不純物密度分だけ高く設定することができ、ｐ
型ベース領域8 のｎ+ 型ソース層7 直下に形成されるｐ
型ピンチ層14はそれだけ抵抗値を低くすることができ
る。
チ層内の抵抗値とを独立して設定できる二重拡散構造の
電力素子を提供する。 【構成】 ｎ- 型エピタキシャル層2 の最表面にあらか
じめヒ素を拡散し、ゲート酸化膜3 ，ゲート電極4 形成
後、ＤＳＡ技術と二重拡散によりゲート電極4 と自己整
合的にｐ型ベース領域8 ，ｎ+ 型ソース層7 を形成す
る。これにより、最表面においてはｐ型ベース領域8 の
横方向の接合深さが補償され、実質的にチャネル9 のチ
ャネル長が短くなる。また、従来と同じ閾電圧設計する
場合、ｐ型ベース領域8 の不純物密度は従来より最表面
のヒ素の不純物密度分だけ高く設定することができ、ｐ
型ベース領域8 のｎ+ 型ソース層7 直下に形成されるｐ
型ピンチ層14はそれだけ抵抗値を低くすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる縦型絶縁ゲート型半導体装置の構造とその
製造方法に関し、その単体または縦型絶縁ゲート型半導
体装置を一部として信号処理部も一体化した集積化素子
等に採用して好適である。
て用いられる縦型絶縁ゲート型半導体装置の構造とその
製造方法に関し、その単体または縦型絶縁ゲート型半導
体装置を一部として信号処理部も一体化した集積化素子
等に採用して好適である。
【０００２】
【従来の技術】縦型絶縁ゲート型半導体装置の代表的な
ものは、パワーＭＯＳＦＥＴと絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）であり、これらは共に低電力
で駆動できる特長がある。またパワーＭＯＳＦＥＴはス
イッチング速度が速く、ＩＧＢＴは高耐圧下において低
損失である等多くの特長を有することから、近年多くの
産業分野で使用されている。
ものは、パワーＭＯＳＦＥＴと絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）であり、これらは共に低電力
で駆動できる特長がある。またパワーＭＯＳＦＥＴはス
イッチング速度が速く、ＩＧＢＴは高耐圧下において低
損失である等多くの特長を有することから、近年多くの
産業分野で使用されている。
【０００３】たとえば、日経マグロウヒル社発行“日経
エレクトロニクス”の1986年 5月19日号、pp.165-188に
は、縦型絶縁ゲート型半導体装置の開発の焦点が低耐圧
品および高耐圧品に移行している旨が記載されており、
特に、高歩留りで製造コストの安いプレーナプロセスを
基本としたＤＭＯＳ型（二重拡散型）の縦型絶縁ゲート
型半導体装置が中心に述べられている。
エレクトロニクス”の1986年 5月19日号、pp.165-188に
は、縦型絶縁ゲート型半導体装置の開発の焦点が低耐圧
品および高耐圧品に移行している旨が記載されており、
特に、高歩留りで製造コストの安いプレーナプロセスを
基本としたＤＭＯＳ型（二重拡散型）の縦型絶縁ゲート
型半導体装置が中心に述べられている。
【０００４】さらに、この文献によれば、耐圧 100Ｖ以
下において開発の中心になっているパワーＭＯＳＦＥＴ
はそのオン抵抗の主成分であるチャネル抵抗の低減の努
力が続けられていることが言及されており、オン抵抗が
10ｍΩ程度まで低減されてきていることが記載されてい
る。そして、その理由として、チャネル長の短縮化，パ
ワーＭＯＳＦＥＴの製造に微細加工技術の適用，セル形
状の工夫等による面積当たりのチャネル幅の拡張等が挙
げられている。また、耐圧数100 Ｖ以上において開発の
中心になっているＩＧＢＴにおいてはラッチアップの原
因である寄生ＮＰＮトランジスタの作動を阻止すること
により可制御最大電流値を高くする努力が続けられてい
ることが言及されており、この方法としてｎ+ 型バッフ
ァ層の組み込み，ライフタイムキラーの導入，セル形状
の工夫によるｐ型ベース層に流入する正孔電流の低減等
によるｐ型ピンチ層内の横方向電圧降下の低減等が挙げ
られている。
下において開発の中心になっているパワーＭＯＳＦＥＴ
はそのオン抵抗の主成分であるチャネル抵抗の低減の努
力が続けられていることが言及されており、オン抵抗が
10ｍΩ程度まで低減されてきていることが記載されてい
る。そして、その理由として、チャネル長の短縮化，パ
ワーＭＯＳＦＥＴの製造に微細加工技術の適用，セル形
状の工夫等による面積当たりのチャネル幅の拡張等が挙
げられている。また、耐圧数100 Ｖ以上において開発の
中心になっているＩＧＢＴにおいてはラッチアップの原
因である寄生ＮＰＮトランジスタの作動を阻止すること
により可制御最大電流値を高くする努力が続けられてい
ることが言及されており、この方法としてｎ+ 型バッフ
ァ層の組み込み，ライフタイムキラーの導入，セル形状
の工夫によるｐ型ベース層に流入する正孔電流の低減等
によるｐ型ピンチ層内の横方向電圧降下の低減等が挙げ
られている。
【０００５】近年、パワーＭＯＳＦＥＴの普及に伴って
低損失化，低コスト化がさらに求められているが、二重
拡散層の形成条件の変更による短チャネル化は耐圧低下
やバラツキ増加の問題のために 1μｍ前後が限界であ
り、また微細加工技術やセル形状の工夫によるオン抵抗
低減は限界に達している。たとえば、特開昭 63-266882
号公報によると、ＤＭＯＳ型においては微細加工技術に
よりユニットセルの寸法を小さくしてもオン抵抗がそれ
以上減少しない極小点があり、その主原因がオン抵抗の
成分であるＪＦＥＴ抵抗の急激な増加であることが分か
っている。なお、そのオン抵抗が極小点をとるＤＭＯＳ
ユニットセルの寸法は、特開平 2-86136号公報に示され
ているように、現在の微細加工技術の下では15μｍ付近
である。
低損失化，低コスト化がさらに求められているが、二重
拡散層の形成条件の変更による短チャネル化は耐圧低下
やバラツキ増加の問題のために 1μｍ前後が限界であ
り、また微細加工技術やセル形状の工夫によるオン抵抗
低減は限界に達している。たとえば、特開昭 63-266882
号公報によると、ＤＭＯＳ型においては微細加工技術に
よりユニットセルの寸法を小さくしてもオン抵抗がそれ
以上減少しない極小点があり、その主原因がオン抵抗の
成分であるＪＦＥＴ抵抗の急激な増加であることが分か
っている。なお、そのオン抵抗が極小点をとるＤＭＯＳ
ユニットセルの寸法は、特開平 2-86136号公報に示され
ているように、現在の微細加工技術の下では15μｍ付近
である。
【０００６】一方、ＩＧＢＴにおいてもパワーＭＯＳＦ
ＥＴと同様に低損失化，低コスト化がさらに求められて
いるが、可制御最大電流値を高くする上述した従来の方
法はこれらの特性を犠牲にする場合が多い。その中で、
低損失化を犠牲にしない従来方法として、例えば特開昭
60-196974号公報に提案されるものがある。図22に示
す。この方法は、ｐ型ベース層8 内のソース層7 直下の
ピンチ層内に高不純物濃度層15を設け、このｐ型ピンチ
層の横方向抵抗ｒB3を低下させることにより電圧降下を
低減し、ＩＧＢＴの可制御最大電流値を向上させるもの
である。しかし、この方法はバッファ層の組み込み，ラ
イフタイムキラーの導入等に比べ低損失化を犠牲にする
ことはないが、それにより効果的にオン抵抗を低減する
ものではなく、また高不純物濃度層15の形成，配置制御
はかえって製造工程の煩雑化を招きコスト高となり、実
用的ではない。
ＥＴと同様に低損失化，低コスト化がさらに求められて
いるが、可制御最大電流値を高くする上述した従来の方
法はこれらの特性を犠牲にする場合が多い。その中で、
低損失化を犠牲にしない従来方法として、例えば特開昭
60-196974号公報に提案されるものがある。図22に示
す。この方法は、ｐ型ベース層8 内のソース層7 直下の
ピンチ層内に高不純物濃度層15を設け、このｐ型ピンチ
層の横方向抵抗ｒB3を低下させることにより電圧降下を
低減し、ＩＧＢＴの可制御最大電流値を向上させるもの
である。しかし、この方法はバッファ層の組み込み，ラ
イフタイムキラーの導入等に比べ低損失化を犠牲にする
ことはないが、それにより効果的にオン抵抗を低減する
ものではなく、また高不純物濃度層15の形成，配置制御
はかえって製造工程の煩雑化を招きコスト高となり、実
用的ではない。
【０００７】次に、一般的なＤＭＯＳ型の縦型絶縁ゲー
ト型半導体装置の構造とその製造方法に関して説明す
る。図9 は従来の基本的なＤＭＯＳ型の縦型絶縁ゲート
型半導体装置21の構造であり、半導体基板1 がｎ+ 型の
場合はパワーＭＯＳＦＥＴ22、ｐ+ 型の場合はＩＧＢＴ
23に相当する。パワーＭＯＳＦＥＴ22の場合を例にとっ
て、図9 に示す縦型絶縁ゲート型半導体装置21の製造方
法を、その主要な製造工程における断面構造を示す図12
〜図15及び図9 に従って次に説明する。
ト型半導体装置の構造とその製造方法に関して説明す
る。図9 は従来の基本的なＤＭＯＳ型の縦型絶縁ゲート
型半導体装置21の構造であり、半導体基板1 がｎ+ 型の
場合はパワーＭＯＳＦＥＴ22、ｐ+ 型の場合はＩＧＢＴ
23に相当する。パワーＭＯＳＦＥＴ22の場合を例にとっ
て、図9 に示す縦型絶縁ゲート型半導体装置21の製造方
法を、その主要な製造工程における断面構造を示す図12
〜図15及び図9 に従って次に説明する。
【０００８】このパワーＭＯＳＦＥＴ22は、まず図12に
示されるように、ｎ+ 型の単結晶シリコンからなる半導
体基板1 の主面にｎ- 型シリコンからなるエピタキシャ
ル層2 が設けられたウエハ20を用意する。次に、図13に
示されるように、熱酸化によりウエハ20の主表面に酸化
膜50を形成し、選択イオン注入と熱拡散によりボロンを
拡散し、ディープｐウエル60を形成する。
示されるように、ｎ+ 型の単結晶シリコンからなる半導
体基板1 の主面にｎ- 型シリコンからなるエピタキシャ
ル層2 が設けられたウエハ20を用意する。次に、図13に
示されるように、熱酸化によりウエハ20の主表面に酸化
膜50を形成し、選択イオン注入と熱拡散によりボロンを
拡散し、ディープｐウエル60を形成する。
【０００９】次に、酸化膜50を除去した後、図14に示さ
れるように熱酸化によりウエハ20の主表面にゲート酸化
膜3 を形成し、このゲート酸化膜3 上にポリシリコン膜
を形成する。このポリシリコン膜は隣接した２つのディ
ープｐウエル60から等距離だけ離間した中央部にその一
部が残るようにパターニングすることによりゲート電極
4 とする。そして、このゲート電極4 をマスクとして選
択イオン注入と熱拡散によりボロンを拡散してｐウエル
61を形成するのと同時に、このｐウエル61とディープｐ
ウエル60は重なって１つの複合ｐウエル62を成す。この
際、ｐウエル61はゲート電極4 の端部から内部に向かっ
て横方向拡散して横方向の接合深さＬP1を与え、また複
合ｐウエル62が形成されることによりエピタキシャル層
2 内にドリフト領域6 が形成される。
れるように熱酸化によりウエハ20の主表面にゲート酸化
膜3 を形成し、このゲート酸化膜3 上にポリシリコン膜
を形成する。このポリシリコン膜は隣接した２つのディ
ープｐウエル60から等距離だけ離間した中央部にその一
部が残るようにパターニングすることによりゲート電極
4 とする。そして、このゲート電極4 をマスクとして選
択イオン注入と熱拡散によりボロンを拡散してｐウエル
61を形成するのと同時に、このｐウエル61とディープｐ
ウエル60は重なって１つの複合ｐウエル62を成す。この
際、ｐウエル61はゲート電極4 の端部から内部に向かっ
て横方向拡散して横方向の接合深さＬP1を与え、また複
合ｐウエル62が形成されることによりエピタキシャル層
2 内にドリフト領域6 が形成される。
【００１０】次に、図15に示されるようにウエハ20の主
表面において、ゲート電極4 と図示しないレジスト膜と
をマスクとして選択イオン注入と熱拡散によりリンを拡
散しｎ+ 型ソース層7 を形成すると同時に、いわゆるＤ
ＳＡ(Diffusion Self Alignment)技術と二重拡散により
チャネル9 が形成される。この時、ｐウエル61はゲート
電極4 の端部から内部に向かってさらに横方向拡散が進
んで横方向の接合深さはＬP10 に増加し、一方ｎ+ 型ソ
ース層7 はゲート電極4 の端部から内部に向かって横方
向拡散して横方向の接合深さＬN10 を与えるため、チャ
ネル9 のチャネル長ＬCH1 は次の数１で与えられる。
表面において、ゲート電極4 と図示しないレジスト膜と
をマスクとして選択イオン注入と熱拡散によりリンを拡
散しｎ+ 型ソース層7 を形成すると同時に、いわゆるＤ
ＳＡ(Diffusion Self Alignment)技術と二重拡散により
チャネル9 が形成される。この時、ｐウエル61はゲート
電極4 の端部から内部に向かってさらに横方向拡散が進
んで横方向の接合深さはＬP10 に増加し、一方ｎ+ 型ソ
ース層7 はゲート電極4 の端部から内部に向かって横方
向拡散して横方向の接合深さＬN10 を与えるため、チャ
ネル9 のチャネル長ＬCH1 は次の数１で与えられる。
【００１１】
【数１】ＬCH1 ＝ＬP10 −ＬN10 またこの時、複合ｐウエル62からｎ+ 型ソース層7 を除
いた領域であるｐ型ベース層8 が形成され、このｐ型ベ
ース層8 はｐウエル61の一部であるｐ型ピンチ層14とデ
ィープｐウエル60の底部から成る。
いた領域であるｐ型ベース層8 が形成され、このｐ型ベ
ース層8 はｐウエル61の一部であるｐ型ピンチ層14とデ
ィープｐウエル60の底部から成る。
【００１２】次に、図9 に示されるようにウエハ20の主
表面において、ｐ型ベース層8 の中央部表面に図示しな
いレジスト膜をマスクとする選択イオン注入と熱拡散に
よりボロンを拡散しｐ+ 型ベースコンタクト層10を形成
する。つづいてウエハ20の主表面に層間絶縁膜11を形成
し、この層間絶縁膜11にｎ+ 型ソース層7 およびｐ+ 型
ベースコンタクト層10の一部を露出させるための穴開け
を行う。そして、このｎ+ 型ソース層7 およびｐ+ 型ベ
ースコンタクト層10に対してオーミック接触するアルミ
等によるソース電極12をウエハ20の主表面に形成し、図
示しない表面保護膜を形成する。さらに、半導体基板1
の裏面には、ｎ+ 型基板1 にオーミック接触する例えば
Ｔｉ／Ｎｉ／Ａｕ等よりなるドレイン電極13を形成し
て、ＤＭＯＳ構造のパワーＭＯＳＦＥＴ22を製造する。
なお、以上の説明は半導体基板1 をｎ+ 型としたパワー
ＭＯＳＦＥＴ22の場合の製造方法であるが、半導体基板
1 をｐ+ 型としたＩＧＢＴ23の場合もその製造方法は同
一である。
表面において、ｐ型ベース層8 の中央部表面に図示しな
いレジスト膜をマスクとする選択イオン注入と熱拡散に
よりボロンを拡散しｐ+ 型ベースコンタクト層10を形成
する。つづいてウエハ20の主表面に層間絶縁膜11を形成
し、この層間絶縁膜11にｎ+ 型ソース層7 およびｐ+ 型
ベースコンタクト層10の一部を露出させるための穴開け
を行う。そして、このｎ+ 型ソース層7 およびｐ+ 型ベ
ースコンタクト層10に対してオーミック接触するアルミ
等によるソース電極12をウエハ20の主表面に形成し、図
示しない表面保護膜を形成する。さらに、半導体基板1
の裏面には、ｎ+ 型基板1 にオーミック接触する例えば
Ｔｉ／Ｎｉ／Ａｕ等よりなるドレイン電極13を形成し
て、ＤＭＯＳ構造のパワーＭＯＳＦＥＴ22を製造する。
なお、以上の説明は半導体基板1 をｎ+ 型としたパワー
ＭＯＳＦＥＴ22の場合の製造方法であるが、半導体基板
1 をｐ+ 型としたＩＧＢＴ23の場合もその製造方法は同
一である。
【００１３】次に、チャネル部分とその近傍の構造を詳
細に説明するために、図9 に示された従来のＤＭＯＳ型
の縦型絶縁ゲート型半導体装置21の断面構造図のうち、
チャネル9 の部分を中心とした部分拡大図を図17に示
す。また図17には、併せてｎ- 型エピタキシャル層2 の
表面のＡ−Ａ’線に沿った横方向の正味の不純物密度分
布（以下、アクセプタ不純物密度とドナー不純物密度の
差の絶対値を正味の不純物密度と定義し、ドナー不純物
密度よりアクセプタ不純物密度の方が高い場合は正味の
アクセプタ不純物密度、その逆の場合は正味のドナー不
純物密度と定義する）と、ｎ+ 型ソース層7 及びｐ型ベ
ース層8 の一部を成すｐ型ピンチ層14を横切るＢ−Ｂ’
線に沿った縦方向の正味の不純物密度分布とを示す。
細に説明するために、図9 に示された従来のＤＭＯＳ型
の縦型絶縁ゲート型半導体装置21の断面構造図のうち、
チャネル9 の部分を中心とした部分拡大図を図17に示
す。また図17には、併せてｎ- 型エピタキシャル層2 の
表面のＡ−Ａ’線に沿った横方向の正味の不純物密度分
布（以下、アクセプタ不純物密度とドナー不純物密度の
差の絶対値を正味の不純物密度と定義し、ドナー不純物
密度よりアクセプタ不純物密度の方が高い場合は正味の
アクセプタ不純物密度、その逆の場合は正味のドナー不
純物密度と定義する）と、ｎ+ 型ソース層7 及びｐ型ベ
ース層8 の一部を成すｐ型ピンチ層14を横切るＢ−Ｂ’
線に沿った縦方向の正味の不純物密度分布とを示す。
【００１４】ここで、ＤＳＡ技術と二重拡散にて形成さ
れるチャネル9 のチャネル長ＬCH1 （例えば１μｍ）
は、数１で示されるように、ｐウエル61とｎ+ 型ソース
層7 の横方向拡散の各接合深さＬP10 ，ＬN10 の差で与
えられる。また図17に示されるように、Ａ−Ａ’線に沿
った正味の不純物密度はチャネル9 の部分で急激に変化
しており、チャネル9 内のある位置で正味の最大アクセ
プタ不純物密度ＮACP1をとり、上に凸の分布形状を呈す
る。一方、Ｂ−Ｂ’線に沿った正味の不純物密度はｐ型
ピンチ層14の部分で急激に変化しており、ｐ型ピンチ層
14内のある位置で正味の最大アクセプタ不純物密度Ｎ
APP1をとり、上に凸の分布形状を呈する。
れるチャネル9 のチャネル長ＬCH1 （例えば１μｍ）
は、数１で示されるように、ｐウエル61とｎ+ 型ソース
層7 の横方向拡散の各接合深さＬP10 ，ＬN10 の差で与
えられる。また図17に示されるように、Ａ−Ａ’線に沿
った正味の不純物密度はチャネル9 の部分で急激に変化
しており、チャネル9 内のある位置で正味の最大アクセ
プタ不純物密度ＮACP1をとり、上に凸の分布形状を呈す
る。一方、Ｂ−Ｂ’線に沿った正味の不純物密度はｐ型
ピンチ層14の部分で急激に変化しており、ｐ型ピンチ層
14内のある位置で正味の最大アクセプタ不純物密度Ｎ
APP1をとり、上に凸の分布形状を呈する。
【００１５】ここで、ＤＳＡ技術と二重拡散により形成
されるｎチャネル型縦型絶縁ゲート型半導体装置の拡散
層において、チャネル内の正味の最大アクセプタ不純物
密度ＮACP とｐ型ピンチ層内の正味の最大アクセプタ不
純物密度ＮAPP の間には、実験的に図18に示すように直
線関係があることがわかっており、その関係は数２で与
えられる。
されるｎチャネル型縦型絶縁ゲート型半導体装置の拡散
層において、チャネル内の正味の最大アクセプタ不純物
密度ＮACP とｐ型ピンチ層内の正味の最大アクセプタ不
純物密度ＮAPP の間には、実験的に図18に示すように直
線関係があることがわかっており、その関係は数２で与
えられる。
【００１６】
【数２】ＮACP ＝ (1/5)・ＮAPP 数２においてＮAPP に比べてＮACP が小さくなる原因
は、ＮAPP は不純物の１次元的な縦方向拡散で規定され
るのに対して、ＮACP は２次元的に発散する横方向拡散
で規定され、しかも横方向拡散についてはシリコンとゲ
ート酸化膜の界面で偏析現象の影響を受けるためであ
る。
は、ＮAPP は不純物の１次元的な縦方向拡散で規定され
るのに対して、ＮACP は２次元的に発散する横方向拡散
で規定され、しかも横方向拡散についてはシリコンとゲ
ート酸化膜の界面で偏析現象の影響を受けるためであ
る。
【００１７】また、縦型絶縁ゲート型半導体装置がオン
するときのゲート電圧で定義される閾電圧ＶTHは、明ら
かにチャネルがオンする条件に等しい。また、閾電圧Ｖ
THはＭＯＳキャパシタの界面において反転状態が開始す
る時のゲート電圧に等しいから、A.S.Grobe 著 "Physic
s and Technology of SemiconductorDevices" (JohnWil
ey and Sons 社が1967年に発行）の 288，333 ページを
参照して、シリコンがｐ型の場合の閾電圧ＶTHは数３で
与えられる。
するときのゲート電圧で定義される閾電圧ＶTHは、明ら
かにチャネルがオンする条件に等しい。また、閾電圧Ｖ
THはＭＯＳキャパシタの界面において反転状態が開始す
る時のゲート電圧に等しいから、A.S.Grobe 著 "Physic
s and Technology of SemiconductorDevices" (JohnWil
ey and Sons 社が1967年に発行）の 288，333 ページを
参照して、シリコンがｐ型の場合の閾電圧ＶTHは数３で
与えられる。
【００１８】
【数３】 ＶTH＝（4 ＫS ε0 ｑＮA φFp）1/2 ×（ (ｔox／（Ｋ0 ε0 ) ） ＋ 2φFp＋ＶFB ただし、数３においてＫS はシリコンの比誘電率、ε0
は真空の誘電率、ｑは電荷素量、ＮA はシリコン中の正
味のアクセプタ不純物密度、φFpはシリコン中のフェル
ミポテンシャル、ｔoxはゲート酸化膜の厚さ、Ｋ0 は酸
化膜の比誘電率、そしてＶFBはフラットバンド電圧であ
る。
は真空の誘電率、ｑは電荷素量、ＮA はシリコン中の正
味のアクセプタ不純物密度、φFpはシリコン中のフェル
ミポテンシャル、ｔoxはゲート酸化膜の厚さ、Ｋ0 は酸
化膜の比誘電率、そしてＶFBはフラットバンド電圧であ
る。
【００１９】ここでゲート酸化膜の厚さｔoxを 100nm，
ゲート電極をｎ+ 型ポリシリコンとし、各パラメータを
数３に代入して求めた閾電圧ＶTHとシリコン中の正味の
アクセプタ不純物密度ＮA の関係を図19に示す。縦型絶
縁ゲート型半導体装置の使用条件から、閾電圧ＶTHを例
えば 2Ｖとすると図19のＡ点に対応するため、ＮA を2
×1016cm-3に設定する必要がある。
ゲート電極をｎ+ 型ポリシリコンとし、各パラメータを
数３に代入して求めた閾電圧ＶTHとシリコン中の正味の
アクセプタ不純物密度ＮA の関係を図19に示す。縦型絶
縁ゲート型半導体装置の使用条件から、閾電圧ＶTHを例
えば 2Ｖとすると図19のＡ点に対応するため、ＮA を2
×1016cm-3に設定する必要がある。
【００２０】
【数４】ＶTH＝ 2〔Ｖ〕
【００２１】
【数５】ＮA ＝ 2×1016〔cm-3〕 ここで、図18におけるチャネル内の正味の最大アクセプ
タ不純物密度ＮACP と図19におけるシリコン中の正味の
アクセプタ不純物密度ＮA が等しいと仮定すると、図19
のＡ点には図18のＢ点が対応する。
タ不純物密度ＮACP と図19におけるシリコン中の正味の
アクセプタ不純物密度ＮA が等しいと仮定すると、図19
のＡ点には図18のＢ点が対応する。
【００２２】
【数６】ＮACP ＝ＮA すなわち、図18においてＮACP が 2×1016cm-3のときｐ
型ピンチ層内の正味の最大アクセプタ不純物密度ＮAPP
は数２より 1×1017cm-3である。
型ピンチ層内の正味の最大アクセプタ不純物密度ＮAPP
は数２より 1×1017cm-3である。
【００２３】
【数７】ＮAPP ＝ 1×1017cm-3 このように図18，19を用いて数４〜７にて説明したよう
に、従来のＤＳＡ技術と二重拡散により作製する縦型絶
縁ゲート型半導体装置において、閾電圧ＶTHとｐ型ピン
チ層内の正味の最大アクセプタ不純物密度ＮAPP は従属
変数の関係にあり、互いに独立に設定されない。また、
ｐ型ピンチ層内の正味の最大アクセプタ不純物密度Ｎ
APP とユニットセル当たりのｐ型ピンチ層の横方向抵抗
ｒB との間には図20に示す関係がある。なお図20には、
ユニットセルの形状が15μm 角の四角形セル、ｐ型ピン
チ層の厚さは 2μm 、ｐ型ピンチ層の横方向拡散の端部
からｐ+ 型ベースコンタクト層下部までの長さは4μm
と仮定した場合の関係を示している。従って、図18，1
9，20より明らかなようにＶTHとｒB も互いに独立に設
定されることはない。
に、従来のＤＳＡ技術と二重拡散により作製する縦型絶
縁ゲート型半導体装置において、閾電圧ＶTHとｐ型ピン
チ層内の正味の最大アクセプタ不純物密度ＮAPP は従属
変数の関係にあり、互いに独立に設定されない。また、
ｐ型ピンチ層内の正味の最大アクセプタ不純物密度Ｎ
APP とユニットセル当たりのｐ型ピンチ層の横方向抵抗
ｒB との間には図20に示す関係がある。なお図20には、
ユニットセルの形状が15μm 角の四角形セル、ｐ型ピン
チ層の厚さは 2μm 、ｐ型ピンチ層の横方向拡散の端部
からｐ+ 型ベースコンタクト層下部までの長さは4μm
と仮定した場合の関係を示している。従って、図18，1
9，20より明らかなようにＶTHとｒB も互いに独立に設
定されることはない。
【００２４】以上図18，図19及び図20に基づいて説明し
た内容を、図9 及び図17に示す縦型絶縁ゲート型半導体
装置21に適用した場合、閾電圧ＶTHを 2Ｖ程度に低く押
さえるためには、数４〜７に示したように、ｐ型ピンチ
層14内の正味の最大アクセプタ不純物密度ＮAPP1を 1×
1017cm-3に設定するようにｐ型ベース層8 をつくりこむ
必要がある。この値は図20中のＥ点に相当し、ユニット
セル当たりのｐ型ピンチ層14の横方向抵抗ｒB1は 442Ω
と高く設定されることとなる。
た内容を、図9 及び図17に示す縦型絶縁ゲート型半導体
装置21に適用した場合、閾電圧ＶTHを 2Ｖ程度に低く押
さえるためには、数４〜７に示したように、ｐ型ピンチ
層14内の正味の最大アクセプタ不純物密度ＮAPP1を 1×
1017cm-3に設定するようにｐ型ベース層8 をつくりこむ
必要がある。この値は図20中のＥ点に相当し、ユニット
セル当たりのｐ型ピンチ層14の横方向抵抗ｒB1は 442Ω
と高く設定されることとなる。
【００２５】
【数８】ｒB1＝ 442〔Ω／セル〕
【００２６】
【発明が解決しようとする課題】即ち本願発明の目的
は、ＤＳＡ技術と二重拡散により作製する縦型絶縁ゲー
ト型半導体装置において、閾電圧ＶTHを低く抑えるとと
もに二重拡散により形成されるピンチ層の横方向抵抗ｒ
B を小さくするという相反する条件を満足することがで
きると同時に、効果的にオン抵抗を低減させることがで
きる縦型絶縁ゲート型半導体装置の構造とその製造方法
を提供することにある。
は、ＤＳＡ技術と二重拡散により作製する縦型絶縁ゲー
ト型半導体装置において、閾電圧ＶTHを低く抑えるとと
もに二重拡散により形成されるピンチ層の横方向抵抗ｒ
B を小さくするという相反する条件を満足することがで
きると同時に、効果的にオン抵抗を低減させることがで
きる縦型絶縁ゲート型半導体装置の構造とその製造方法
を提供することにある。
【００２７】次に、パワーＭＯＳＦＥＴの場合とＩＧＢ
Ｔの場合に分けて、これを詳細に説明する。まず、図9
に示す縦型絶縁ゲート型半導体装置21において半導体基
板1 がｎ+ 型であるパワーＭＯＳＦＥＴ22の場合につい
て、図10を参照して説明する。パワーＭＯＳＦＥＴ22の
オン抵抗ｒONは、次式に示す様にその主な抵抗成分の和
で与えられる。
Ｔの場合に分けて、これを詳細に説明する。まず、図9
に示す縦型絶縁ゲート型半導体装置21において半導体基
板1 がｎ+ 型であるパワーＭＯＳＦＥＴ22の場合につい
て、図10を参照して説明する。パワーＭＯＳＦＥＴ22の
オン抵抗ｒONは、次式に示す様にその主な抵抗成分の和
で与えられる。
【００２８】
【数９】ｒON＝ｒCH1 ＋ｒAN1 ＋ｒJFET＋ｒSUB 数９において、ｒCH1 はチャネル抵抗、ｒAN1 はアキュ
ムレーション層とネック部から成る分布抵抗、ｒJFETは
ＪＦＥＴ抵抗、ｒSUB は基板抵抗である。これらの抵抗
成分がオン抵抗に占める割合はブレークダウン電圧の条
件により大きく変化する。例えば、『Solid State Tech
nology』，1985年11月号 121〜128 ページに掲載され
た、C. Frank Wheatley とGary M. Dolny 著、"COMFET
−The Ultimate Power Device; A General Study of Po
wer Devices"にはＤＭＯＳ構造のパワーＭＯＳＦＥＴに
おいて、ブレークダウン電圧ＢＶDSS と特性オン抵抗Ｒ
ONS とその主な抵抗成分の関係が記載されており、その
関係を示したグラフを図21に引用する。図21より 100Ｖ
以下においては、チャネル抵抗ｒCHが特に支配的になる
ことがわかる。
ムレーション層とネック部から成る分布抵抗、ｒJFETは
ＪＦＥＴ抵抗、ｒSUB は基板抵抗である。これらの抵抗
成分がオン抵抗に占める割合はブレークダウン電圧の条
件により大きく変化する。例えば、『Solid State Tech
nology』，1985年11月号 121〜128 ページに掲載され
た、C. Frank Wheatley とGary M. Dolny 著、"COMFET
−The Ultimate Power Device; A General Study of Po
wer Devices"にはＤＭＯＳ構造のパワーＭＯＳＦＥＴに
おいて、ブレークダウン電圧ＢＶDSS と特性オン抵抗Ｒ
ONS とその主な抵抗成分の関係が記載されており、その
関係を示したグラフを図21に引用する。図21より 100Ｖ
以下においては、チャネル抵抗ｒCHが特に支配的になる
ことがわかる。
【００２９】また、上述のように耐圧 100Ｖ以下におい
て開発の中心となっているパワーＭＯＳＦＥＴでは、そ
のドレイン・ソース間に自動的に内蔵される逆導通ダイ
オードを利用したスイッチング応用がＰＷＭ制御に利用
されているが、その場合において逆導通状態から順導通
状態に遷移する際に問題が生じる。この時に起こる現象
を図10を参照して説明する。正孔がｐ型ピンチ層14に流
入して横方向抵抗ｒB1を流れると電圧降下ＶB1を生じる
こととなる。従来は閾電圧ＶTHを低く抑えようとすると
ピンチ層14の横方向抵抗ｒB1は高くなり、ここでの電圧
降下ＶB1は大きくなる。このように電圧降下ＶB1が大き
いとｎ- 型エピタキシャル層2 −ｐ型ベース層8 −ｎ+
型ソース層7 からなる寄生ｎｐｎトランジスタがオンさ
れ、それにより大電流がドレイン・ソース間に流れてパ
ワーＭＯＳＦＥＴ22が破壊されるという問題が発生す
る。
て開発の中心となっているパワーＭＯＳＦＥＴでは、そ
のドレイン・ソース間に自動的に内蔵される逆導通ダイ
オードを利用したスイッチング応用がＰＷＭ制御に利用
されているが、その場合において逆導通状態から順導通
状態に遷移する際に問題が生じる。この時に起こる現象
を図10を参照して説明する。正孔がｐ型ピンチ層14に流
入して横方向抵抗ｒB1を流れると電圧降下ＶB1を生じる
こととなる。従来は閾電圧ＶTHを低く抑えようとすると
ピンチ層14の横方向抵抗ｒB1は高くなり、ここでの電圧
降下ＶB1は大きくなる。このように電圧降下ＶB1が大き
いとｎ- 型エピタキシャル層2 −ｐ型ベース層8 −ｎ+
型ソース層7 からなる寄生ｎｐｎトランジスタがオンさ
れ、それにより大電流がドレイン・ソース間に流れてパ
ワーＭＯＳＦＥＴ22が破壊されるという問題が発生す
る。
【００３０】即ち、本発明の目的は、縦型絶縁ゲート型
半導体装置がパワーＭＯＳＦＥＴである場合には、閾電
圧を低く抑える場合であってもピンチ層の横方向抵抗は
小さくしてスイッチング時における寄生ｎｐｎトランジ
スタオン動作による破壊を防止すると共に、チャネル抵
抗ｒCHを低減させオン抵抗も効果的に小さくすることに
ある。
半導体装置がパワーＭＯＳＦＥＴである場合には、閾電
圧を低く抑える場合であってもピンチ層の横方向抵抗は
小さくしてスイッチング時における寄生ｎｐｎトランジ
スタオン動作による破壊を防止すると共に、チャネル抵
抗ｒCHを低減させオン抵抗も効果的に小さくすることに
ある。
【００３１】一方、図9 に示す縦型絶縁ゲート型半導体
装置21において半導体基板1 がｐ+ 型であるＩＧＢＴ23
の場合について、図11を参照して説明する。ＩＧＢＴ23
の可制御最大電流値を決定する主要因はｐ型ピンチ層14
の横方向抵抗ｒB1に流れる正孔電流ｉB1（流れ経路71で
示す）により発生する電圧降下ＶB1であり、このＶB1が
ｐ型ベース層8 とｎ+型ソース層7 の接合部に形成され
るダイオード73を順バイアスする。ＶB1が十分大きくな
りダイオード73が導通すると、ｐ+ 型基板1 −ｎ- 型エ
ピタキシャル層2 −ｐ型ベース層8 −ｎ+ 型ソース層7
で構成される寄生ｐｎｐｎ型サイリスタがターンオン
し、ラッチアップが発生する。このときのラッチアップ
電流値ＩL は以下のようにして求められる。
装置21において半導体基板1 がｐ+ 型であるＩＧＢＴ23
の場合について、図11を参照して説明する。ＩＧＢＴ23
の可制御最大電流値を決定する主要因はｐ型ピンチ層14
の横方向抵抗ｒB1に流れる正孔電流ｉB1（流れ経路71で
示す）により発生する電圧降下ＶB1であり、このＶB1が
ｐ型ベース層8 とｎ+型ソース層7 の接合部に形成され
るダイオード73を順バイアスする。ＶB1が十分大きくな
りダイオード73が導通すると、ｐ+ 型基板1 −ｎ- 型エ
ピタキシャル層2 −ｐ型ベース層8 −ｎ+ 型ソース層7
で構成される寄生ｐｎｐｎ型サイリスタがターンオン
し、ラッチアップが発生する。このときのラッチアップ
電流値ＩL は以下のようにして求められる。
【００３２】前述した15μm 角の四角形セルにおいて、
ラッチアップが発生する条件は図11のダイオード73が順
方向に導通する条件に等しく、例えば 150℃における順
方向電圧は約 0.3Ｖであり、電圧降下ＶB1が 0.3Ｖに達
したときにラッチアップが発生する。
ラッチアップが発生する条件は図11のダイオード73が順
方向に導通する条件に等しく、例えば 150℃における順
方向電圧は約 0.3Ｖであり、電圧降下ＶB1が 0.3Ｖに達
したときにラッチアップが発生する。
【００３３】
【数１０】ＶB1＝ 0.3〔Ｖ〕 このとき、ｐ型ピンチ層14の横方向抵抗ｒB1に流れるセ
ル１個当たりの正孔電流ｉB1は、数９，１０より次のよ
うになる。
ル１個当たりの正孔電流ｉB1は、数９，１０より次のよ
うになる。
【００３４】
【数１１】 ｉB1＝ＶB1／ｒB1＝ 0.3〔Ｖ〕／ 442〔Ω〕 ＝6.79×10-4〔Ａ〕 ここで、15μm 角の四角形セルは 1cm2 当たり4.44×10
5 個集積されるから、1cm2 当たりのｐ型ピンチ層の横
方向抵抗に流れる正孔電流ＩB1は数１２で与えられる。
5 個集積されるから、1cm2 当たりのｐ型ピンチ層の横
方向抵抗に流れる正孔電流ＩB1は数１２で与えられる。
【００３５】
【数１２】ＩB1＝ｉB1×4.44×105＝ 301〔Ａ／cm2 〕 ところで、ＩＧＢＴ23のドレイン電流ＩD は流れ経路70
で示す電子電流ＩE ，流れ経路71で示すｐ型ピンチ層の
横方向に流れる正孔電流ＩB1，及び流れ経路72で示すｐ
型ベース層の底面から流入する正孔電流ＩW1の総和で与
えられるから、ＩD ＝ＩE ＋ＩB1＋ＩW1である。そし
て、実験的にＩB1≒ＩW1であることがわかっている。従
って、
で示す電子電流ＩE ，流れ経路71で示すｐ型ピンチ層の
横方向に流れる正孔電流ＩB1，及び流れ経路72で示すｐ
型ベース層の底面から流入する正孔電流ＩW1の総和で与
えられるから、ＩD ＝ＩE ＋ＩB1＋ＩW1である。そし
て、実験的にＩB1≒ＩW1であることがわかっている。従
って、
【００３６】
【数１３】ＩD ＝ＩE ＋ 2×ＩB1 縦方向に形成されるｐｎｐトランジスタのコレクタ電流
は 2×ＩB1，ベース電流はＩE で与えられるから電流利
得ｈFEを３とすると、ラッチアップ時のドレイン電流に
当たるラッチアップ電流値ＩL は、数１２，１３より、
は 2×ＩB1，ベース電流はＩE で与えられるから電流利
得ｈFEを３とすると、ラッチアップ時のドレイン電流に
当たるラッチアップ電流値ＩL は、数１２，１３より、
【００３７】
【数１４】ＩL ≒ 800〔Ａ／cm2 〕 となり、このＩL にて可制御最大電流値が決定されてし
まうことになる。なお、実際にはＩＧＢＴのチップ全面
に一様に電流が流れないため、数１４が示す値に比べて
実際のラッチアップ電流値の方が小さい。
まうことになる。なお、実際にはＩＧＢＴのチップ全面
に一様に電流が流れないため、数１４が示す値に比べて
実際のラッチアップ電流値の方が小さい。
【００３８】この問題を回避するには、ドレイン電流が
増加してもＶB1が十分小さければよく、ｐ型ピンチ層14
の横方向抵抗ｒB1を低減するか、正孔電流を低減するこ
とが効果的である。正孔電流を低減することはＩＧＢＴ
のオン抵抗を増大させてその特性を犠牲にすることにな
るが、ｐ型ピンチ層14の横方向抵抗ｒB1を低減すること
はそれ自体はオン抵抗の増加等の直接的な問題は生じな
い。しかし、二重拡散を用いてｐ型ピンチ層を形成する
ために、ｐ型ピンチ層14の横方向抵抗ｒB1を低減させよ
うとすれば上述の如く閾電圧が高くなるという間接的な
問題が発生することとなる。そのため何らかの対策が必
要となる。
増加してもＶB1が十分小さければよく、ｐ型ピンチ層14
の横方向抵抗ｒB1を低減するか、正孔電流を低減するこ
とが効果的である。正孔電流を低減することはＩＧＢＴ
のオン抵抗を増大させてその特性を犠牲にすることにな
るが、ｐ型ピンチ層14の横方向抵抗ｒB1を低減すること
はそれ自体はオン抵抗の増加等の直接的な問題は生じな
い。しかし、二重拡散を用いてｐ型ピンチ層を形成する
ために、ｐ型ピンチ層14の横方向抵抗ｒB1を低減させよ
うとすれば上述の如く閾電圧が高くなるという間接的な
問題が発生することとなる。そのため何らかの対策が必
要となる。
【００３９】また、ＩＧＢＴにおいてもオン抵抗を低減
するためにチャネル抵抗の低減の効果があることは言う
までもない。即ち、本発明の目的は、縦型絶縁ゲート型
半導体装置がＩＧＢＴである場合には、閾電圧を低く抑
える場合であってもピンチ層の横方向抵抗は小さくして
可制御最大電流値を高くすると共に、チャネル抵抗ｒCH
を低減させオン抵抗も効果的に小さくすることにある。
するためにチャネル抵抗の低減の効果があることは言う
までもない。即ち、本発明の目的は、縦型絶縁ゲート型
半導体装置がＩＧＢＴである場合には、閾電圧を低く抑
える場合であってもピンチ層の横方向抵抗は小さくして
可制御最大電流値を高くすると共に、チャネル抵抗ｒCH
を低減させオン抵抗も効果的に小さくすることにある。
【００４０】
【課題を解決するための手段】上記目的を達成するため
に、本発明による縦型絶縁ゲート型半導体装置とその製
造方法はその一部が従来とは異なり、閾電圧とピンチ層
の横方向抵抗を独立に制御し、さらに二重拡散条件の制
約を受けずにチャネル長を短縮するために、チャネルを
含む半導体層の表層部に不純物を拡散して閾電圧を低下
させるとともにアキュムレーション層とネック部から成
る分布抵抗も減少させ、かつ二重拡散時にピンチ層を形
成するための不純物拡散の量を従来より多くしてピンチ
層の横方向抵抗を低減することを基本的思想としてい
る。
に、本発明による縦型絶縁ゲート型半導体装置とその製
造方法はその一部が従来とは異なり、閾電圧とピンチ層
の横方向抵抗を独立に制御し、さらに二重拡散条件の制
約を受けずにチャネル長を短縮するために、チャネルを
含む半導体層の表層部に不純物を拡散して閾電圧を低下
させるとともにアキュムレーション層とネック部から成
る分布抵抗も減少させ、かつ二重拡散時にピンチ層を形
成するための不純物拡散の量を従来より多くしてピンチ
層の横方向抵抗を低減することを基本的思想としてい
る。
【００４１】すなわち、その概要を簡単に説明すれば、
本発明になる縦型絶縁ゲート型半導体装置は、高不純物
濃度の半導体基板と、該半導体基板の一主表面側に、該
半導体基板よりも低不純物濃度に形成された第１導電型
の半導体層と、この半導体層の表面を主表面として該主
表面上にゲート電極を含んで形成された絶縁ゲート構造
と、該ゲート電極の端面近傍の前記半導体層の表面にチ
ャネルを形成すべく、該ゲート電極と自己整合的に順次
第２導電型と第１導電型の不純物を前記主表面より二重
拡散して形成された第２導電型のウエルと第１導電型の
ソース層と、前記半導体層の前記チャネルを含む表層部
に前記第２導電型のウエルの深さに比べて浅い深さで形
成され、前記ウエルの横方向における接合深さ及び前記
チャネルにおける正味の第２導電型不純物密度を規定す
る第１導電型の不純物拡散層とを備えることを特徴とし
ている。
本発明になる縦型絶縁ゲート型半導体装置は、高不純物
濃度の半導体基板と、該半導体基板の一主表面側に、該
半導体基板よりも低不純物濃度に形成された第１導電型
の半導体層と、この半導体層の表面を主表面として該主
表面上にゲート電極を含んで形成された絶縁ゲート構造
と、該ゲート電極の端面近傍の前記半導体層の表面にチ
ャネルを形成すべく、該ゲート電極と自己整合的に順次
第２導電型と第１導電型の不純物を前記主表面より二重
拡散して形成された第２導電型のウエルと第１導電型の
ソース層と、前記半導体層の前記チャネルを含む表層部
に前記第２導電型のウエルの深さに比べて浅い深さで形
成され、前記ウエルの横方向における接合深さ及び前記
チャネルにおける正味の第２導電型不純物密度を規定す
る第１導電型の不純物拡散層とを備えることを特徴とし
ている。
【００４２】また本発明になる縦型絶縁ゲート型半導体
装置の製造方法は、高不純物密度の半導体基板の一主面
に第１導電型の低不純物密度の半導体層を形成し、この
半導体層の表面を主表面としてその表層部に第１導電型
の不純物を拡散する表層部拡散工程と、前記主表面の表
面を酸化してゲート酸化膜とし、このゲート酸化膜上に
ゲート電極を形成するゲート形成工程と、前記主表面の
半導体層表面にチャネルを形成すべく、前記ゲート電極
をマスクとして自己整合的に順次第２導電型と第１導電
型の不純物を前記主表面より二重拡散し、この二重拡散
と前記表層部拡散工程によりチャネルの長さを規定する
と同時に、比較的高不純物密度の第２導電型のベース層
と高不純物密度の第１導電型のソース層を形成する二重
拡散工程と、前記ソース層および前記ベース層に共に電
気的に接触するソース電極と、前記半導体基板の他主面
側に電気的に接触するドレイン電極とを形成するソー
ス，ドレイン電極形成工程とを含むことを特徴としてい
る。
装置の製造方法は、高不純物密度の半導体基板の一主面
に第１導電型の低不純物密度の半導体層を形成し、この
半導体層の表面を主表面としてその表層部に第１導電型
の不純物を拡散する表層部拡散工程と、前記主表面の表
面を酸化してゲート酸化膜とし、このゲート酸化膜上に
ゲート電極を形成するゲート形成工程と、前記主表面の
半導体層表面にチャネルを形成すべく、前記ゲート電極
をマスクとして自己整合的に順次第２導電型と第１導電
型の不純物を前記主表面より二重拡散し、この二重拡散
と前記表層部拡散工程によりチャネルの長さを規定する
と同時に、比較的高不純物密度の第２導電型のベース層
と高不純物密度の第１導電型のソース層を形成する二重
拡散工程と、前記ソース層および前記ベース層に共に電
気的に接触するソース電極と、前記半導体基板の他主面
側に電気的に接触するドレイン電極とを形成するソー
ス，ドレイン電極形成工程とを含むことを特徴としてい
る。
【００４３】
【作用及び発明の効果】すなわち、チャネル部の不純物
密度分布は第１導電型の表層部拡散と、二重拡散におけ
るベース層形成のための第２導電型の不純物拡散とソー
ス層形成のための第１導電型の不純物拡散の合計３回の
不純物拡散により決定され、一方ベース層の不純物密度
分布は二重拡散における２回の不純物拡散により決定さ
れる。
密度分布は第１導電型の表層部拡散と、二重拡散におけ
るベース層形成のための第２導電型の不純物拡散とソー
ス層形成のための第１導電型の不純物拡散の合計３回の
不純物拡散により決定され、一方ベース層の不純物密度
分布は二重拡散における２回の不純物拡散により決定さ
れる。
【００４４】このように表層部拡散を加えたために、ベ
ース層を形成する第２導電型不純物の横方向拡散が表層
部において補償され、その結果、表層部における横方向
接合深さを浅くできるため、縦方向に深く二重拡散して
もチャネル長を短縮してチャネル抵抗を低減でき、また
アキュムレーション層とネック部から成る分布抵抗も減
少させることができる。この結果、オン抵抗の大幅な低
減が可能になる。
ース層を形成する第２導電型不純物の横方向拡散が表層
部において補償され、その結果、表層部における横方向
接合深さを浅くできるため、縦方向に深く二重拡散して
もチャネル長を短縮してチャネル抵抗を低減でき、また
アキュムレーション層とネック部から成る分布抵抗も減
少させることができる。この結果、オン抵抗の大幅な低
減が可能になる。
【００４５】また、二重拡散においてベース層を形成す
る第２導電型不純物の量を従来より多くしてピンチ層の
横方向抵抗を低く設定しても、表層部拡散によりチャネ
ル部の正味の不純物密度（アクセプタ不純物密度とドナ
ー不純物密度の差）の最大値を低下させて閾電圧を低く
押さえることができる。すなわち、閾電圧を低く押さえ
る場合であってもピンチ層の横方向抵抗を低減すること
ができる。
る第２導電型不純物の量を従来より多くしてピンチ層の
横方向抵抗を低く設定しても、表層部拡散によりチャネ
ル部の正味の不純物密度（アクセプタ不純物密度とドナ
ー不純物密度の差）の最大値を低下させて閾電圧を低く
押さえることができる。すなわち、閾電圧を低く押さえ
る場合であってもピンチ層の横方向抵抗を低減すること
ができる。
【００４６】従って、このピンチ層の横方向抵抗の低減
により、本発明になる縦型絶縁ゲート型半導体装置の一
形態であるパワーＭＯＳＦＥＴにおいては、スイッチン
グ時に寄生トランジスタがオンすることが阻止されて破
壊を防止することができる。また、本発明になる縦型絶
縁ゲート型半導体装置の他の一形態であるＩＧＢＴにお
いても、寄生ｐｎｐｎサイリスタのターンオンを阻止し
て破壊を防止することができる。
により、本発明になる縦型絶縁ゲート型半導体装置の一
形態であるパワーＭＯＳＦＥＴにおいては、スイッチン
グ時に寄生トランジスタがオンすることが阻止されて破
壊を防止することができる。また、本発明になる縦型絶
縁ゲート型半導体装置の他の一形態であるＩＧＢＴにお
いても、寄生ｐｎｐｎサイリスタのターンオンを阻止し
て破壊を防止することができる。
【００４７】
【実施例】以下図面を参照して本発明の実施例について
説明する。各図において各部分の符号は、上述した図９
等と同一部分には同一符号を使用するようにしている。
説明する。各図において各部分の符号は、上述した図９
等と同一部分には同一符号を使用するようにしている。
【００４８】図1 は本発明の一実施例によるｎチャネル
型の縦型絶縁ゲート型半導体装置の断面構造図であり、
特に図1 において半導体基板1 をｎ+ 型としたパワーＭ
ＯＳＦＥＴを図2 に、またｐ+ 型としたＩＧＢＴを図3
に示す。
型の縦型絶縁ゲート型半導体装置の断面構造図であり、
特に図1 において半導体基板1 をｎ+ 型としたパワーＭ
ＯＳＦＥＴを図2 に、またｐ+ 型としたＩＧＢＴを図3
に示す。
【００４９】また、図4 〜図8 は、図2 に示すパワーＭ
ＯＳＦＥＴを製造する場合において主要な各工程段階に
おけるワーク，即ちウエハ20の断面構造を示す図であ
る。なお、図4 はｎ+ 型半導体基板上にｎ- 型エピタキ
シャル層を形成し、このエピタキシャル層の表面を主表
面としたウエハの断面図、図5 はｐ型ベース層の中央部
形成のためにボロンを選択拡散しディープｐウエルを形
成したウエハの断面図、図6 は主表面にゲート酸化膜を
形成し、さらに主表面の表層部にヒ素を拡散したウエハ
の断面図、図7 はゲート酸化膜上に形成されたゲート電
極をマスクとしてボロンを拡散しｐウエルを形成したウ
エハの断面図、図8 はゲート電極をマスクとしてリンを
拡散しｎ+ 型ソース層を形成するとともにチャネルも同
時に形成したウエハの断面図、そして図2 はｐ+ 型ベー
スコンタクト層形成のためのボロンの拡散，層間絶縁
膜，ソース電極およびドレイン電極を形成したウエハの
完成断面図である。
ＯＳＦＥＴを製造する場合において主要な各工程段階に
おけるワーク，即ちウエハ20の断面構造を示す図であ
る。なお、図4 はｎ+ 型半導体基板上にｎ- 型エピタキ
シャル層を形成し、このエピタキシャル層の表面を主表
面としたウエハの断面図、図5 はｐ型ベース層の中央部
形成のためにボロンを選択拡散しディープｐウエルを形
成したウエハの断面図、図6 は主表面にゲート酸化膜を
形成し、さらに主表面の表層部にヒ素を拡散したウエハ
の断面図、図7 はゲート酸化膜上に形成されたゲート電
極をマスクとしてボロンを拡散しｐウエルを形成したウ
エハの断面図、図8 はゲート電極をマスクとしてリンを
拡散しｎ+ 型ソース層を形成するとともにチャネルも同
時に形成したウエハの断面図、そして図2 はｐ+ 型ベー
スコンタクト層形成のためのボロンの拡散，層間絶縁
膜，ソース電極およびドレイン電極を形成したウエハの
完成断面図である。
【００５０】図1 に示す縦型絶縁ゲート型半導体装置
は、その要部、すなわちチャネル部，アキュムレーショ
ン層とネック部，及びｐ型ピンチ層の部分を、図16に示
すような断面構造と不純物密度分布としている。
は、その要部、すなわちチャネル部，アキュムレーショ
ン層とネック部，及びｐ型ピンチ層の部分を、図16に示
すような断面構造と不純物密度分布としている。
【００５１】以下、本実施例を図2 に示すパワーＭＯＳ
ＦＥＴを例にとって説明する。図2 と図16においてウエ
ハ20は、不純物密度が1020cm-3程度で厚さ 100〜 300μ
m の単結晶ｎ+ 型シリコンからなる半導体基板1 上に、
不純物密度ＮDEが 5×1015cm-3程度で厚さ 7μm 前後の
ｎ- 型エピタキシャル層2が構成されたものを用いてお
り、このウエハ20の主表面に一辺が15μm 程度の四角形
ユニットセルが縦横に構成されている。エピタキシャル
層2 の表面から深さが約 0.5μm ，表面密度ＮDSが 8×
1016cm-3でヒ素が表層部に拡散されている。エピタキシ
ャル層2の表面には熱酸化により50〜 100nmのゲート酸
化膜3 が形成され、その上に厚さ400nm程度のポリシリ
コンからなるゲート電極4 が形成されている。
ＦＥＴを例にとって説明する。図2 と図16においてウエ
ハ20は、不純物密度が1020cm-3程度で厚さ 100〜 300μ
m の単結晶ｎ+ 型シリコンからなる半導体基板1 上に、
不純物密度ＮDEが 5×1015cm-3程度で厚さ 7μm 前後の
ｎ- 型エピタキシャル層2が構成されたものを用いてお
り、このウエハ20の主表面に一辺が15μm 程度の四角形
ユニットセルが縦横に構成されている。エピタキシャル
層2 の表面から深さが約 0.5μm ，表面密度ＮDSが 8×
1016cm-3でヒ素が表層部に拡散されている。エピタキシ
ャル層2の表面には熱酸化により50〜 100nmのゲート酸
化膜3 が形成され、その上に厚さ400nm程度のポリシリ
コンからなるゲート電極4 が形成されている。
【００５２】このゲート電極4 をマスクとして自己整合
的な二重拡散によりボロンとリンが拡散されて、接合深
さが 2.5μm 程度のｐ型ベース層8 と、接合深さが 0.7
μm程度のｎ+ 型ソース層7 が形成されている。なおｐ
型ベース層8 の底面部は、あらかじめディープｐウエル
拡散により接合深さが 3μm 程度に深くなっており、ド
レイン・ソース間に高電圧が印加されたときに、ｐ型ベ
ース層8 の底面部でブレークダウンが起こるように設定
されている。
的な二重拡散によりボロンとリンが拡散されて、接合深
さが 2.5μm 程度のｐ型ベース層8 と、接合深さが 0.7
μm程度のｎ+ 型ソース層7 が形成されている。なおｐ
型ベース層8 の底面部は、あらかじめディープｐウエル
拡散により接合深さが 3μm 程度に深くなっており、ド
レイン・ソース間に高電圧が印加されたときに、ｐ型ベ
ース層8 の底面部でブレークダウンが起こるように設定
されている。
【００５３】ゲート電極4 上には厚さが 1μm 程度のＢ
ＰＳＧからなる層間絶縁膜11が形成されている。ｐ型ベ
ース層8 の中央部表面に拡散深さが 0.5μm 程度のｐ+
型ベースコンタクト層10が形成され、層間絶縁膜11の上
に形成されたソース電極12とｎ+ 型ソース層7 およびｐ
+ 型ベースコンタクト層10がコンタクト穴を介してオー
ミック接触している。また、半導体基板1 の裏面にオー
ミック接触するようにドレイン電極13が形成されてい
る。
ＰＳＧからなる層間絶縁膜11が形成されている。ｐ型ベ
ース層8 の中央部表面に拡散深さが 0.5μm 程度のｐ+
型ベースコンタクト層10が形成され、層間絶縁膜11の上
に形成されたソース電極12とｎ+ 型ソース層7 およびｐ
+ 型ベースコンタクト層10がコンタクト穴を介してオー
ミック接触している。また、半導体基板1 の裏面にオー
ミック接触するようにドレイン電極13が形成されてい
る。
【００５４】以上説明した図2 及び図16に示す本実施例
のパワーＭＯＳＦＥＴにおいては、ゲート電極4 をマス
クとした自己整合的な二重拡散によりｐ型ピンチ層14
は、その厚さがｐ型ベース層8 とｎ+ 型ソース層7 の接
合深さ 2.5μm と 0.7μm の差1.8μm になり、正味の
最大不純物密度ＮAPP2は 6×1017cm-3程度に設定されて
おり、図18においてＤ点に相当する。ここで、チャネル
9 においては、自己整合的な二重拡散のみによるｐ型ベ
ース層8 とｎ+ 型ソース層7 の横方向の接合深さ
ＬP10 ，ＬN20 はそれぞれ約 2.0μm ， 0.5μm であ
り、これにより規定されるチャネル長ＬCH2 は接合深さ
2.0μm と 0.5μm の差 1.5μm となる。また、正味の
最大不純物密度ＮACP2は 1×1017cm-3程度に設定されて
おり（数２参照）、図18においては上述のＤ点に対応す
る。
のパワーＭＯＳＦＥＴにおいては、ゲート電極4 をマス
クとした自己整合的な二重拡散によりｐ型ピンチ層14
は、その厚さがｐ型ベース層8 とｎ+ 型ソース層7 の接
合深さ 2.5μm と 0.7μm の差1.8μm になり、正味の
最大不純物密度ＮAPP2は 6×1017cm-3程度に設定されて
おり、図18においてＤ点に相当する。ここで、チャネル
9 においては、自己整合的な二重拡散のみによるｐ型ベ
ース層8 とｎ+ 型ソース層7 の横方向の接合深さ
ＬP10 ，ＬN20 はそれぞれ約 2.0μm ， 0.5μm であ
り、これにより規定されるチャネル長ＬCH2 は接合深さ
2.0μm と 0.5μm の差 1.5μm となる。また、正味の
最大不純物密度ＮACP2は 1×1017cm-3程度に設定されて
おり（数２参照）、図18においては上述のＤ点に対応す
る。
【００５５】ところがチャネル9 の設定される表層部に
おいては、自己整合的な二重拡散の他に表層部拡散によ
り、ヒ素が表面密度ＮDS(= 8×1016cm-3) で拡散されて
いるため、正味の最大不純物密度ＮACP3はＮACP2(= 1×
1017cm-3) とＮDS(= 8×1016cm-3) の差 2×1016cm-3に
減少し、図18においてはＤ点からＣ点に移動する。この
結果、図19より閾電圧ＶTHを約 2Ｖと低く設定すること
が可能となる。
おいては、自己整合的な二重拡散の他に表層部拡散によ
り、ヒ素が表面密度ＮDS(= 8×1016cm-3) で拡散されて
いるため、正味の最大不純物密度ＮACP3はＮACP2(= 1×
1017cm-3) とＮDS(= 8×1016cm-3) の差 2×1016cm-3に
減少し、図18においてはＤ点からＣ点に移動する。この
結果、図19より閾電圧ＶTHを約 2Ｖと低く設定すること
が可能となる。
【００５６】従って、表層部拡散により閾電圧ＶTHを約
2Ｖと低く設定したまま、ｐ型ピンチ層14の正味の最大
不純物密度を従来のＮAPP1(= 1×1017cm-3) からＮAPP2
(= 6×1017cm-3) に増加させることができ、これに対応
してユニットセル当たりのｐ型ピンチ層14の横方向抵抗
は図20より従来のｒB1(= 442Ω、図20のＥ点に相当）か
らｒB2(= 127Ω、図20のＦ点に相当）と約1/4 に減少さ
せることができる。すなわちｐ型ピンチ層14の横方向抵
抗ｒB を約1/4 に低減できるため、パワーＭＯＳＦＥＴ
においてドレイン・ソース間が逆導通状態から順導通状
態に遷移する際に、横方向抵抗ｒB に正孔電流が流れて
生じる電圧降下ＶB は1/4に減少し、寄生ｎｐｎトラン
ジスタの動作を阻止する能力が 4倍に向上することにな
る。また、この表層部拡散によりｐ型ベース層8 の表面
付近の横方向の接合深さを小さくすることができる。こ
れは、二重拡散時のボロン拡散においてその横方向へ拡
散する際の不純物密度分布が表層部拡散時のヒ素により
補償され、ｐ型ベース層8 の表面付近における正味のア
クセプタ不純物密度分布が横方向において狭くなるため
で、ｐ型ベース層8 の表面付近の横方向の接合深さはＬ
P10(=2.0μm)からＬP20(=1.0μm)に短縮される。そのた
め、チャネル長はＬCH2(=1.5μm)からＬCH20(= 0.5μm)
に大幅に短縮される。また、アキュムレーション層とネ
ック部においては、表層部拡散により表面密度が 8×10
16cm-3に増加したｎ型領域5 が形成される。
2Ｖと低く設定したまま、ｐ型ピンチ層14の正味の最大
不純物密度を従来のＮAPP1(= 1×1017cm-3) からＮAPP2
(= 6×1017cm-3) に増加させることができ、これに対応
してユニットセル当たりのｐ型ピンチ層14の横方向抵抗
は図20より従来のｒB1(= 442Ω、図20のＥ点に相当）か
らｒB2(= 127Ω、図20のＦ点に相当）と約1/4 に減少さ
せることができる。すなわちｐ型ピンチ層14の横方向抵
抗ｒB を約1/4 に低減できるため、パワーＭＯＳＦＥＴ
においてドレイン・ソース間が逆導通状態から順導通状
態に遷移する際に、横方向抵抗ｒB に正孔電流が流れて
生じる電圧降下ＶB は1/4に減少し、寄生ｎｐｎトラン
ジスタの動作を阻止する能力が 4倍に向上することにな
る。また、この表層部拡散によりｐ型ベース層8 の表面
付近の横方向の接合深さを小さくすることができる。こ
れは、二重拡散時のボロン拡散においてその横方向へ拡
散する際の不純物密度分布が表層部拡散時のヒ素により
補償され、ｐ型ベース層8 の表面付近における正味のア
クセプタ不純物密度分布が横方向において狭くなるため
で、ｐ型ベース層8 の表面付近の横方向の接合深さはＬ
P10(=2.0μm)からＬP20(=1.0μm)に短縮される。そのた
め、チャネル長はＬCH2(=1.5μm)からＬCH20(= 0.5μm)
に大幅に短縮される。また、アキュムレーション層とネ
ック部においては、表層部拡散により表面密度が 8×10
16cm-3に増加したｎ型領域5 が形成される。
【００５７】この結果、 100Ｖ以下の低耐圧のパワーＭ
ＯＳＦＥＴのオン抵抗は、図21と数９で示されるよう
に、その主成分であるチャネル抵抗ｒCHやアキュムレー
ション層とネック部からなる分布抵抗ｒANを低減させる
ことができ、面積当たりのオン抵抗を大幅に低減するこ
とができる。
ＯＳＦＥＴのオン抵抗は、図21と数９で示されるよう
に、その主成分であるチャネル抵抗ｒCHやアキュムレー
ション層とネック部からなる分布抵抗ｒANを低減させる
ことができ、面積当たりのオン抵抗を大幅に低減するこ
とができる。
【００５８】次に、図2 に示すパワーＭＯＳＦＥＴの製
造方法について、図4 〜図8 及び図2 を用いて説明す
る。まず、図4 に示されるようにｎ+ 型単結晶シリコン
からなる半導体基板1の主表面にｎ- 型のエピタキシャ
ル層2 を成長させたウエハ20を用意する。この半導体基
板1 はその不純物密度が1020cm-3程度になっている。ま
た、エピタキシャル層2 はその厚さが 7μm 程度で、そ
の不純物密度が 5×1015cm-3程度になっている。
造方法について、図4 〜図8 及び図2 を用いて説明す
る。まず、図4 に示されるようにｎ+ 型単結晶シリコン
からなる半導体基板1の主表面にｎ- 型のエピタキシャ
ル層2 を成長させたウエハ20を用意する。この半導体基
板1 はその不純物密度が1020cm-3程度になっている。ま
た、エピタキシャル層2 はその厚さが 7μm 程度で、そ
の不純物密度が 5×1015cm-3程度になっている。
【００５９】次に図5 に示すように、このウエハ20の主
表面を熱酸化して厚さ100nm 程度のフィールド酸化膜50
を形成し、その後図示しないレジスト膜を堆積し、公知
のフォトリソ工程にてセル形成予定位置の中央部に開口
するパターンが形成されるようにこのレジスト膜をパタ
ーニングする。そして、このレジスト膜をマスクとして
ボロン（Ｂ+ ）をイオン注入する。レジスト剥離後、熱
拡散により接合深さが2μm 程度のディープｐウエル60
を形成する。このディープｐウエル60は後述するｐ型ベ
ース層8 の底辺の一部となり、最終的には接合深さが約
3μm に増加する。そして、ドレイン・ソース間に高電
圧が印加されたとき、ｐ型ベース層8 の底辺部分で安定
にブレークダウンを起こさせることにより、耐サージ性
を向上させる作用を果たす。
表面を熱酸化して厚さ100nm 程度のフィールド酸化膜50
を形成し、その後図示しないレジスト膜を堆積し、公知
のフォトリソ工程にてセル形成予定位置の中央部に開口
するパターンが形成されるようにこのレジスト膜をパタ
ーニングする。そして、このレジスト膜をマスクとして
ボロン（Ｂ+ ）をイオン注入する。レジスト剥離後、熱
拡散により接合深さが2μm 程度のディープｐウエル60
を形成する。このディープｐウエル60は後述するｐ型ベ
ース層8 の底辺の一部となり、最終的には接合深さが約
3μm に増加する。そして、ドレイン・ソース間に高電
圧が印加されたとき、ｐ型ベース層8 の底辺部分で安定
にブレークダウンを起こさせることにより、耐サージ性
を向上させる作用を果たす。
【００６０】次に図6 に示すように、ウエハ20の主表面
にフィールド酸化膜50を貫通してエピタキシャル層2 の
表層部にヒ素（Ａｓ+ ）をイオン注入し、熱拡散により
表層部拡散領域65を形成する。表層部拡散領域65を形成
する不純物としてヒ素を使用する理由は、熱拡散時の拡
散係数がボロンに比べて小さいために、表層部拡散領域
65の最終的な深さが約 0.5μm 程度に浅くできるためで
ある。
にフィールド酸化膜50を貫通してエピタキシャル層2 の
表層部にヒ素（Ａｓ+ ）をイオン注入し、熱拡散により
表層部拡散領域65を形成する。表層部拡散領域65を形成
する不純物としてヒ素を使用する理由は、熱拡散時の拡
散係数がボロンに比べて小さいために、表層部拡散領域
65の最終的な深さが約 0.5μm 程度に浅くできるためで
ある。
【００６１】次にフィールド酸化膜50を除去した後、図
7 に示すようにウエハ20の主表面を再度熱酸化して厚さ
50〜100nm のゲート酸化膜3 を形成し、この上に厚さ 4
00nm程度のポリシリコン膜を堆積する。このポリシリコ
ン膜の上に図示しないレジスト膜を堆積して、公知のフ
ォトリソ工程にてセル形成予定位置の部分が開口するパ
ターンが形成されるようにこのレジスト膜をパターニン
グする。そして、このレジスト膜をマスクとしてポリシ
リコン膜をエッチングし、パターニングされたゲート電
極4 を形成する。
7 に示すようにウエハ20の主表面を再度熱酸化して厚さ
50〜100nm のゲート酸化膜3 を形成し、この上に厚さ 4
00nm程度のポリシリコン膜を堆積する。このポリシリコ
ン膜の上に図示しないレジスト膜を堆積して、公知のフ
ォトリソ工程にてセル形成予定位置の部分が開口するパ
ターンが形成されるようにこのレジスト膜をパターニン
グする。そして、このレジスト膜をマスクとしてポリシ
リコン膜をエッチングし、パターニングされたゲート電
極4 を形成する。
【００６２】そして、このゲート電極4 をマスクとして
自己整合的な二重拡散を行うべく、まず１回目の拡散に
当たるボロン（Ｂ+ ）をイオン注入し、熱拡散により接
合深さが 2.5μm 程度のｐウエル61を形成する。このｐ
ウエル61と前述のディープｐウエル60が一体になり複合
ｐウエル62を成す。この際、ｐウエル61はゲート電極4
の端部から内部に向かって接合深さＬP2の横方向拡散を
おこなうが、上述の如く表層部拡散領域65の存在により
補償された横方向の接合深さＬP3を与えることになる。
また縦方向の拡散においては、ｐウエル61を形成するた
めの熱拡散時において前述した表層部拡散領域65の拡散
も同時に進むが、ｐウエル61を形成する不純物であるボ
ロンの拡散係数の方がヒ素の拡散係数に比べて大きいた
め、ｐウエル61の接合深さを 2.5μm 程度に深く熱拡散
しても、表層部拡散領域65の深さは 0.5μm 程度に収ま
ることになる。また、複合ｐウエル62が形成されること
によりエピタキシャル層2 内にドリフト領域６，ｎ型領
域5 が形成される。
自己整合的な二重拡散を行うべく、まず１回目の拡散に
当たるボロン（Ｂ+ ）をイオン注入し、熱拡散により接
合深さが 2.5μm 程度のｐウエル61を形成する。このｐ
ウエル61と前述のディープｐウエル60が一体になり複合
ｐウエル62を成す。この際、ｐウエル61はゲート電極4
の端部から内部に向かって接合深さＬP2の横方向拡散を
おこなうが、上述の如く表層部拡散領域65の存在により
補償された横方向の接合深さＬP3を与えることになる。
また縦方向の拡散においては、ｐウエル61を形成するた
めの熱拡散時において前述した表層部拡散領域65の拡散
も同時に進むが、ｐウエル61を形成する不純物であるボ
ロンの拡散係数の方がヒ素の拡散係数に比べて大きいた
め、ｐウエル61の接合深さを 2.5μm 程度に深く熱拡散
しても、表層部拡散領域65の深さは 0.5μm 程度に収ま
ることになる。また、複合ｐウエル62が形成されること
によりエピタキシャル層2 内にドリフト領域６，ｎ型領
域5 が形成される。
【００６３】次にウエハ20の主表面に図示しないレジス
ト膜を堆積して、公知のフォトリソ工程にてセル形成予
定位置の中央部のみレジストが残るようにこのレジスト
膜をパターニングする。そして、このレジスト膜とゲー
ト電極4をマスクとして自己整合的な二重拡散を行うべ
く、２回目の拡散に当たるリン（Ｐ+ ）をイオン注入す
る。レジスト剥離後、熱拡散することにより、図8 に示
されるように接合深さが 0.7μm 程度のｎ+ 型ソース層
7 が形成され、それと同時にチャネル9 が形成される。
またこの時、複合ｐウエル62からｎ+ 型ソース層7 を除
いた領域であるｐ型ベース層8 が形成され、このｐ型ベ
ース層8 はｐウエル61の一部であるｐ型ピンチ層14とデ
ィープｐウエル60の底部から成る。
ト膜を堆積して、公知のフォトリソ工程にてセル形成予
定位置の中央部のみレジストが残るようにこのレジスト
膜をパターニングする。そして、このレジスト膜とゲー
ト電極4をマスクとして自己整合的な二重拡散を行うべ
く、２回目の拡散に当たるリン（Ｐ+ ）をイオン注入す
る。レジスト剥離後、熱拡散することにより、図8 に示
されるように接合深さが 0.7μm 程度のｎ+ 型ソース層
7 が形成され、それと同時にチャネル9 が形成される。
またこの時、複合ｐウエル62からｎ+ 型ソース層7 を除
いた領域であるｐ型ベース層8 が形成され、このｐ型ベ
ース層8 はｐウエル61の一部であるｐ型ピンチ層14とデ
ィープｐウエル60の底部から成る。
【００６４】その後ウエハ20の主表面に図示しないレジ
スト膜を堆積して、公知のフォトリソ工程にてｐ型ベー
ス層8 の中央部表面が開口するパターンが形成されるよ
うにこのレジスト膜をパターニングする。そして図1 或
いは図2 に示すように、このレジスト膜をマスクとして
ボロン（Ｂ+ ）をイオン注入し、レジスト剥離後、熱拡
散により拡散深さが 0.5μm 程度のｐ+ 型ベースコンタ
クト層10を形成する。次に、ゲート電極4 上に厚さが 1
μm 程度のＢＰＳＧからなる層間絶縁膜11を堆積し、公
知のフォトリソ工程にてｐ+ 型ベースコンタクト層10と
ｎ+ 型ソース層7 の表面の一部を露出させるべく層間絶
縁膜11にコンタクト穴を開ける。さらに層間絶縁膜11上
にソース電極12を成すアルミ膜を堆積し、ソース電極12
はｐ+ 型ベースコンタクト層10とｎ+型ソース層7 にオ
ーミック接触する。そして、図示しない表面保護膜を形
成後、半導体基板1 の裏面側にＴｉ／Ｎｉ／Ａｕの多層
膜を堆積し半導体基板1 にオーミック接触するドレイン
電極13を成す。
スト膜を堆積して、公知のフォトリソ工程にてｐ型ベー
ス層8 の中央部表面が開口するパターンが形成されるよ
うにこのレジスト膜をパターニングする。そして図1 或
いは図2 に示すように、このレジスト膜をマスクとして
ボロン（Ｂ+ ）をイオン注入し、レジスト剥離後、熱拡
散により拡散深さが 0.5μm 程度のｐ+ 型ベースコンタ
クト層10を形成する。次に、ゲート電極4 上に厚さが 1
μm 程度のＢＰＳＧからなる層間絶縁膜11を堆積し、公
知のフォトリソ工程にてｐ+ 型ベースコンタクト層10と
ｎ+ 型ソース層7 の表面の一部を露出させるべく層間絶
縁膜11にコンタクト穴を開ける。さらに層間絶縁膜11上
にソース電極12を成すアルミ膜を堆積し、ソース電極12
はｐ+ 型ベースコンタクト層10とｎ+型ソース層7 にオ
ーミック接触する。そして、図示しない表面保護膜を形
成後、半導体基板1 の裏面側にＴｉ／Ｎｉ／Ａｕの多層
膜を堆積し半導体基板1 にオーミック接触するドレイン
電極13を成す。
【００６５】以上、図4 〜図8 及び図2 を用いて説明し
た本実施例になるパワーＭＯＳＦＥＴの構造とその製造
方法にあっては、次のような効果を奏することになる。
すなわち、前述したようにパワーＭＯＳＦＥＴの閾電圧
を低く抑えると共にオン抵抗の主成分であるチャネル抵
抗やアキュムレーション層とネック部からなる分布抵抗
を低減させることができ、面積当たりのオン抵抗を大幅
に低減することができる。また、ｐ型ピンチ層の横方向
抵抗も低減できるため、ドレイン・ソース間が逆導通状
態から順導通状態に遷移する際に、ｐ型ピンチ層の横方
向抵抗に正孔電流が流れて生じる電圧降下が減少し、寄
生ｎｐｎトランジスタの動作を阻止する能力を大幅に高
めることができ、パワーＭＯＳＦＥＴの破壊を防止する
ことができる。
た本実施例になるパワーＭＯＳＦＥＴの構造とその製造
方法にあっては、次のような効果を奏することになる。
すなわち、前述したようにパワーＭＯＳＦＥＴの閾電圧
を低く抑えると共にオン抵抗の主成分であるチャネル抵
抗やアキュムレーション層とネック部からなる分布抵抗
を低減させることができ、面積当たりのオン抵抗を大幅
に低減することができる。また、ｐ型ピンチ層の横方向
抵抗も低減できるため、ドレイン・ソース間が逆導通状
態から順導通状態に遷移する際に、ｐ型ピンチ層の横方
向抵抗に正孔電流が流れて生じる電圧降下が減少し、寄
生ｎｐｎトランジスタの動作を阻止する能力を大幅に高
めることができ、パワーＭＯＳＦＥＴの破壊を防止する
ことができる。
【００６６】また製造方法については、基本的には従来
方法に対して表層部拡散の工程を追加することと、ベー
ス層とソース層を形成する二重拡散の条件を変更するこ
とのみであり、また表層部拡散もマスクレスで行えるこ
とから実質的な工程増加を伴わない。またチャネル長の
短縮化のためにｐウエルの接合深さを必要以上に浅くす
る必要がないため、オン抵抗や耐圧のバラツキの増加や
ｐベース層の耐圧不良等の問題が発生せず、さらにプレ
ーナプロセスを基本としているため、制御性，量産性，
高歩留り，低コスト等の特長をそのまま生かせるという
優れた効果を奏する。
方法に対して表層部拡散の工程を追加することと、ベー
ス層とソース層を形成する二重拡散の条件を変更するこ
とのみであり、また表層部拡散もマスクレスで行えるこ
とから実質的な工程増加を伴わない。またチャネル長の
短縮化のためにｐウエルの接合深さを必要以上に浅くす
る必要がないため、オン抵抗や耐圧のバラツキの増加や
ｐベース層の耐圧不良等の問題が発生せず、さらにプレ
ーナプロセスを基本としているため、制御性，量産性，
高歩留り，低コスト等の特長をそのまま生かせるという
優れた効果を奏する。
【００６７】次に、上記一実施例をＩＧＢＴに適用した
場合について説明する。図1 に示す縦型絶縁ゲート型半
導体装置の断面構造において、半導体基板1 をｐ+ 型と
したＩＧＢＴの断面構造図を図3 に示す。ＩＧＢＴの製
造における主要な各段階でのワークであるウエハの断面
構造と製造工程は、半導体基板1 がｐ+ 型であることと
エピタキシャル層2 の厚さが例えば50μm 程度と厚いこ
とを除いて、図4 〜図8 及び図2 に示したパワーＭＯＳ
ＦＥＴの場合と同一であるからその説明は省略し、また
チャネル部近傍の構造も上述の図16と同等である。
場合について説明する。図1 に示す縦型絶縁ゲート型半
導体装置の断面構造において、半導体基板1 をｐ+ 型と
したＩＧＢＴの断面構造図を図3 に示す。ＩＧＢＴの製
造における主要な各段階でのワークであるウエハの断面
構造と製造工程は、半導体基板1 がｐ+ 型であることと
エピタキシャル層2 の厚さが例えば50μm 程度と厚いこ
とを除いて、図4 〜図8 及び図2 に示したパワーＭＯＳ
ＦＥＴの場合と同一であるからその説明は省略し、また
チャネル部近傍の構造も上述の図16と同等である。
【００６８】ＩＧＢＴの場合にあっては、次のような効
果を奏することになる。すなわち、図3 に示すＩＧＢＴ
の特性については、閾電圧を低く抑えると共にオン抵抗
をパワーＭＯＳＦＥＴの場合と同様にチャネル抵抗やア
キュムレーション層とネック部からなる分布抵抗におい
て低減させることができ、面積当たりのオン抵抗を低減
することができる。また、閾電圧を低く抑えると共にユ
ニットセル当たりのｐ型ピンチ層の横方向抵抗を1/4 に
低減できるため、数１４で示したラッチアップ電流値Ｉ
L を約 800Ａ／cm2 から 4倍の約3200Ａ／cm2 に増加さ
せて可制御電流範囲を大幅に増大させることができ、実
際上はラッチアップを無くすことができる。また製造方
法についてもパワーＭＯＳＦＥＴの場合と同様に、基本
的には従来方法に対して表層部拡散の工程を追加するこ
とと、ベース層とソース層を形成する二重拡散の条件を
変更することのみであり、またプレーナプロセスを基本
としているため、制御性，量産性，高歩留り，低コスト
等の特長をそのまま生かせることができるという優れた
効果が奏される。
果を奏することになる。すなわち、図3 に示すＩＧＢＴ
の特性については、閾電圧を低く抑えると共にオン抵抗
をパワーＭＯＳＦＥＴの場合と同様にチャネル抵抗やア
キュムレーション層とネック部からなる分布抵抗におい
て低減させることができ、面積当たりのオン抵抗を低減
することができる。また、閾電圧を低く抑えると共にユ
ニットセル当たりのｐ型ピンチ層の横方向抵抗を1/4 に
低減できるため、数１４で示したラッチアップ電流値Ｉ
L を約 800Ａ／cm2 から 4倍の約3200Ａ／cm2 に増加さ
せて可制御電流範囲を大幅に増大させることができ、実
際上はラッチアップを無くすことができる。また製造方
法についてもパワーＭＯＳＦＥＴの場合と同様に、基本
的には従来方法に対して表層部拡散の工程を追加するこ
とと、ベース層とソース層を形成する二重拡散の条件を
変更することのみであり、またプレーナプロセスを基本
としているため、制御性，量産性，高歩留り，低コスト
等の特長をそのまま生かせることができるという優れた
効果が奏される。
【００６９】以上、本発明をｎチャネル型の縦型絶縁ゲ
ート型半導体装置，特に基本的な構造を有したパワーＭ
ＯＳＦＥＴ，ＩＧＢＴに適用したものを例にとって説明
したが、本発明は上記実施例に限られるものではなく、
本発明の趣旨を逸脱しない限り種々変形実施することが
できる。たとえばｐチャネル構造のもの、また電力素子
単体のみならず他の機能をも複合化した集積化素子等に
も採用することができる。
ート型半導体装置，特に基本的な構造を有したパワーＭ
ＯＳＦＥＴ，ＩＧＢＴに適用したものを例にとって説明
したが、本発明は上記実施例に限られるものではなく、
本発明の趣旨を逸脱しない限り種々変形実施することが
できる。たとえばｐチャネル構造のもの、また電力素子
単体のみならず他の機能をも複合化した集積化素子等に
も採用することができる。
【図１】本発明一実施例を適用したｎチャネル型の縦型
絶縁ゲート型半導体装置の断面構造図である。
絶縁ゲート型半導体装置の断面構造図である。
【図２】一実施例をパワーＭＯＳＦＥＴに適用した場合
の説明に供する断面構造図である。
の説明に供する断面構造図である。
【図３】一実施例をＩＧＢＴに適用した場合の説明に供
する断面構造図である。
する断面構造図である。
【図４】本発明一実施例によるパワーＭＯＳＦＥＴの製
造工程の説明に供する断面構造図である。
造工程の説明に供する断面構造図である。
【図５】本発明一実施例によるパワーＭＯＳＦＥＴの製
造工程の説明に供する断面構造図である。
造工程の説明に供する断面構造図である。
【図６】本発明一実施例によるパワーＭＯＳＦＥＴの製
造工程の説明に供する断面構造図である。
造工程の説明に供する断面構造図である。
【図７】本発明一実施例によるパワーＭＯＳＦＥＴの製
造工程の説明に供する断面構造図である。
造工程の説明に供する断面構造図である。
【図８】本発明一実施例によるパワーＭＯＳＦＥＴの製
造工程の説明に供する断面構造図である。
造工程の説明に供する断面構造図である。
【図９】従来のｎチャネル型の縦型絶縁ゲート型半導体
装置の断面構造図である。
装置の断面構造図である。
【図１０】従来のパワーＭＯＳＦＥＴの説明に供する断
面構造図である。
面構造図である。
【図１１】従来のＩＧＢＴの説明に供する断面構造図で
ある。
ある。
【図１２】従来のパワーＭＯＳＦＥＴの製造工程の説明
に供する断面構造図である。
に供する断面構造図である。
【図１３】従来のパワーＭＯＳＦＥＴの製造工程の説明
に供する断面構造図である。
に供する断面構造図である。
【図１４】従来のパワーＭＯＳＦＥＴの製造工程の説明
に供する断面構造図である。
に供する断面構造図である。
【図１５】従来のパワーＭＯＳＦＥＴの製造工程の説明
に供する断面構造図である。
に供する断面構造図である。
【図１６】一実施例による縦型絶縁ゲート型半導体装置
の要部断面構造と正味の不純物濃度プロファイルを説明
するのに供する図である。
の要部断面構造と正味の不純物濃度プロファイルを説明
するのに供する図である。
【図１７】従来の縦型絶縁ゲート型半導体装置の要部断
面構造と正味の不純物濃度プロファイルを説明するのに
供する図である。
面構造と正味の不純物濃度プロファイルを説明するのに
供する図である。
【図１８】縦型絶縁ゲート型半導体装置におけるｐ型ピ
ンチ層内の正味の最大アクセプタ不純物密度とチャネル
内の正味の最大アクセプタ不純物密度との関係を示す図
である。
ンチ層内の正味の最大アクセプタ不純物密度とチャネル
内の正味の最大アクセプタ不純物密度との関係を示す図
である。
【図１９】縦型絶縁ゲート型半導体装置における閾電圧
とシリコン中の正味の最大アクセプタ不純物密度との関
係を示す図である。
とシリコン中の正味の最大アクセプタ不純物密度との関
係を示す図である。
【図２０】縦型絶縁ゲート型半導体装置におけるｐ型ピ
ンチ層内の正味の最大アクセプタ不純物密度とユニット
セル当たりのｐ型ピンチ層の横方向抵抗との関係を示す
図である。
ンチ層内の正味の最大アクセプタ不純物密度とユニット
セル当たりのｐ型ピンチ層の横方向抵抗との関係を示す
図である。
【図２１】パワーＭＯＳＦＥＴの特性オン抵抗とブレー
クダウン電圧との関係を示す図である。
クダウン電圧との関係を示す図である。
【図２２】従来のＩＧＢＴの説明に供する断面構造図で
ある。
ある。
1 ｎ+ 又はｐ+ 型の半導体基板 2 ｎ- 型エピタキシャル層 3 ゲート酸化膜 4 ゲート電極 5 ｎ型領域 6 ｎ- 型ドレイン領域 7 ｎ+ 型ソース層 8 ｐ型ベース領域 9 チャネル 10 ｐ+ 型ベースコンタクト層 11 層間絶縁膜 12 ソース電極 13 ドレイン電極 14 ｐ型ピンチ層 20 ウエハ 60 ディープｐウエル 61 ｐウエル 62 複合ｐウエル 65 表層部拡散領域 70 電子電流の流れ経路 71 ｐ型ピンチ層を流れる正孔電流の流れ経路 72 ｐ型ベース層に直接流入する正孔電流の流れ経路 73 ｐ型ベース層とｎ+ 型ソース層間の等価的ダイオ
ード
ード
Claims (8)
- 【請求項１】 高不純物濃度の半導体基板と、 該半導体基板の一主表面側に、該半導体基板よりも低不
純物濃度に形成された第１導電型の半導体層と、 この半導体層の表面を主表面として該主表面上にゲート
電極を含んで形成された絶縁ゲート構造と、 該ゲート電極の端面近傍の前記半導体層の表面にチャネ
ルを形成すべく、該ゲート電極と自己整合的に順次第２
導電型と第１導電型の不純物を前記主表面より二重拡散
して形成された第２導電型のウエルと第１導電型のソー
ス層と、 前記半導体層の前記チャネルを含む表層部に前記第２導
電型のウエルの深さに比べて浅い深さで形成され、前記
ウエルの横方向における接合深さ及び前記チャネルにお
ける正味の第２導電型不純物密度を規定する第１導電型
の不純物拡散層とを備えることを特徴とする縦型絶縁ゲ
ート型半導体装置。 - 【請求項２】 前記半導体基板が第１導電型であること
を特徴とする請求項１に記載の縦型絶縁ゲート型半導体
装置。 - 【請求項３】 前記半導体基板が第２導電型であること
を特徴とする請求項１に記載の縦型絶縁ゲート型半導体
装置。 - 【請求項４】 前記ウエルを形成する第２導電型の不純
物の熱拡散時における拡散係数に比較して、前記チャネ
ルを含む前記半導体層の表層部に拡散された第１導電型
の不純物の熱拡散時における拡散係数の方が小さいこと
を特徴とする請求項１乃至３のいずれかに記載の縦型絶
縁ゲート型半導体装置。 - 【請求項５】 高不純物密度の半導体基板の一主面に第
１導電型の低不純物密度の半導体層を形成し、この半導
体層の表面を主表面としてその表層部に第１導電型の不
純物を拡散する表層部拡散工程と、 前記主表面の表面を酸化してゲート酸化膜とし、このゲ
ート酸化膜上にゲート電極を形成するゲート形成工程
と、 前記主表面の半導体層表面にチャネルを形成すべく、前
記ゲート電極をマスクとして自己整合的に順次第２導電
型と第１導電型の不純物を前記主表面より二重拡散し、
この二重拡散と前記表層部拡散工程によりチャネルの長
さを規定すると同時に、比較的高不純物密度の第２導電
型のベース層と高不純物密度の第１導電型のソース層を
形成する二重拡散工程と、 前記ソース層および前記ベース層に共に電気的に接触す
るソース電極と、前記半導体基板の他主面側に電気的に
接触するドレイン電極とを形成するソース，ドレイン電
極形成工程とを含むことを特徴とする縦型絶縁ゲート型
半導体装置の製造方法。 - 【請求項６】 前記半導体基板は第１導電型であること
を特徴とする請求項５に記載の縦型絶縁ゲート型半導体
装置の製造方法。 - 【請求項７】 前記半導体基板は第２導電型であること
を特徴とする請求項５に記載の縦型絶縁ゲート型半導体
装置の製造方法。 - 【請求項８】 前記二重拡散工程において前記半導体層
に拡散される第２導電型の不純物の熱拡散時における拡
散係数に比較して、前記表層部拡散工程において前記半
導体層の表層部に拡散される第１導電型の不純物の熱拡
散時における拡散係数の方が小さいように、これら第
２，第１導電型の不純物が選定されていることを特徴と
する請求項５乃至７のいずれかに記載の縦型絶縁ゲート
型半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324734A JPH05160407A (ja) | 1991-12-09 | 1991-12-09 | 縦型絶縁ゲート型半導体装置およびその製造方法 |
| US08/098,396 US5545908A (en) | 1991-12-09 | 1992-12-07 | Vertical type insulated-gate semiconductor device |
| DE69224740T DE69224740T2 (de) | 1991-12-09 | 1992-12-07 | Vertikale halbleiteranordnung mit isoliertem gate und verfahren zu ihrer herstellung |
| PCT/JP1992/001596 WO1993012545A1 (fr) | 1991-12-09 | 1992-12-07 | Dispositif a semiconducteur a grille isolee verticale et procede pour sa fabrication |
| EP92924886A EP0570595B1 (en) | 1991-12-09 | 1992-12-07 | Vertical insulated gate semiconductor device and method for its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324734A JPH05160407A (ja) | 1991-12-09 | 1991-12-09 | 縦型絶縁ゲート型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160407A true JPH05160407A (ja) | 1993-06-25 |
Family
ID=18169097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324734A Pending JPH05160407A (ja) | 1991-12-09 | 1991-12-09 | 縦型絶縁ゲート型半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5545908A (ja) |
| EP (1) | EP0570595B1 (ja) |
| JP (1) | JPH05160407A (ja) |
| DE (1) | DE69224740T2 (ja) |
| WO (1) | WO1993012545A1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094097A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| US6472693B1 (en) | 1998-04-27 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2003101023A (ja) * | 2001-09-27 | 2003-04-04 | Sanken Electric Co Ltd | 縦型絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JP2006100779A (ja) * | 2004-09-02 | 2006-04-13 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| WO2006115125A1 (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2007013058A (ja) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | 半導体装置 |
| JP2008004872A (ja) * | 2006-06-26 | 2008-01-10 | Toshiba Corp | 半導体装置 |
| JP2009520365A (ja) * | 2005-12-14 | 2009-05-21 | フリースケール セミコンダクター インコーポレイテッド | 超接合パワーｍｏｓｆｅｔ |
| JP2014222710A (ja) * | 2013-05-13 | 2014-11-27 | ローム株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW290735B (ja) * | 1994-01-07 | 1996-11-11 | Fuji Electric Co Ltd | |
| US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
| US6008092A (en) * | 1996-02-12 | 1999-12-28 | International Rectifier Corporation | Short channel IGBT with improved forward voltage drop and improved switching power loss |
| US5793064A (en) * | 1996-09-24 | 1998-08-11 | Allen Bradley Company, Llc | Bidirectional lateral insulated gate bipolar transistor |
| DE19811297B4 (de) * | 1997-03-17 | 2009-03-19 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleitervorrichtung mit hoher Durchbruchspannung |
| DE19750413A1 (de) * | 1997-11-14 | 1999-05-20 | Asea Brown Boveri | Bipolartransistor mit isolierter Steuerelektrode (IGBT) |
| US6049104A (en) * | 1997-11-28 | 2000-04-11 | Magepower Semiconductor Corp. | MOSFET device to reduce gate-width without increasing JFET resistance |
| US6426260B1 (en) * | 1997-12-02 | 2002-07-30 | Magepower Semiconductor Corp. | Switching speed improvement in DMO by implanting lightly doped region under gate |
| JP3460585B2 (ja) * | 1998-07-07 | 2003-10-27 | 富士電機株式会社 | 炭化けい素ｍｏｓ半導体素子の製造方法 |
| US6545316B1 (en) * | 2000-06-23 | 2003-04-08 | Silicon Wireless Corporation | MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same |
| US6621121B2 (en) | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
| JP2001024184A (ja) * | 1999-07-05 | 2001-01-26 | Fuji Electric Co Ltd | 絶縁ゲートトランジスタおよびその製造方法 |
| DE10009347C2 (de) * | 2000-02-28 | 2003-11-13 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements |
| KR100327323B1 (ko) * | 2000-05-30 | 2002-03-06 | 김덕중 | 래치 업이 억제된 트랜치 게이트 구조의 전력용반도체소자 및 그 제조방법 |
| US6784486B2 (en) * | 2000-06-23 | 2004-08-31 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions therein |
| US6781194B2 (en) * | 2001-04-11 | 2004-08-24 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein |
| SE518797C2 (sv) * | 2000-07-19 | 2002-11-19 | Ericsson Telefon Ab L M | Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar |
| US7332750B1 (en) * | 2000-09-01 | 2008-02-19 | Fairchild Semiconductor Corporation | Power semiconductor device with improved unclamped inductive switching capability and process for forming same |
| JP4750933B2 (ja) * | 2000-09-28 | 2011-08-17 | 株式会社東芝 | 薄型パンチスルー型パワーデバイス |
| US20030091556A1 (en) * | 2000-12-04 | 2003-05-15 | Ruoslahti Erkki I. | Methods of inhibiting tumor growth and angiogenesis with anastellin |
| WO2002084745A2 (en) * | 2001-04-11 | 2002-10-24 | Silicon Wireless Corporation | Power semiconductor devices and methods of forming same |
| US7180132B2 (en) * | 2004-09-16 | 2007-02-20 | Fairchild Semiconductor Corporation | Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region |
| US7498633B2 (en) * | 2005-01-21 | 2009-03-03 | Purdue Research Foundation | High-voltage power semiconductor device |
| US20070134853A1 (en) * | 2005-12-09 | 2007-06-14 | Lite-On Semiconductor Corp. | Power semiconductor device having reduced on-resistance and method of manufacturing the same |
| JP5315058B2 (ja) * | 2006-12-07 | 2013-10-16 | 新電元工業株式会社 | 半導体装置及びその製造方法 |
| US7986005B2 (en) * | 2007-07-27 | 2011-07-26 | Infineon Technologies Austria Ag | Short circuit limiting in power semiconductor devices |
| US8035196B2 (en) * | 2008-04-02 | 2011-10-11 | Zarlink Semiconductor (Us) Inc. | Methods of counter-doping collector regions in bipolar transistors |
| US8723259B2 (en) * | 2009-02-24 | 2014-05-13 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
| CN103247529B (zh) * | 2012-02-10 | 2016-08-03 | 无锡华润上华半导体有限公司 | 一种沟槽场效应器件及其制作方法 |
| CN104517837B (zh) * | 2013-09-29 | 2017-10-10 | 无锡华润上华科技有限公司 | 一种绝缘栅双极型晶体管的制造方法 |
| US10411086B2 (en) * | 2014-04-07 | 2019-09-10 | Semiconductor Components Industries, Llc | High voltage capacitor and method |
| CN109585302A (zh) * | 2019-01-17 | 2019-04-05 | 厦门中能微电子有限公司 | 一种提高vdmos产品eas能力的工艺方法 |
| CN117832094A (zh) * | 2024-03-04 | 2024-04-05 | 南京华瑞微集成电路有限公司 | 一种高浪涌vdmos器件结构及其制作方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106688A (en) * | 1976-03-05 | 1977-09-07 | Nec Corp | Field-effect transistor |
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| US4680853A (en) * | 1980-08-18 | 1987-07-21 | International Rectifier Corporation | Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide |
| US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
| US4399449A (en) * | 1980-11-17 | 1983-08-16 | International Rectifier Corporation | Composite metal and polysilicon field plate structure for high voltage semiconductor devices |
| WO1982002981A1 (en) * | 1981-02-23 | 1982-09-02 | Inc Motorola | Mos power transistor |
| JPS59167066A (ja) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS60254658A (ja) * | 1984-05-30 | 1985-12-16 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS61225868A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体装置の製造方法 |
| EP0222326A2 (en) * | 1985-11-12 | 1987-05-20 | General Electric Company | Method of fabricating an improved insulated gate semiconductor device |
| JPH07101737B2 (ja) * | 1985-12-24 | 1995-11-01 | 富士電機株式会社 | 半導体装置の製造方法 |
| JPS63266882A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
| JPS6449273A (en) * | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| JPH0734470B2 (ja) * | 1987-09-24 | 1995-04-12 | 三菱電機株式会社 | 電界効果型半導体装置 |
| JP2604777B2 (ja) * | 1988-01-18 | 1997-04-30 | 松下電工株式会社 | 二重拡散型電界効果半導体装置の製法 |
| JPH0251278A (ja) * | 1988-08-12 | 1990-02-21 | Matsushita Electric Works Ltd | 二重拡散型電界効果半導体装置の製造方法 |
| JP2768362B2 (ja) * | 1988-09-17 | 1998-06-25 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JPH0286136A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 半導体素子およびその製造方法 |
| JP2759928B2 (ja) * | 1989-06-27 | 1998-05-28 | 日本ケミコン株式会社 | 電解コンデンサのエージング方法 |
| US5218220A (en) * | 1991-11-12 | 1993-06-08 | Harris Corporation | Power fet having reduced threshold voltage |
-
1991
- 1991-12-09 JP JP3324734A patent/JPH05160407A/ja active Pending
-
1992
- 1992-12-07 EP EP92924886A patent/EP0570595B1/en not_active Expired - Lifetime
- 1992-12-07 DE DE69224740T patent/DE69224740T2/de not_active Expired - Lifetime
- 1992-12-07 WO PCT/JP1992/001596 patent/WO1993012545A1/ja not_active Ceased
- 1992-12-07 US US08/098,396 patent/US5545908A/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472693B1 (en) | 1998-04-27 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2001094097A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2003101023A (ja) * | 2001-09-27 | 2003-04-04 | Sanken Electric Co Ltd | 縦型絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JP2006100779A (ja) * | 2004-09-02 | 2006-04-13 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| WO2006115125A1 (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2006303324A (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2007013058A (ja) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | 半導体装置 |
| JP2009520365A (ja) * | 2005-12-14 | 2009-05-21 | フリースケール セミコンダクター インコーポレイテッド | 超接合パワーｍｏｓｆｅｔ |
| KR101324855B1 (ko) * | 2005-12-14 | 2013-11-01 | 프리스케일 세미컨덕터, 인크. | 수퍼접합 전력 ｍｏｓｆｅｔ |
| JP2008004872A (ja) * | 2006-06-26 | 2008-01-10 | Toshiba Corp | 半導体装置 |
| JP2014222710A (ja) * | 2013-05-13 | 2014-11-27 | ローム株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69224740T2 (de) | 1998-10-29 |
| EP0570595A1 (en) | 1993-11-24 |
| EP0570595A4 (en) | 1993-12-22 |
| DE69224740D1 (de) | 1998-04-16 |
| WO1993012545A1 (fr) | 1993-06-24 |
| EP0570595B1 (en) | 1998-03-11 |
| US5545908A (en) | 1996-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05160407A (ja) | 縦型絶縁ゲート型半導体装置およびその製造方法 | |
| US5621234A (en) | Vertical semiconductor device with breakdown voltage improvement region | |
| US8039346B2 (en) | Insulated gate silicon carbide semiconductor device and method for manufacturing the same | |
| DE69821105T2 (de) | Bipolar mos-leistungstransistor ohne latch-up | |
| US5282018A (en) | Power semiconductor device having gate structure in trench | |
| US6118150A (en) | Insulated gate semiconductor device and method of manufacturing the same | |
| US5047813A (en) | Semiconductor device and method of manufacturing the same | |
| US5405787A (en) | Structure and method of manufacture for MOS field effect transistor having lightly doped drain and source diffusion regions | |
| JP4024503B2 (ja) | 半導体装置及びその製造方法 | |
| US5324966A (en) | MOS-controlled thyristor | |
| US5464992A (en) | Insulated gate bipolar transistor provided with a minority carrier extracting layer | |
| JP2004511910A (ja) | トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ | |
| JPH0687504B2 (ja) | 半導体装置 | |
| US5397905A (en) | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor | |
| US5281833A (en) | Insulated gate control thyristor | |
| US5323028A (en) | MOS composite static induction thyristor | |
| US5381025A (en) | Insulated gate thyristor with gate turn on and turn off | |
| JPS63141375A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JPH01218067A (ja) | バイポーラ型半導体スイッチング装置 | |
| US6180959B1 (en) | Static induction semiconductor device, and driving method and drive circuit thereof | |
| WO1991003078A1 (en) | Insulated gate thyristor with gate turn on and turn off | |
| JPH023980A (ja) | 縦型電界効果トランジスタ | |
| US5323029A (en) | Static induction device | |
| KR100218261B1 (ko) | 모스 제어형 사이리스터 및 그 제조방법 | |
| JP2594296B2 (ja) | 絶縁ゲート電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981222 |