JPH0687504B2 - 半導体装置 - Google Patents
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- JPH0687504B2 JPH0687504B2 JP63082340A JP8234088A JPH0687504B2 JP H0687504 B2 JPH0687504 B2 JP H0687504B2 JP 63082340 A JP63082340 A JP 63082340A JP 8234088 A JP8234088 A JP 8234088A JP H0687504 B2 JPH0687504 B2 JP H0687504B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、二重拡散型MOSFET等の半導体装置に関するも
ので、特に該装置に形成される寄生トランジスタが動作
しにくい構造の装置に係るものである。
ので、特に該装置に形成される寄生トランジスタが動作
しにくい構造の装置に係るものである。
（従来の技術） 二重拡散型MOSFET或いはIGBT（絶縁ゲートバイポーラト
ランジスタ）等の半導体装置では、内部に寄生トランジ
スタが形成され、この寄生トランジスタが動作して装置
本来の機能を妨げ、動作条件等によっては該装置を破壊
するに至ることがある。
ランジスタ）等の半導体装置では、内部に寄生トランジ
スタが形成され、この寄生トランジスタが動作して装置
本来の機能を妨げ、動作条件等によっては該装置を破壊
するに至ることがある。
このような半導体装置の代表的な従来例として、二重拡
散縦形ＮチャネルMOSFETを取り上げ、従来技術について
以下説明する。第６図は該MOSFETの模式的な部分断面図
である。同図において符号１はN+形高濃度シリコン基
板、２はN-形低濃度シリコンエピタキシャル層で、前記
N+形基板１とN-形エピタキシャル層２によってMOSFETの
ドレイン領域が形成される。N+形基板１の主面にはドレ
イン電極３が被着される。次に前記N-形エピタキシャル
層内にＰ形不純物拡散領域４が形成され、さらにこの領
域４内にP+形不純物拡散領域５が形成され、又領域４及
び領域５にまたがりN+形不純物拡散領域６が形成され
る。又Ｐ形不純物拡散領域４はチャネル部ベース領域
を、そしてN+形不純物拡散領域６はソース領域を構成し
ている。なお以後の説明で、便宜上N-形低濃度エピタキ
シャル層２をN-エピタキシャル層２又はN-ドレイン領域
２、Ｐ形不純物拡散領域４をＰベース領域４、P+形不純
物拡散領域５をP+ベース領域５、N+形不純物拡散領域６
をN+ソース領域６と呼ぶ。さらにN-ドレイン領域２とN+
ソース領域６に挟まれるＰベース領域４が基板主面に露
出する近傍のチャネル領域７上に、N+ソース領域６の一
部表面上まで延在するゲート絶縁膜８と、それを介した
ゲート電極９が形成される。又ゲート電極９上には層間
絶縁膜10が形成され、N+ソース領域６及びP+ベース領域
５とオーミック接触をすると共に、ゲート電極９を層間
絶縁膜10を介して覆うようにソース電極11が形成され
る。
散縦形ＮチャネルMOSFETを取り上げ、従来技術について
以下説明する。第６図は該MOSFETの模式的な部分断面図
である。同図において符号１はN+形高濃度シリコン基
板、２はN-形低濃度シリコンエピタキシャル層で、前記
N+形基板１とN-形エピタキシャル層２によってMOSFETの
ドレイン領域が形成される。N+形基板１の主面にはドレ
イン電極３が被着される。次に前記N-形エピタキシャル
層内にＰ形不純物拡散領域４が形成され、さらにこの領
域４内にP+形不純物拡散領域５が形成され、又領域４及
び領域５にまたがりN+形不純物拡散領域６が形成され
る。又Ｐ形不純物拡散領域４はチャネル部ベース領域
を、そしてN+形不純物拡散領域６はソース領域を構成し
ている。なお以後の説明で、便宜上N-形低濃度エピタキ
シャル層２をN-エピタキシャル層２又はN-ドレイン領域
２、Ｐ形不純物拡散領域４をＰベース領域４、P+形不純
物拡散領域５をP+ベース領域５、N+形不純物拡散領域６
をN+ソース領域６と呼ぶ。さらにN-ドレイン領域２とN+
ソース領域６に挟まれるＰベース領域４が基板主面に露
出する近傍のチャネル領域７上に、N+ソース領域６の一
部表面上まで延在するゲート絶縁膜８と、それを介した
ゲート電極９が形成される。又ゲート電極９上には層間
絶縁膜10が形成され、N+ソース領域６及びP+ベース領域
５とオーミック接触をすると共に、ゲート電極９を層間
絶縁膜10を介して覆うようにソース電極11が形成され
る。
上記のような構成の二重拡散縦形MOSFETの電気等価回路
図を第７図に示した。同図において符号Ｄは第６図のド
レイン電極３に対応し、同様に符号Ｓはソース電極11
に、Ｇはゲート電極９にそれぞれ対応している。そして
第７図のダイオードD1は、第６図に示すP+ベース領域５
とＰベース領域４との両領域をアノード領域とし、N-エ
ピタキシャル層をカソード領域として形成されるPN接合
ダイオードで、フリーホイリングダイオードとして動作
する。
図を第７図に示した。同図において符号Ｄは第６図のド
レイン電極３に対応し、同様に符号Ｓはソース電極11
に、Ｇはゲート電極９にそれぞれ対応している。そして
第７図のダイオードD1は、第６図に示すP+ベース領域５
とＰベース領域４との両領域をアノード領域とし、N-エ
ピタキシャル層をカソード領域として形成されるPN接合
ダイオードで、フリーホイリングダイオードとして動作
する。
第６図からわかるように二重拡散縦形MOSFETは、構造的
に寄生トランジスタが存在する。即ちN-エピタキシャル
層２がコレクタに相当し、Ｐベース領域４がベースに、
又N+ソース領域６がエミッタにそれぞれ相当し、さらに
Ｐベース領域４の拡がり抵抗（ベース抵抗RBと呼ぶ）を
介して、P+ベース領域５とN+ソース領域６とを接続する
ソース電極11により、この寄生トランジスタのベース、
エミッタが接続されている。第８図はこの寄生トランジ
スタが存在するMOSFETの部分断面図及び概略の対応位置
に、この寄生トランジスタの等価回路図を重ねて図示し
たものである。
に寄生トランジスタが存在する。即ちN-エピタキシャル
層２がコレクタに相当し、Ｐベース領域４がベースに、
又N+ソース領域６がエミッタにそれぞれ相当し、さらに
Ｐベース領域４の拡がり抵抗（ベース抵抗RBと呼ぶ）を
介して、P+ベース領域５とN+ソース領域６とを接続する
ソース電極11により、この寄生トランジスタのベース、
エミッタが接続されている。第８図はこの寄生トランジ
スタが存在するMOSFETの部分断面図及び概略の対応位置
に、この寄生トランジスタの等価回路図を重ねて図示し
たものである。
MOSFETはバイポーラトランジスタよりも高速動作を要求
される分野に広く用いられるようになっており、その１
つとして電動機制御の分野がある。この電動機制御のよ
うな誘導性負荷をスイッチング動作した場合、MOSFET内
に存在する前記寄生トランジスタが動作し、MOSFETを破
壊するに至ることがある。この破壊は、誘導性負荷をス
イッチング動作させたとき生ずる電圧、電流の急激な変
化により、寄生バイポーラトランジスタのベース領域へ
電流が流れ、それにより寄生トランジスタが動作して、
部分的に過大な電流が流れるためである。
される分野に広く用いられるようになっており、その１
つとして電動機制御の分野がある。この電動機制御のよ
うな誘導性負荷をスイッチング動作した場合、MOSFET内
に存在する前記寄生トランジスタが動作し、MOSFETを破
壊するに至ることがある。この破壊は、誘導性負荷をス
イッチング動作させたとき生ずる電圧、電流の急激な変
化により、寄生バイポーラトランジスタのベース領域へ
電流が流れ、それにより寄生トランジスタが動作して、
部分的に過大な電流が流れるためである。
（発明が解決しようとする課題） 従来のMOSFETは、この寄生トランジスタ動作による素子
の損傷を防ぐため第８図に示すN+ソース領域６の直下に
P+ベース領域５を形成し、ベース抵抗RBを極力小さくす
るようにしている。例えば特願昭61−277856号に開示さ
れる製造方法、即ちN+ソース領域６とＰベース領域４と
の二重拡散マスクとなるゲート電極９と、P+ベース領域
５の不純物拡散窓とを、自己整合的（セルフアライン
的）に分離形成する方法により、N+ソース領域６の直下
にP+ベース領域５を形成し、ベース抵抗RBを小さくし、
寄生トランジスタの動作を大幅に抑制することはできる
が、現在のPEP（Photo Etching Process、写真蝕刻法）
技術においては、まだゲートしきい値電圧を決めるチャ
ネル領域７の濃度にこのP+ベース領域の濃度が影響を及
ぼす場合があり、ソース領域直下のベース抵抗RBを小さ
くするのには限界がある。この限界を打破し、さらに寄
生トランジスタを動作しにくくする課題解決に対する市
場のニーズは大きい。
の損傷を防ぐため第８図に示すN+ソース領域６の直下に
P+ベース領域５を形成し、ベース抵抗RBを極力小さくす
るようにしている。例えば特願昭61−277856号に開示さ
れる製造方法、即ちN+ソース領域６とＰベース領域４と
の二重拡散マスクとなるゲート電極９と、P+ベース領域
５の不純物拡散窓とを、自己整合的（セルフアライン
的）に分離形成する方法により、N+ソース領域６の直下
にP+ベース領域５を形成し、ベース抵抗RBを小さくし、
寄生トランジスタの動作を大幅に抑制することはできる
が、現在のPEP（Photo Etching Process、写真蝕刻法）
技術においては、まだゲートしきい値電圧を決めるチャ
ネル領域７の濃度にこのP+ベース領域の濃度が影響を及
ぼす場合があり、ソース領域直下のベース抵抗RBを小さ
くするのには限界がある。この限界を打破し、さらに寄
生トランジスタを動作しにくくする課題解決に対する市
場のニーズは大きい。
本発明の目的は、二重拡散縦形MOSFET或いはIGBT等に、
構造的に存在する寄生バイポーラトランジスタの動作を
生じさせにくくして破壊耐力を向上すると共に順伝達ア
ドミタンス（gm）等の特性が改善できる半導体装置を提
供するものである。
構造的に存在する寄生バイポーラトランジスタの動作を
生じさせにくくして破壊耐力を向上すると共に順伝達ア
ドミタンス（gm）等の特性が改善できる半導体装置を提
供するものである。
［発明の構成］ （課題を解決するための手段） 以下の説明において一導電形をＮ形、反対導電形をＰ形
とする。Ｎ形をＰ形に、Ｐ形をＮ形に代えても、差し支
えない。
とする。Ｎ形をＰ形に、Ｐ形をＮ形に代えても、差し支
えない。
本発明の半導体装置は、一方の主面がＮ形領域である半
導体基板と、このＮ形領域内に選択的に形成されるＰ形
第１ベース領域（以下Ｐベース領域と略記する）と、こ
のＰベース領域内に形成され、不純物濃度がＰベース領
域の濃度より高いＰ形第２ベース領域（P+ベース領域）
と、このP+ベース領域とＰベース領域にまたがり、これ
ら両領域内に選択的に形成される低濃度領域と高濃度領
域とから成るＮ形ソース領域（Ｎソース領域とN+ソース
領域から成るソース領域と呼ぶ）と、Ｎソース領域と前
記一方の主面のＮ形領域とに挟まれるＰベース領域が露
出する基板主面にゲート絶縁膜を介して対向するゲート
電極とを具備し、かつ前記N+ソース領域の全領域が前記
P+ベース領域内に含まれていることを特徴とするもので
ある。
導体基板と、このＮ形領域内に選択的に形成されるＰ形
第１ベース領域（以下Ｐベース領域と略記する）と、こ
のＰベース領域内に形成され、不純物濃度がＰベース領
域の濃度より高いＰ形第２ベース領域（P+ベース領域）
と、このP+ベース領域とＰベース領域にまたがり、これ
ら両領域内に選択的に形成される低濃度領域と高濃度領
域とから成るＮ形ソース領域（Ｎソース領域とN+ソース
領域から成るソース領域と呼ぶ）と、Ｎソース領域と前
記一方の主面のＮ形領域とに挟まれるＰベース領域が露
出する基板主面にゲート絶縁膜を介して対向するゲート
電極とを具備し、かつ前記N+ソース領域の全領域が前記
P+ベース領域内に含まれていることを特徴とするもので
ある。
（作用） 第１図に例示した本発明の半導体装置の断面図と、第８
図の寄生トランジスタが主として存在する部分の断面図
とを参照して、前記構成の半導体装置の作用について説
明する。
図の寄生トランジスタが主として存在する部分の断面図
とを参照して、前記構成の半導体装置の作用について説
明する。
二重拡散縦形MOSFET等においては、ソース領域をエミッ
タ領域、P+ベース領域とＰベース領域の両領域をトラン
ジスタのベース領域、半導体基板のＮ形領域（以下N-ド
レイン領域と呼ぶ）をコレクタ領域とするNPNバイポー
ラ寄生トランジスタが存在する。第８図において、波線
で囲まれる領域12内は主として寄生トランジスタ作用の
行なわれる領域である。即ちN+ソース領域とP+ベース領
域との接合部分のエミツタ注入効率は、N+ソース領域と
Ｐベース領域との接合部分のエミッタ注入効率に比較し
て極めて小さく、又ベース拡がり抵抗RBもP+ベース領域
内では小さい。従って従来の寄生トランジスタ作用は、
N+ソース領域とＰベース領域との接合部分と、その近傍
のＰベース領域の拡がり抵抗RBとが主要因である。
タ領域、P+ベース領域とＰベース領域の両領域をトラン
ジスタのベース領域、半導体基板のＮ形領域（以下N-ド
レイン領域と呼ぶ）をコレクタ領域とするNPNバイポー
ラ寄生トランジスタが存在する。第８図において、波線
で囲まれる領域12内は主として寄生トランジスタ作用の
行なわれる領域である。即ちN+ソース領域とP+ベース領
域との接合部分のエミツタ注入効率は、N+ソース領域と
Ｐベース領域との接合部分のエミッタ注入効率に比較し
て極めて小さく、又ベース拡がり抵抗RBもP+ベース領域
内では小さい。従って従来の寄生トランジスタ作用は、
N+ソース領域とＰベース領域との接合部分と、その近傍
のＰベース領域の拡がり抵抗RBとが主要因である。
本発明の半導体装置においては、第１図に示すように従
来のN+ソース領域を低濃度のＮソース領域16aと高濃度
のN+ソース領域16bとから構成し、寄生トランジスタの
エミッタ注入効率を低減するため、N+ソース領域16bの
全領域がP+ベース領域15内に含まれ、高いエミッタ注入
効率のN+Ｐ接合を形成しないようにした。
来のN+ソース領域を低濃度のＮソース領域16aと高濃度
のN+ソース領域16bとから構成し、寄生トランジスタの
エミッタ注入効率を低減するため、N+ソース領域16bの
全領域がP+ベース領域15内に含まれ、高いエミッタ注入
効率のN+Ｐ接合を形成しないようにした。
又Ｐベース領域14には、Ｎソース領域16aの一部又は全
領域のみが形成されるようにした。
領域のみが形成されるようにした。
これによりＰベース領域内の寄生トランジスタのNPエミ
ッタ接合の注入効率は、従来よりも低減され、かつＮソ
ース領域16aの拡散深さは従来のN+ソース領域のそれよ
りも浅くなるので、Ｐベース領域内の拡がり抵抗RBも小
さくすることができ、寄生トランジスタは動作しにくく
なる。他方、N+ソース領域16bの不純物濃度は従来より
も高濃度にすることができ、ソース電極11とのオーム接
触抵抗値も小さくなり、順伝達アドミタンスは向上す
る。
ッタ接合の注入効率は、従来よりも低減され、かつＮソ
ース領域16aの拡散深さは従来のN+ソース領域のそれよ
りも浅くなるので、Ｐベース領域内の拡がり抵抗RBも小
さくすることができ、寄生トランジスタは動作しにくく
なる。他方、N+ソース領域16bの不純物濃度は従来より
も高濃度にすることができ、ソース電極11とのオーム接
触抵抗値も小さくなり、順伝達アドミタンスは向上す
る。
（実施例） 本発明の半導体装置の第１実施例である二重拡散縦形MO
SFETの模式的断面図を第１図に示す。第６図と同一符号
は同一部分又は対応する部分をあらわす。
SFETの模式的断面図を第１図に示す。第６図と同一符号
は同一部分又は対応する部分をあらわす。
同図において、一方の主面側が一導電形領域である半導
体基板１がある。本実施例ではＮ形高濃度基板１（N+基
板１）にN-エピタキシャル層（N-ドレイン領域）２を積
層したものを基板１とする。N-エピタキシャル層内に選
択的に形成される反対導電形第１ベース領域（Ｐベース
領域）14と、Ｐベース領域14内に選択的に形成されるこ
の領域より濃度の高い反対導電形第２ベース領域（P+ベ
ース領域）15と、Ｐベース領域14とP+ベース領域15とに
またがりこれら両領域内に形成される低濃度領域（Ｎソ
ース領域）16aと高濃度領域（N+ソース領域）16bとから
成る一導電形ソース領域（ソース領域）16と、Ｎソース
領域16aとN-ドレイン領域２とに挟まれるＰベース領域1
4のチャネル領域７上にゲート酸化膜８を介して対向す
るゲート電極９とが設けられ、N+ソース領域16bの全領
域はP+ベース領域15内に形成されている。
体基板１がある。本実施例ではＮ形高濃度基板１（N+基
板１）にN-エピタキシャル層（N-ドレイン領域）２を積
層したものを基板１とする。N-エピタキシャル層内に選
択的に形成される反対導電形第１ベース領域（Ｐベース
領域）14と、Ｐベース領域14内に選択的に形成されるこ
の領域より濃度の高い反対導電形第２ベース領域（P+ベ
ース領域）15と、Ｐベース領域14とP+ベース領域15とに
またがりこれら両領域内に形成される低濃度領域（Ｎソ
ース領域）16aと高濃度領域（N+ソース領域）16bとから
成る一導電形ソース領域（ソース領域）16と、Ｎソース
領域16aとN-ドレイン領域２とに挟まれるＰベース領域1
4のチャネル領域７上にゲート酸化膜８を介して対向す
るゲート電極９とが設けられ、N+ソース領域16bの全領
域はP+ベース領域15内に形成されている。
次に第２図を参照しこのMOSFETの製造方法の概略につい
て説明する。N+基板１上に気相成長によりN-エピタキシ
ャル層２を堆積する。次にN-エピタキシャル層の表面に
酸化膜を形成し、PEP技術により酸化膜を開口し、ゲー
ト酸化を行ない、さらにその上に多結晶シリコン膜を堆
積し、PEP技術によりゲート酸化膜８及びゲート電極９
を形成する。次に多結晶シリコン膜から成るゲート電極
９をマスクとして、例えばボロン（Ｂ）を拡散しＰベー
ス領域14を形成する。Ｐベース領域14の表面濃度は約10
17atoms/cm3程度である。次にPEP技術によりP+形成領域
となる領域を開口し、開口部より不純物を注入し、P+ベ
ース領域15を形成する。P+ベース領域15の表面濃度は10
19atoms/cm3以上、例えば５×1019atoms/cm3である（第
２図（ａ）参照）。次に公知の方法によりP+ベース領域
15内にN+ソース領域16bを形成する。N+ソース領域16bの
表面濃度は1019atoms/cm3以上例えば５×1019atoms/cm3
とする（同図（ｂ）参照）。次に、N+ソース領域16bに
連接し、Ｐベース領域14とP+ベース領域15にまたがる低
濃度のＮソース領域16aを形成する。Ｎソース領域16aの
表面濃度は、1018ないし1019atoms/cm3程度である（同
図（ｃ）参照）。その後、層間絶縁膜10を形成し、コン
タクトホールを開口し、ソース電極11を形成し、第１図
に示すMOSFETが得られる。
て説明する。N+基板１上に気相成長によりN-エピタキシ
ャル層２を堆積する。次にN-エピタキシャル層の表面に
酸化膜を形成し、PEP技術により酸化膜を開口し、ゲー
ト酸化を行ない、さらにその上に多結晶シリコン膜を堆
積し、PEP技術によりゲート酸化膜８及びゲート電極９
を形成する。次に多結晶シリコン膜から成るゲート電極
９をマスクとして、例えばボロン（Ｂ）を拡散しＰベー
ス領域14を形成する。Ｐベース領域14の表面濃度は約10
17atoms/cm3程度である。次にPEP技術によりP+形成領域
となる領域を開口し、開口部より不純物を注入し、P+ベ
ース領域15を形成する。P+ベース領域15の表面濃度は10
19atoms/cm3以上、例えば５×1019atoms/cm3である（第
２図（ａ）参照）。次に公知の方法によりP+ベース領域
15内にN+ソース領域16bを形成する。N+ソース領域16bの
表面濃度は1019atoms/cm3以上例えば５×1019atoms/cm3
とする（同図（ｂ）参照）。次に、N+ソース領域16bに
連接し、Ｐベース領域14とP+ベース領域15にまたがる低
濃度のＮソース領域16aを形成する。Ｎソース領域16aの
表面濃度は、1018ないし1019atoms/cm3程度である（同
図（ｃ）参照）。その後、層間絶縁膜10を形成し、コン
タクトホールを開口し、ソース電極11を形成し、第１図
に示すMOSFETが得られる。
第１図に示すMOSFETには、前述の寄生バイポーラトラン
ジスタが存在する。即ちソース領域16をエミッタ領域、
Ｐベース領域14及びP+ベース領域15を寄生トランジスタ
のベース領域、N-ドレイン電領域２をコレクタ領域とす
るものである。本発明は。ソース領域16がＮソース領域
16aとN+ソース領域16bとから構成され、N+ソース領域16
bの全領域がP+ベース領域15内に形成されていることを
特徴とするものである。従来のMOSFETのソース領域は、
１つの拡散工程で形成され、ソース電極と良好な接触を
持つように高濃度になっている。従ってＰベース領域内
に形成されるソース領域も高濃度となり、前記寄生バイ
ポーラトランジスタのエミッタ注入効率が大きくなると
共に、高濃度に形成されるためソース領域の深さが深く
なり、ベース拡がり抵抗RBが大きくなる。これらにより
前記バイポーラトランジスタは動作しやすいという欠点
があった。本発明においてはＰベース領域14内に形成さ
れるＮソース領域16aと、P+ベース領域内のN+ソース領
域6bとを別個に形成することにより、ソース電極11と接
触するN+ソース領域16bは十分高濃度に形成でき、その
ため順伝達アドミタンス（gm）の大きいMOSFETが作れ
る。他方、Ｐベース領域14内に形成されるＮソース領域
16aは、N+ソース領域16bに比し低濃度であるからＰベー
ス領域14内のＮソース領域の深さは浅く、ベース拡がり
抵抗RBは小さくなると共に、寄生バイポーラトランジス
タのエミッタ注入効率を低くおさえることができる。こ
れらにより前記寄生バイポーラトランジスタは動作しに
くくなる。
ジスタが存在する。即ちソース領域16をエミッタ領域、
Ｐベース領域14及びP+ベース領域15を寄生トランジスタ
のベース領域、N-ドレイン電領域２をコレクタ領域とす
るものである。本発明は。ソース領域16がＮソース領域
16aとN+ソース領域16bとから構成され、N+ソース領域16
bの全領域がP+ベース領域15内に形成されていることを
特徴とするものである。従来のMOSFETのソース領域は、
１つの拡散工程で形成され、ソース電極と良好な接触を
持つように高濃度になっている。従ってＰベース領域内
に形成されるソース領域も高濃度となり、前記寄生バイ
ポーラトランジスタのエミッタ注入効率が大きくなると
共に、高濃度に形成されるためソース領域の深さが深く
なり、ベース拡がり抵抗RBが大きくなる。これらにより
前記バイポーラトランジスタは動作しやすいという欠点
があった。本発明においてはＰベース領域14内に形成さ
れるＮソース領域16aと、P+ベース領域内のN+ソース領
域6bとを別個に形成することにより、ソース電極11と接
触するN+ソース領域16bは十分高濃度に形成でき、その
ため順伝達アドミタンス（gm）の大きいMOSFETが作れ
る。他方、Ｐベース領域14内に形成されるＮソース領域
16aは、N+ソース領域16bに比し低濃度であるからＰベー
ス領域14内のＮソース領域の深さは浅く、ベース拡がり
抵抗RBは小さくなると共に、寄生バイポーラトランジス
タのエミッタ注入効率を低くおさえることができる。こ
れらにより前記寄生バイポーラトランジスタは動作しに
くくなる。
第３図は本発明の第２実施例で、第１図と同符号は同一
部分を表わすので説明を省略する。
部分を表わすので説明を省略する。
本実施例では、ソース領域26がＮソース領域26a及びN+
ソース領域26bで構成され、Ｎソース領域26aの全領域は
Ｐベース領域24内に、従ってP+ベース領域25内にはN+ソ
ース領域の全領域が形成される例である。
ソース領域26bで構成され、Ｎソース領域26aの全領域は
Ｐベース領域24内に、従ってP+ベース領域25内にはN+ソ
ース領域の全領域が形成される例である。
第４図及び第５図は、本発明の第３及び第４の実施例
で、Ｐベース領域が２段になった場合のものである。ソ
ース領域に関し、第３実施例は第１図の第１実施例及び
第４実施例は第３図の第２実施例のそれぞれの場合と同
一である。本発明の作用、効果に関しては第１実施例又
は第２実施例と同一である。
で、Ｐベース領域が２段になった場合のものである。ソ
ース領域に関し、第３実施例は第１図の第１実施例及び
第４実施例は第３図の第２実施例のそれぞれの場合と同
一である。本発明の作用、効果に関しては第１実施例又
は第２実施例と同一である。
なお特願昭61−277856号に開示されている製造方法を、
本発明の半導体装置に適用すれば、第２図（ｃ）に示す
P+ベース領域15の側面とＮソース領域16aの側面との距
離ｍを最小にすることが可能で、寄生トランジスタはさ
らに動作しにくくなり、好ましい効果が得られる。
本発明の半導体装置に適用すれば、第２図（ｃ）に示す
P+ベース領域15の側面とＮソース領域16aの側面との距
離ｍを最小にすることが可能で、寄生トランジスタはさ
らに動作しにくくなり、好ましい効果が得られる。
以上の実施例は、ＮチャネルMOSFETに関し説明したが、
Ｐ形とＮ形を交換したＰチャネルMOSFETに対しても本発
明は適用できる。
Ｐ形とＮ形を交換したＰチャネルMOSFETに対しても本発
明は適用できる。
又二重拡散縦形MOSFETのN+基板１の他方の主面にP+形領
域を付加したIGBTに対しても、本発明は適用できる。
域を付加したIGBTに対しても、本発明は適用できる。
［発明の効果］ 以上詳述したように、本発明の半導体装置においては、
ソース領域を低濃度領域と高濃度領域との連接構成と
し、主として寄生トランジスタ作用の行なわれるＰベー
ス領域に低濃度ソース領域を設け、P+ベース領域に高濃
度ソース領域の全領域が形成されるようにした。これに
より寄生バイポーラトランジスタのエミッタ注入効率は
低くおさえられ、ベース拡がり抵抗値も減少し、寄生バ
イポーラトランジスタの動作を生じさせにくくすること
ができる。従って寄生バイポーラトランジスタ動作によ
る破壊が起りにくくなり、極めて破壊に強い半導体装置
が得られる。又本発明においては高濃度ソース領域の濃
度を十分高い値とすることができるので、順伝達アドミ
５ンス（gm）等の特性が改善できる。
ソース領域を低濃度領域と高濃度領域との連接構成と
し、主として寄生トランジスタ作用の行なわれるＰベー
ス領域に低濃度ソース領域を設け、P+ベース領域に高濃
度ソース領域の全領域が形成されるようにした。これに
より寄生バイポーラトランジスタのエミッタ注入効率は
低くおさえられ、ベース拡がり抵抗値も減少し、寄生バ
イポーラトランジスタの動作を生じさせにくくすること
ができる。従って寄生バイポーラトランジスタ動作によ
る破壊が起りにくくなり、極めて破壊に強い半導体装置
が得られる。又本発明においては高濃度ソース領域の濃
度を十分高い値とすることができるので、順伝達アドミ
５ンス（gm）等の特性が改善できる。
第１図は本発明の半導体装置の第１実施例である二重拡
散縦形MOSFETの模式的断面図、第２図は第１図のMOSFET
の製造方法を説明するための断面図、第３図ないし第５
図は本発明の半導体装置の第２ないし第４実施例を示す
断面図、第６図は従来の半導体装置の模式的断面図、第
７図は第６図の半導体装置の等価回路図、第８図は第６
図の半導体装置の寄生バイポーラトランジスタの主要部
分断面図である。 １……N+高濃度領域、１……半導体基板、２……一導電
形領域（N-エピタキシャル層又はN-ドレイン領域）、３
……ドレイン電極、4,14……反対導電形第１ベース領域
（Ｐベース領域）、5,15……反対導電形第２ベース領域
（P+ベース領域）、６……N+ソース領域、７……チヤネ
ル領域、８……ゲート絶縁膜、９……ゲート電極、11…
…ソース電極、16……一導電形ソース領域（ソース領
域）、16a……低濃度領域（Ｎソース領域）、16b……高
濃度領域（N+ソース領域）、RB……ベース拡がり抵抗。 なお（ ）内の名称は、「3.発明の詳細な説明」におい
て多用される名称である。
散縦形MOSFETの模式的断面図、第２図は第１図のMOSFET
の製造方法を説明するための断面図、第３図ないし第５
図は本発明の半導体装置の第２ないし第４実施例を示す
断面図、第６図は従来の半導体装置の模式的断面図、第
７図は第６図の半導体装置の等価回路図、第８図は第６
図の半導体装置の寄生バイポーラトランジスタの主要部
分断面図である。 １……N+高濃度領域、１……半導体基板、２……一導電
形領域（N-エピタキシャル層又はN-ドレイン領域）、３
……ドレイン電極、4,14……反対導電形第１ベース領域
（Ｐベース領域）、5,15……反対導電形第２ベース領域
（P+ベース領域）、６……N+ソース領域、７……チヤネ
ル領域、８……ゲート絶縁膜、９……ゲート電極、11…
…ソース電極、16……一導電形ソース領域（ソース領
域）、16a……低濃度領域（Ｎソース領域）、16b……高
濃度領域（N+ソース領域）、RB……ベース拡がり抵抗。 なお（ ）内の名称は、「3.発明の詳細な説明」におい
て多用される名称である。
Claims (1)
- 【請求項１】一方の主面側が一導電形領域である半導体
基板と、この一導電形領域内に選択的に形成される反対
導電形第１ベース領域と、この第１ベース領域内に選択
的に形成され、不純物濃度が第１ベース領域の濃度より
高い反対導電形第２ベース領域と、この第２ベース領域
と前記第１ベース領域にまたがり、これら領域内に選択
的に形成される低濃度領域と高濃度領域とから成る一導
電形ソース領域と、このソース領域と前記一方の基板主
面側の一導電形領域とに挟まれる前記第１ベース領域が
露出する前記基板主面にゲート絶縁膜を介して対向する
ゲート電極とを具備すると共に、前記ソース領域の高濃
度の全領域が前記第２ベース領域内に形成されているこ
とを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082340A JPH0687504B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体装置 |
| KR1019890003747A KR920005513B1 (ko) | 1988-04-05 | 1989-03-24 | 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체 장치 및 그 제조방법 |
| US07/332,324 US5057884A (en) | 1988-04-05 | 1989-04-03 | Semiconductor device having a structure which makes parasitic transistor hard to operate |
| DE8989105966T DE68904672T2 (de) | 1988-04-05 | 1989-04-05 | Halbleiteranordnung, deren struktur die wirkung des parasitischen transistors erschwert und verfahren zur herstellung. |
| EP89105966A EP0336393B1 (en) | 1988-04-05 | 1989-04-05 | Semiconductor device having a structure which makes parasitic transistors hard to operate and method of manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082340A JPH0687504B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01255276A JPH01255276A (ja) | 1989-10-12 |
| JPH0687504B2 true JPH0687504B2 (ja) | 1994-11-02 |
Family
ID=13771836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63082340A Expired - Lifetime JPH0687504B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5057884A (ja) |
| EP (1) | EP0336393B1 (ja) |
| JP (1) | JPH0687504B2 (ja) |
| KR (1) | KR920005513B1 (ja) |
| DE (1) | DE68904672T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239670A (ja) * | 1989-03-14 | 1990-09-21 | Fujitsu Ltd | 半導体装置 |
| US5234851A (en) * | 1989-09-05 | 1993-08-10 | General Electric Company | Small cell, low contact assistance rugged power field effect devices and method of fabrication |
| EP0481153B1 (en) * | 1990-10-16 | 1997-02-12 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the accomplishment of power MOS transistors with vertical current flow |
| US5164802A (en) * | 1991-03-20 | 1992-11-17 | Harris Corporation | Power vdmosfet with schottky on lightly doped drain of lateral driver fet |
| US5223732A (en) * | 1991-05-28 | 1993-06-29 | Motorola, Inc. | Insulated gate semiconductor device with reduced based-to-source electrode short |
| DE4216810C2 (de) * | 1991-05-31 | 1999-09-16 | Fuji Electric Co Ltd | Steuerschaltung für einen Leitfähigkeitsänderungs-MISFET |
| US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
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| US5405794A (en) * | 1994-06-14 | 1995-04-11 | Philips Electronics North America Corporation | Method of producing VDMOS device of increased power density |
| FR2742583B1 (fr) * | 1995-12-18 | 1998-04-24 | Sgs Thomson Microelectronics | Transistor a effet de champ a grille isolee et a canal diffuse |
| KR0175276B1 (ko) * | 1996-01-26 | 1999-02-01 | 김광호 | 전력반도체장치 및 그의 제조방법 |
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| JP3209091B2 (ja) * | 1996-05-30 | 2001-09-17 | 富士電機株式会社 | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 |
| KR100256109B1 (ko) * | 1997-05-07 | 2000-05-01 | 김덕중 | 전력 반도체 장치 |
| JPH1167786A (ja) * | 1997-08-25 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6121089A (en) * | 1997-10-17 | 2000-09-19 | Intersil Corporation | Methods of forming power semiconductor devices having merged split-well body regions therein |
| WO1999038214A1 (en) * | 1998-01-22 | 1999-07-29 | Mitsubishi Denki Kabushiki Kaisha | Insulating gate type bipolar semiconductor device |
| DE19808348C1 (de) * | 1998-02-27 | 1999-06-24 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| KR100278661B1 (ko) * | 1998-11-13 | 2001-02-01 | 윤종용 | 비휘발성 메모리소자 및 그 제조방법 |
| JP2001024184A (ja) | 1999-07-05 | 2001-01-26 | Fuji Electric Co Ltd | 絶縁ゲートトランジスタおよびその製造方法 |
| US20030151092A1 (en) * | 2002-02-11 | 2003-08-14 | Feng-Tso Chien | Power mosfet device with reduced snap-back and being capable of increasing avalanche-breakdown current endurance, and method of manafacturing the same |
| JP4842527B2 (ja) * | 2004-08-24 | 2011-12-21 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP4627211B2 (ja) * | 2005-04-22 | 2011-02-09 | 三菱電機株式会社 | 炭化珪素半導体装置、及びその製造方法 |
| KR100752591B1 (ko) * | 2007-07-06 | 2007-08-29 | (주)위즈덤 세미컨덕터 | Ｓｍｐｓ 소자 및 그 제조방법 |
| US8803225B2 (en) * | 2012-01-12 | 2014-08-12 | Tsinghua University | Tunneling field effect transistor having a lightly doped buried layer |
| WO2016039072A1 (ja) * | 2014-09-08 | 2016-03-17 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN108172610B (zh) * | 2017-12-27 | 2020-11-13 | 电子科技大学 | 一种具有内置镇流电阻的高压igbt器件 |
| CN115458604B (zh) * | 2022-10-24 | 2023-06-30 | 中芯越州集成电路制造(绍兴)有限公司 | Mosfet器件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4729001A (en) * | 1981-07-27 | 1988-03-01 | Xerox Corporation | Short-channel field effect transistor |
| AT380082B (de) * | 1984-01-13 | 1986-04-10 | Hoerbiger Ventilwerke Ag | Einrichtung zum regeln der foerdermenge von rotationsverdichtern |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| DE3677627D1 (de) * | 1985-04-24 | 1991-04-04 | Gen Electric | Halbleiteranordnung mit isoliertem gate. |
| JPS6384164A (ja) * | 1986-09-29 | 1988-04-14 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
-
1988
- 1988-04-05 JP JP63082340A patent/JPH0687504B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-24 KR KR1019890003747A patent/KR920005513B1/ko not_active Expired
- 1989-04-03 US US07/332,324 patent/US5057884A/en not_active Expired - Lifetime
- 1989-04-05 DE DE8989105966T patent/DE68904672T2/de not_active Expired - Fee Related
- 1989-04-05 EP EP89105966A patent/EP0336393B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01255276A (ja) | 1989-10-12 |
| DE68904672D1 (de) | 1993-03-18 |
| EP0336393A2 (en) | 1989-10-11 |
| EP0336393B1 (en) | 1993-02-03 |
| DE68904672T2 (de) | 1993-07-08 |
| EP0336393A3 (en) | 1990-01-31 |
| US5057884A (en) | 1991-10-15 |
| KR890016691A (ko) | 1989-11-29 |
| KR920005513B1 (ko) | 1992-07-06 |
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Legal Events
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