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JPH04234164A - 絨毛形のキャパシタ構造を有する半導体メモリ装置の製造方法 - Google Patents

絨毛形のキャパシタ構造を有する半導体メモリ装置の製造方法

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JPH04234164A
JPH04234164A JP3142186A JP14218691A JPH04234164A JP H04234164 A JPH04234164 A JP H04234164A JP 3142186 A JP3142186 A JP 3142186A JP 14218691 A JP14218691 A JP 14218691A JP H04234164 A JPH04234164 A JP H04234164A
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semiconductor memory
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capacitor
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安　智弘
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の製
造方法に係り、特にメモリセルの静電容量を増加させる
ための絨毛形のキャパシタ構造を有する半導体メモリ装
置の製造方法に関する。
【０００２】
【従来の技術】近年、各メモリセルが１つのスイッチン
グトランジスタと１つのキャパシタとで構成され高集積
化に有利になったＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄ
ｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が目覚ましい発展
を遂げている。ＤＲＡＭは半導体製造技術の発達に伴っ
て約３年ごとに４倍の集積度が達成されており、現在、
４ＭビットＤＲＡＭは量産段階、１６ＭビットＤＲＡＭ
は量産準備段階にあり、６４Ｍビット及び２５６Ｍビッ
トＤＲＡＭは開発のための研究が活発に行われている。
【０００３】半導体メモリ装置は情報の読み出しと貯蔵
のために最小限の静電容量を持たなければならないが、
集積度が４倍増加するときチップ（ｃｈｉｐ）面積の増
加は１．４倍程度にとどまるので相対的にメモリセルの
面積は１／３倍に縮小され、既存のキャパシタ構造では
新たな集積度で形成されるメモリセルのキャパシタンス
を確保し得ないため、高集積化に伴うセルキャパシタン
ス増加のための研究課題を残すことになった。
【０００４】２次元構造のプレナ（Ｐｌａｎｅｒ）型キ
ャパシタ、３次元構造のスタック（Ｓｔａｃｋ）　型キ
ャパシタ、トレンチ（Ｔｒｅｎｃｈ）型キャパシタ及び
スタック・トレンチ併合型キャパシタは、メモリセルの
キャパシタンスを増加させるために提案された代表的な
キャパシタ構造である。 しかし、６４Ｍビット及び２５６Ｍビットと集積度が高
くなるにつれ、単純な３次元的なキャパシタでは十分な
キャパシタンスを確保できなくなり種々の変形された３
次元的なキャパシタ構造が発表されている。例えば富士
通研究所のフィン構造キャパシタ、東芝ＵＬＳＩ研究所
のボックス構造キャパシタ及びスプレードスタック構造
キャパシタ（ＳＳＣ）　、並びに三菱ＬＳＩ研究所の円
筒構造キャパシタは、６４ＭビットＤＲＡＭのセルキャ
パシタンスを確保するために提案されたものである。ま
た、ストリッジ電極（Ｓｔｏｒａｇｅ　ｎｏｄｅ）で使
用されるソース領域上にデザインルール以下の大きさの
柱より構成された絨毛形のキャパシタ構造を有する半導
体メモリ装置が、日本の三菱社によって考案されている
。これは、デザインルール以下の大きさの柱より構成さ
れたストリッジ電極を形成してキャパシタンスを供給す
ることにより、半導体装置の高集積化において常に問題
とされてきたデザインルールの限界によるキャパシタン
スの増加の限界を克服して６４Ｍビット及び２５６Ｍビ
ットＤＲＡＭで要求されるセルキャパシタンスを確保し
得るようにしたものである。
【０００５】図１を参照して従来の絨毛形のキャパシタ
構造を有する半導体メモリ装置及びその製造方法を説明
する。
【０００６】この半導体メモリ装置は、半導体基板１　
上に、素子の活性領域と非活性領域を区分するフィール
ド酸化膜２　と、前記活性領域にソース３　、ドレイン
４　及びゲート酸化膜５　を介したゲート電極６を具備
するスイッチングトランジスタと、このスイッチングト
ランジスタのソース領域３　上にデザインルール以下の
大きさで形成されストリッジ電極１１になる柱形の電極
と、前記ソース領域３　及び柱形の電極の全面に形成さ
れた誘電体膜１３と、この誘電体膜１３の全面に形成さ
れプレート電極になる第２導電層１４と、この第２導電
層１４とビットラインを絶縁するために前記第２導電層
１４上及びゲート電極上部に連結して形成された絶縁膜
１５と、この絶縁膜１５及び前記ドレイン領域４　上に
形成されたビットライン７　とを有する。
【０００７】このような半導体メモリ装置の製造方法は
、ソース３　、ドレイン４　及びゲート酸化膜５　を介
したゲート電極６　を具備するスイッチングトランジス
タのソース領域３　上に、例えばＦＩＢ法（Ｆｏｃｕｓ
　Ｉｏｎ　Ｂｅａｍ）によりビーム径０．１μｍで金を
注入し、その上に気相成長法あるいは真空蒸着法により
シリコンを堆積した後、半導体基板１を例えば１０００
℃で加熱して金の注入された部分にのみシリコン結晶を
柱形に成長させる。この時、柱の頂上部分に金が集中す
るのでこの頂上部分を王水により選択的に除去してデザ
インルール以下の大きさの柱で構成されたストリッジ電
極１１を形成する。次いで、柱形の電極の全面に誘電体
を塗布して薄い誘電体膜１３を形成し、この誘電体膜１
３の上に第２導電層を堆積してプレート電極１４を形成
する。次いで、プレート電極１４とビットライン７　を
絶縁するためにプレート電極１４及びゲート電極６　上
に連結して絶縁膜１５を形成し、この絶縁膜１５及びド
レイン領域４　上に導電物質を堆積してビットライン７
　を形成する。
【０００８】従って、従来の絨毛形のキャパシタ構造を
有する半導体メモリ装置は、写真蝕刻工程を用いずにＦ
ＩＢ法によりストリッジ電極を形成し得るので、高集積
化の際問題とされてきた制限されたデザインルールによ
るキャパシタンスの増加限界を克服することができる
【
０００９】
【発明が解決しようとする課題】しかしながら、ＦＩＢ
法を用いて柱より構成された前記ストリッジ電極１１を
形成する場合、単位セルの単位柱電極、つまり柱形の電
極のそれぞれにＦＩＢ法を適用しなければならないので
チップ１個を製造するのに相当の時間がかかり、生産量
を低下させるため、大量生産には不向きである。また、
前記柱形の電極を成長させるために半導体基板１　を加
熱すると、既に基板１　上に形成されているソース領域
３　及びドレイン領域４　の不純物ドーパント（ｄｏｐ
ａｎｔ）が前記熱処理工程によりゲート電極５　の下部
領域まで拡散され、チャネル領域を通過せず直ちに電流
が流れるようになるパンチスルー（Ｐｕｎｃｈ　ｔｈｒ
ｏｕｇｈ）　現象が生ずることもあって素子の動作特性
を低下させるのみならず、前記熱処理工程により成長す
るシリコンの結晶形が実際には凸形でないΩ形に形成さ
れるので所望のキャパシタンスが得られにくいという問
題がある。
【００１０】本発明の目的は、このような従来の絨毛形
のキャパシタ構造を有する半導体メモリ装置で生ずる種
々の問題点を解決しながら高集積度の半導体メモリ装置
を提供するために、既存のパターン形成工程を用いつつ
もデザインルール以下の絨毛形のキャパシタを形成し得
る絨毛形のキャパシタ構造を有する半導体メモリ装置の
製造方法を提供することである。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、半導体基板上にストレッジ電極、誘電体
膜及びプレート電極を積層して形成された半導体メモリ
装置のキャパシタ製造方法において、前記半導体基板上
に導電物質を厚く堆積して第１導電層を形成する工程と
、前記第１導電層上に第１物質の粒が混じった第２物質
を塗布する工程と、前記第１物質の粒をマスクとして前
記第２物質を選択的に除去する工程と、前記第２物質除
去後形成された粒パターンを蝕刻マスクとして前記第１
導電層を所定深さに蝕刻する工程と、前記粒パターンを
除去する工程と、蝕刻により前記基板上に絨毛形に形成
された前記第１導電層を各セル単位に限定して前記スト
リッジ電極を形成する工程と、前記ストリッジ電極上に
前記誘電体膜を形成し、前記誘電体膜上に第２導電層を
堆積して前記プレート電極を形成する工程とを有するこ
とを特徴とするものである。
【００１２】
【作用】本発明の製造方法によれば、不透明の第１物質
の粒を第２物質に混ぜて塗布した後この粒をマスクとし
てキャパシタを形成することによりデザインルール以下
の大きさで作られた柱形の電極より構成された絨毛形の
ストリッジ電極を作り、ビットラインをキャパシタ形成
前に形成することによりキャパシタをソース領域に限ら
ずフィールド酸化膜やゲート電極の上まで拡張できる。
【００１３】
【実施例】以下、添付した図面に基づいて本発明を詳細
に説明する。図２Ａ〜図４Ｈは、本発明の一実施例に係
る絨毛形のキャパシタ構造を有する半導体メモリ装置の
製造方法を説明する工程順序図である。同図中、図１の
ものと同一の参照番号は同一部分を示している。
【００１４】図２Ａは、ソース３　、ドレイン４　及び
ゲート酸化膜５　を介したゲート電極６　を具備するス
イッチングトランジスタのドレイン領域４　上にビット
ライン７　を形成する工程を示したもので、半導体基板
１　上に選択酸化法によりフィールド酸化膜２　を形成
して活性（ａｃｔｉｖｅ）領域と非活性領域を区分し、
その活性領域上に電気的に絶縁されるようにしてゲート
電極６　を形成した後、このゲート電極６　の両側の半
導体基板１　に不純物を注入してソース３　及びドレイ
ン４　領域を形成しスイッチングトランジスタを完成す
る。ビットライン７は、前記トランジスタのドレイン領
域４　と接続するように導電物質を蒸着し蝕刻して形成
する。
【００１５】図２Ｂは、前記埋没型ビットライン７　が
形成された前記スイッチングトランジスタの全面に第１
導電層を形成する工程を示したもので、前記スイッチン
グトランジスタのソース領域３　上に不純物がドープさ
れた多結晶シリコンのような第１導電層８　を、例えば
３００ｎｍ以上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏ
ｒ　Ｄｅｐｏｓｉｔｉｏｎ）　法で堆積する。通常、こ
の第１導電層８　の厚さは５００ｎｍ程度が望ましく、
その厚さはキャパシタンスを決定する重要な要素になる
。
【００１６】図２Ｃは、前記第１導電層８　の全面に第
１物質９　の粒が混じった第２物質１０を塗布する工程
を示したもので、この第１物質９は酸化物（Ｏｘｉｄｅ
）　系統の球状粉末であり、第１導電層８　の蝕刻時に
耐えられる材料、例えばＳｉＯ２、Ａｌ２Ｏ３などのよ
うなものである。 この第１物質９　の粒をコロイド状（Ｃｏｌｌｏｉｄａ
ｌ）　になる程度の濃度で第２物質１０に混ぜて前記第
１導電層８　上に、例えば１つのキャパシタにおよそ５
〜２５個の粒が互いに離れて置かれるように塗布した後
、ソフトベーク（ｓｏｆｔ　ｂａｋｅ）　する。本実施
例では、前記粒は球形であり例えば直径０．０５〜０．
１μｍ程度の大きさにして実施したが、粒の形や大きさ
は本実施例のものに限定されず、前記粒の大きさはキャ
パシタンスを決定する重要な要因になる。前記第２物質
１０としては、粉末を混ぜて塗布することができ、かつ
光に感光して蝕刻の可能な流体（ｌｉｑｕｉｄ）、例え
ばフォトレジスト又はポリイミド（Ｐｏｌｙｉｍｉｄｅ
）のようなものを使用する。また、第１物質９　及び第
２物質１０として、蝕刻選択比の大きい物質、例えばそ
れぞれ酸化物系統の粒及びＳＯＧ膜を使用することもで
きる。
【００１７】図３Ｄは、前記第２物質１０を露光、現像
した後、ハードベーク（ｈａｒｄ　ｂａｋｅ）　する工
程を示したもので、前記第２物質１０をポジ型にした場
合、前記粒が存在しない部分の第２物質１０のみ除去さ
れる。これは、前記粒が不透明であるため、粒の存在し
ない部分が露光され現像されるからである。ハードベー
クは例えば１３５℃程度の温度で３０分間行われるが、
これは蝕刻に際して第２物質１０の損傷を防止するため
に行われる。
【００１８】図３Ｅは、前記第１導電層８　を蝕刻する
工程を示したもので、前記第１物質９よりなる粒パター
ン３０をマスクとして第１導電層８　に異方性蝕刻を施
して絨毛形の電極４０を形成する。この時、異方性蝕刻
の蝕刻程度はキャパシタンスを調節する重要な要因にな
る。本発明において、セルキャパシタンスは絨毛形のス
トリッジ電極の高さ、粒の大きさ及びこの粒の単位面積
当たりの個数によって調節されるからである。
【００１９】図３Ｆは、前記異方性蝕刻により形成され
た絨毛形の電極４０を単位セル領域に限定するためにこ
の電極４０を蝕刻する工程を示したもので、前記絨毛形
の電極４０の全面にフォトレジストパターン１２を形成
した後、この絨毛形の電極４０を選択的に蝕刻して各セ
ル単位にストリッジ電極１１を限定する。
【００２０】図４Ｇは、半導体基板１　の全面に誘電物
質を塗布して誘電体膜１３を形成する工程を示したもの
で、この誘電体膜１３は通常ＣＶＤ法により例えば５〜
１５ｎｍ程度の厚さに形成する。この時、前記誘電体膜
１３の厚さを薄くするほどキャパシタンスは増加するよ
うになるが、厚さを非常に薄くした場合には誘電体膜１
３を通じて電流が漏れるという問題が生じ得るので、こ
れを防止するための限界厚さは維持されなければならな
い。通常、６４Ｍビット及び２５６ＭビットＤＲＡＭに
おいては、ＳｉＯ２やＳｉ３Ｎ４、Ｔａ２Ｏ５などの高
誘電物質を使用する。
【００２１】図４Ｈは、第２導電層を堆積してプレート
電極１４を形成する工程を示したもので、誘電体膜１３
が形成された前記素子の全面に不純物がドープされた多
結晶シリコンのような第２導電層を堆積してプレート電
極１４を形成する。
【００２２】図５は、本発明の他の実施例による絨毛形
のキャパシタ構造を有する半導体メモリ装置の垂直断面
図であり、ストリッジ電極の下面までキャパシタ有効面
積を確保するためのもので、前述した第１実施例のもの
より若干大きいキャパシタンスを得ることができる。
【００２３】この半導体メモリ装置は、ビットライン７
　が形成された前記スイッチングトランジスタのドレイ
ン領域４　上に平坦化層２０、蝕刻阻止層２１及び図示
しない絶縁層を順次積層した後コンタクトホールを形成
し、素子全面に第１導電層を厚く形成し、第１実施例と
同一の形成方法でストリッジ電極１１を形成した後、ス
トリッジ電極１１の下面に存在する前記絶縁層を湿式蝕
刻により除去することによって製造される。
【００２４】なお、本発明は、前述した実施例に限定さ
れるものではなく、特許請求の範囲に記載された技術範
囲内において任意に変更可能である。
【００２５】
【発明の効果】以上述べたように、本発明によれば、不
透明の第１物質の粒を第２物質に混ぜて塗布した後、こ
の粒をマスクとしてキャパシタを形成することによりデ
ザインルール以下の大きさで作られた柱形の電極より構
成された絨毛形のストリッジ電極を作り、ビットライン
をキャパシタ形成前に形成することによりキャパシタを
ソース領域に限らずフィールド酸化膜やゲート電極の上
まで拡張してキャパシタンスの増加が図れ、従来の方法
で問題となった熱処理工程がないので、前記熱処理工程
による種々の問題が生じることなく素子の電気的特性が
向上する。また、ストリッジ電極が１回の写真蝕刻工程
により形成されるので大量生産に適し、さらに、粒の大
きさ、ストリッジ電極の高さ及び単位面積当たりの粒の
濃度に応じてキャパシタンスを任意に調節することがで
き高集積化に有利である。
【図面の簡単な説明】
【図１】従来の絨毛形のキャパシタ構造を有する半導体
メモリ装置の断面図である。
【図２】Ａ〜Ｃは本発明の一実施例に係る絨毛形のキャ
パシタ構造を有する半導体メモリ装置の製造工程の順序
を示す工程順序図である。
【図３】Ｄ〜Ｆは図２Ｃに続く工程順序図である。
【図４】Ｇ、Ｈは図３Ｆに続く工程順序図である。
【図５】本発明の他の実施例による絨毛形のキャパシタ
構造を有する半導体メモリ装置の垂直断面図である。
【符号の説明】
１…半導体基板　　　　　　　　　　　　　　８…第１
導電層９…第１物質　　　　　　　　　　　　　　１０
…第２物質１１…ストリッジ電極　　　　　　　　１２
…フォトレジストパターン １３…誘電体膜　　　　　　　　　　　　　　１４…プ
レート電極１５…絶縁膜　　　　　　　　　　　　　　
　　２０…平坦化層２１…蝕刻阻止層　　　　　　　　
　　　　３０…粒パターン４０…絨毛形の電極

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上にストレッジ電極、誘電体膜
    及びプレート電極を積層して形成された半導体メモリ装
    置のキャパシタ製造方法において、前記半導体基板上に
    導電物質を厚く堆積して第１導電層を形成する工程と、
    前記第１導電層上に第１物質の粒が混じった第２物質を
    塗布する工程と、前記第１物質の粒をマスクとして前記
    第２物質を選択的に除去する工程と、前記第２物質除去
    後形成された粒パターンを蝕刻マスクとして前記第１導
    電層を所定深さに蝕刻する工程と、前記粒パターンを除
    去する工程と、蝕刻により前記基板上に絨毛形に形成さ
    れた前記第１導電層を各セル単位に限定して前記ストリ
    ッジ電極を形成する工程と、前記ストリッジ電極上に前
    記誘電体膜を形成し、前記誘電体膜上に第２導電層を堆
    積して前記プレート電極を形成する工程と、を有するこ
    とを特徴とする絨毛形のキャパシタ構造を有する半導体
    メモリ装置の製造方法。
  2. 【請求項２】前記第１物質及び前記第２物質は蝕刻選択
    比の大きい物質であることを特徴とする請求項１記載の
    絨毛形のキャパシタ構造を有する半導体メモリ装置の製
    造方法。
  3. 【請求項３】前記第１物質の粒は酸化物であり、前記第
    ２物質はガラスであることを特徴とする請求項２記載の
    絨毛形のキャパシタ構造を有する半導体メモリ装置の製
    造方法。
  4. 【請求項４】前記酸化物はＳｉＯ２とＡｌ２Ｏ３のいず
    れか一方であることを特徴とする請求項３記載の絨毛形
    のキャパシタ構造を有する半導体メモリ装置の製造方法
    。
  5. 【請求項５】前記ガラスはＳＯＧであることを特徴とす
    る請求項３記載の絨毛形のキャパシタ構造を有する半導
    体メモリ装置の製造方法。
  6. 【請求項６】前記第１物質の粒は非感光性物質であり、
    前記第２物質は感光性樹脂であることを特徴とする請求
    項１記載の絨毛形のキャパシタ構造を有する半導体メモ
    リ装置の製造方法。
  7. 【請求項７】前記非感光性物質の粒は酸化物であり、前
    記感光性樹脂はポリイミドであることを特徴とする請求
    項６記載の絨毛形のキャパシタ構造を有する半導体メモ
    リ装置の製造方法。
  8. 【請求項８】前記第１物質及び前記第２物質は互いに異
    なる波長帯の光にそれぞれ感光する感光性樹脂であるこ
    とを特徴とする請求項６記載の絨毛形のキャパシタ構造
    を有する半導体メモリ装置の製造方法。
  9. 【請求項９】前記キャパシタは高集積ＤＲＡＭセルキャ
    パシタに使われることを特徴とする請求項１記載の絨毛
    形のキャパシタ構造を有する半導体メモリ装置の製造方
    法。
  10. 【請求項１０】前記第１物質の粒は直径が０．０５〜０
    ．１μｍ程度であることを特徴とする請求項９記載の絨
    毛形のキャパシタ構造を有する半導体メモリ装置の製造
    方法。
  11. 【請求項１１】前記導電物質は不純物がドープされた多
    結晶シリコンであることを特徴とする請求項９記載の絨
    毛形のキャパシタ構造を有する半導体メモリ装置の製造
    方法。
  12. 【請求項１２】前記各セル単位に限定されたストリッジ
    電極は５〜２５個程度の柱電極を有することを特徴とす
    る請求項９記載の絨毛形のキャパシタ構造を有する半導
    体メモリ装置の製造方法。
JP3142186A 1990-11-29 1991-06-14 絨毛形のキャパシタ構造を有する半導体メモリ装置の製造方法 Expired - Fee Related JPH079946B2 (ja)

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