JPH04192703A

JPH04192703A - Mos input differential amplifier circuit

Info

Publication number: JPH04192703A
Application number: JP2324202A
Authority: JP
Inventors: Noriyasu Oonishi; 徳靖大西
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-26
Filing date: 1990-11-26
Publication date: 1992-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】〔）？を裟十の利用分野〕この発明はＭｏ３型トランジスタを人力とする差動増幅
回路に関するものである。[Detailed description of the invention] [)? FIELD OF APPLICATION] This invention relates to a differential amplifier circuit powered by Mo3 type transistors.

[Conventional technology]

第３図はｎチャネル型ＭｏＳトランジスタを人力差動対
とする従来の差動増幅回路で、図において、（１）およ
び（２）は人力差動対を構成するＭｏ３）−ランジスタ
で、ＭＯＳトランジスタ（１）および（２）のソース部
は共通接続され、その共通接続部分に定電流源（３）が
接続され、また、差動対（１）および（２）の基板（バ
ックゲート）電位はＭＯＳトランジスタ（１）および（
２）の共通接続点に接続され、ＭＯＳトランジスタ（１
）および（２）のトレイン部はカレン［・ミラー回路（
６）に接続され、差動対のＭｏ３ｈランシスタ（１）（
２）の−力のトレインか出力ＯＵＴとなる。Figure 3 shows a conventional differential amplifier circuit that uses n-channel MoS transistors as a manual differential pair. The source parts of (1) and (2) are commonly connected, a constant current source (3) is connected to the common connection part, and the substrate (back gate) potential of differential pairs (1) and (2) is MOS transistor (1) and (
2) is connected to the common connection point of the MOS transistor (1).
) and (2) train parts are Karen [・mirror circuits (
6), and a differential pair of Mo3h run transistors (1) (
2) - Force train or output OUT.

このような差動増幅回路においては、各人力の設定電圧
かＶ、＞Ｖ−の時、出力ＯＵＴは出力タイナミックレン
ジの範囲て到達し得る最大の電圧となり、■＋〈Ｖ−の
時、出力ＯＵＴは出力ダイナミックレンジの範囲て到達
し得る最小の電圧となる。In such a differential amplifier circuit, when the set voltage of each human power is V, > V-, the output OUT becomes the maximum voltage that can be reached within the output dynamic range, and when the voltage is +<V-, the output OUT is the minimum voltage that can be reached within the output dynamic range.

（発明が解決しようとする課題）従来のＭＯＳ人力差動増幅回路は以上のように構成され
ていたので、通常ＭＯＳ入力方式の差動増幅回路は人力
差動対のベアリングかバイポーラ人力方式に較べて劣る
ため、いわゆる人力オフセット電圧か数ｍＶから数１０
ｍＶに達してしまい、高粒度な差動増幅回路が得られ、
ないという問題点があった。(Problem to be Solved by the Invention) Since the conventional MOS human-powered differential amplifier circuit was configured as described above, the differential amplifier circuit using the MOS input method is usually more difficult than the human-powered differential pair bearing or bipolar human-powered method. The so-called manual offset voltage ranges from several millivolts to several tens of millivolts.
mV, and a highly granular differential amplifier circuit is obtained.
The problem was that there was no.

この発明は上記のような問題点を解消するためになされ
たもので、人力オフセット電圧の小さいＭＯＳ入力差動
増幅回路を得ることを目的とする。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain a MOS input differential amplifier circuit with a small manual offset voltage.

[Assembling a mechanism to solve the problem]

この発明に係るＭＯＳ入力差動増幅回路は、人力ＭＯ３
差動対の基板（バックケート）の各々に電圧発生手段を
接続したものである。The MOS input differential amplifier circuit according to the present invention is a human-powered MO3
A voltage generating means is connected to each of the substrates (backboards) of the differential pair.

（作用〕この発明におけるＭＯＳ入力差動増幅回路は、差動対の
基板（バックゲート）に設けた電圧発生手段により、差
動対を構成するＭＯＳトランジスタのしきい値電圧か変
動する。(Operation) In the MOS input differential amplifier circuit according to the present invention, the threshold voltage of the MOS transistors forming the differential pair is varied by the voltage generating means provided on the substrate (back gate) of the differential pair.

〔Example〕

以下、この発明の一実施例を図について説明する、。 An embodiment of the present invention will be described below with reference to the drawings.

第１図において、図中符号（１）、（２）。In FIG. 1, symbols (1) and (2) in the figure.

（３）、（６）は面記従来のものと同一のものである。(3) and (6) are the same as the conventional surface markings.

（４）および（５）はＺ”−動対を構成するＭＯＳ）・
ランジスタ（１）および（２）の基板（：（）（バックゲート）に接続された電圧発生源である。(4) and (5) are the MOS that constitutes the Z''-dynamic pair)
It is a voltage generation source connected to the substrates (:() (back gates) of transistors (1) and (2).

基本的な動作については航記従来のものと同一　□であ
るが、差動対のベアリングが良くない時に発生するオフ
セット電圧の調整についで説明する。The basic operation is the same as the conventional one, but we will explain the adjustment of the offset voltage that occurs when the differential pair bearings are not in good condition.

初期状態（何も調整を施さない状態）において、ＭＯＳ
トランジスタ（１）および（２）のしきい値電圧をＶｔ
ｈｌ　　、　ｖ、＋、ｈ２とし、β星Ｖｔｈｌ　＝ＶｔｈＯ１”　αＩＶＩＩｓ＋　　　　　
　”’　（１）β２Ｖｔｌ、２＝ＶｔｈＱ２＋α２ＶＩＩＳ２　　　　　　
・・・（２）と記述され、ここてＶ　ＩＩ　Ｓ　ｖ、（
ｎ＝１．２）は基板−ソース間電圧であり、α、、β。In the initial state (without any adjustment), the MOS
The threshold voltage of transistors (1) and (2) is set to Vt
Let hl, v, +, h2, β star Vthl = VthO1” αIVIIs+
”' (1) β2 Vtl, 2=VthQ2+α2VIIS2
...(2), where V II S v, (
n=1.2) is the substrate-source voltage, α,,β.

（ｎ＝１゜２）は定数であり、ＶｔｈＯｎ　　（ｎ　＝
　１　、　２　）はＶＢＳｎ＝Ｏｖ　（ｎ＝１．２）の
時のしきい値電圧である。(n = 1°2) is a constant, and VthOn (n =
1, 2) is the threshold voltage when VBSn=Ov (n=1.2).

差動対のトランジスタ（１）および（２）のドレインに
流れる電流を１１１１　、１１１２とし、各差動対が５
極管領域で動作しているとしだ時各ドレイン電流は、Ｔｏ＋　　＝　’Ａ　（Ｖａｓｔ　　Ｖｔｈｌ　）　２
　　　　　　　・・・（３）ｌＤ２　　＝　’Ａ　（Ｍ
ＯＳ２　　Ｖｔｂ２）　２−　（４）と近似的に表わさ
れ、ここで■ＧＳ＋＋　（ｎ　＝　１　、　２　）は差
動対を構成するトランジスタ（１）および（２）のゲー
ト−ソース間電圧であり、［１□−Ｉｌ＋２とした時、
差動対トランジスタ（１）ｌ）のゲート−ソース間電圧
Ｖに５ｎ（ｎ＝１．２）のＺ−分に起因するオフセット
電圧Ｖ。Ｓはｖｏｓ　−ｖＧＳ　ｌ−ＭＯＳ　２　”　ｖｔ　ｌｉ　
Ｉ　　’　ｔｈ　２　　　””　（５）となり、しきい
値電圧Ｖｔｈｎ（ｎ＝　１　、２）の差分となる。従来
のものではＶＲ３Ｉ　＝ＶＢＳ２のため、上記（５）式
で表されるオフセット電圧■。Ｓは、ｖｏｓ　”Ｖｔｈ
ＯＩ　　Ｖｔｈ０２　　　　　　　”・・（６）となり
、オフセット成分が残ってしまう。本実施例ではＶＩＩ
ＳＩ≠ＶＲ３２となるように構成するので、ｖ。Let the currents flowing through the drains of transistors (1) and (2) of the differential pair be 1111 and 1112, and each differential pair has 5
When operating in the tube region, each drain current is To+ = 'A (Vast Vthl) 2
...(3) lD2 = 'A (M
OS2 Vtb2) 2- (4) Approximately expressed as GS++ (n = 1, 2) is the gate-source voltage of transistors (1) and (2) forming a differential pair. , [1□-Il+2,
Offset voltage V due to a Z-component of 5n (n=1.2) in the gate-source voltage V of the differential pair transistor (1)l). S is vos -vGS l-MOS 2 ”vt li
I′ th 2 ”” (5), which is the difference between the threshold voltages Vthn (n=1, 2). In the conventional type, VR3I = VBS2, so the offset voltage ■ is expressed by the above equation (5). S is vos”Vth
OI Vth02 ”...(6), and an offset component remains. In this example, VII
Since the configuration is such that SI≠VR32, v.

５を零に調整することが可能となる。経験的に、定数α
龜、　２．β５．β２はおよそ％となり、α 上記（１）式（２）式（５）式よりオフセット電圧Ｖ。5 can be adjusted to zero. Empirically, the constant α
Head, 2. β5. β2 is approximately %, and α is the offset voltage V from equations (1), (2), and (5) above.

、が零となる条件は、ｙ２（１”ｆ；ＪＴ；ニーＰ清■）　−Ｖｔ、ｈｏ＋　
　　Ｖｔｈｏ２−　（７）となり、ト記（７）を満たず
ような電圧を差動対トランジスタ（１）、（２）のへ′
ツクゲートに印加してやれば良いことか分かる。The conditions for , to be zero are: y2(1"f;JT; Ni P Sei■) -Vt,ho+
Vtho2- (7), and a voltage that does not satisfy (7) is applied to the differential pair transistors (1) and (2)'
I can see if it's a good idea to apply it to the tsukgate.

なお、上記実施例ではｎ−チャネル型ＭＯＳトランジス
タ（１）（２）を差動対とした場合について述べたが、
第２図に示すごとく、ｐ−チャネル型ＭＯＳトランジス
タ（７）（８）を差動対とした場合にも適用できること
は言うまでもない。In addition, in the above embodiment, the case where the n-channel type MOS transistors (1) and (2) were used as a differential pair was described;
It goes without saying that the present invention can also be applied to a case where p-channel type MOS transistors (7) and (8) are used as a differential pair as shown in FIG.

〔Effect of the invention〕

以上のようにこの発明によれば、ＭＯＳ入力差動増幅回
路の人力差動対のバックゲートに電圧発生手段を設けて
各々可変ならしめるようにしたので、オフセット電圧を
小さくできるように調整することができ、精度の高いＭ
ＯＳ入力差動増幅回路が得られるという効果がある。As described above, according to the present invention, the voltage generating means is provided at the back gate of the manual differential pair of the MOS input differential amplifier circuit to make each variable variable, so that the offset voltage can be adjusted to be small. and highly accurate M
This has the effect that an OS input differential amplifier circuit can be obtained.

[Brief explanation of the drawing]

第１図はこの発明の−・実施例であるＭＯＳ入力差動増
幅回路の回路図、第２図はこの発明の他の実施例を示す
ＭＯ’Ｓ人力差動増幅回路の回路図、第３図は従来のＭ
ＯＳ入力差動増幅回路の回路図である。（１）（２）（７）（８）は人力差動対を構成するＭＯ
Ｓトランジスタ、（３）は定電流源、（４，）（５）は
一方の電圧発生−「−段である。なお、図中、同一符号は同一、又は相゛１′１部分を示
す。FIG. 1 is a circuit diagram of a MOS input differential amplifier circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram of a MO'S manual differential amplifier circuit showing another embodiment of the present invention, and FIG. The figure shows the conventional M
FIG. 2 is a circuit diagram of an OS input differential amplifier circuit. (1), (2), (7), and (8) are MOs that constitute a manual differential pair.
S transistor, (3) is a constant current source, and (4,) and (5) are one voltage generation stage. In the figure, the same reference numerals indicate the same or phase 1'1 portions.

Claims

[Claims]

1. A MOS input differential amplifier circuit comprising MOS type transistors, characterized in that a voltage generating means is provided for each of the substrate potentials of a differential pair.