JPH04199566A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04199566A JPH04199566A JP2335391A JP33539190A JPH04199566A JP H04199566 A JPH04199566 A JP H04199566A JP 2335391 A JP2335391 A JP 2335391A JP 33539190 A JP33539190 A JP 33539190A JP H04199566 A JPH04199566 A JP H04199566A
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- JP
- Japan
- Prior art keywords
- chip
- chips
- package
- input
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H10W90/24—
-
- H10W90/752—
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路の、特に集積度の向上に関す
るものである。
るものである。
第３図、第４図は従来の半導体集積回路をジグザグイン
ラインパッケージにした半導体装置の平面図および断面
図である。図において、（］）は表面に集積回路を作り
込んだ半導体チップ、（２）は外部との信号の伝達を行
う入出力端子、（３）は半導体チップ（１）上に設けら
れた入出力用パッド、（４）は入出力用パット（３）と
入出力端子（２）を接続するワイヤー、（５）は全体を
保護するパッケージである。
ラインパッケージにした半導体装置の平面図および断面
図である。図において、（］）は表面に集積回路を作り
込んだ半導体チップ、（２）は外部との信号の伝達を行
う入出力端子、（３）は半導体チップ（１）上に設けら
れた入出力用パッド、（４）は入出力用パット（３）と
入出力端子（２）を接続するワイヤー、（５）は全体を
保護するパッケージである。
次に動作について説明する。半導体集積回路をを動作さ
せる場合、入出力端子（２）に外部より電源電圧、制御
信号、アドレス入力、データ入力信号を印加することに
より、それらの情報はワイヤー（４）を伝って、半導体
チップ（１）上のパッド（３）に伝達される。この制御
信号によって、半導体チップ（１１上に設けられた半導
体集積回路が動作する。
せる場合、入出力端子（２）に外部より電源電圧、制御
信号、アドレス入力、データ入力信号を印加することに
より、それらの情報はワイヤー（４）を伝って、半導体
チップ（１）上のパッド（３）に伝達される。この制御
信号によって、半導体チップ（１１上に設けられた半導
体集積回路が動作する。
従来の半導体集積回路は以上のように構成されていたの
で、１つのパンケージ内には一つの集積回路しかなく、
そのため、１つのパッケージで記憶容量を上げるには記
憶容量を上げる分だけ集積回路自体を小さく作ることか
必要で、プロセス的に大いに制約を受けるという問題点
かあった。又、集積回路自体はそのままで、記憶容量を
上げるには半導体装置自体の数を増加する必要かあり、
この場合、集積度は悪くなるという問題点もあった。
で、１つのパンケージ内には一つの集積回路しかなく、
そのため、１つのパッケージで記憶容量を上げるには記
憶容量を上げる分だけ集積回路自体を小さく作ることか
必要で、プロセス的に大いに制約を受けるという問題点
かあった。又、集積回路自体はそのままで、記憶容量を
上げるには半導体装置自体の数を増加する必要かあり、
この場合、集積度は悪くなるという問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、１つのパッケージ内に、複数の半導体チップ
を設け、外部からはあたかも大きな記憶容量のチップか
入っている半導体装置と同様に使用にてきる半導体集積
回路を得ることを目的とする。
たもので、１つのパッケージ内に、複数の半導体チップ
を設け、外部からはあたかも大きな記憶容量のチップか
入っている半導体装置と同様に使用にてきる半導体集積
回路を得ることを目的とする。
この発明に係る半導体装置は、チップ上に複数チップセ
レクト用のパッドを設け、同一パッケージ内に複数のチ
ップを入れる場合、特定のアドレスの入力信号を各々異
なるチップセレクト用パッドに接続することにより、入
力されたアドレスによりチップを選択、非選択にするよ
うにしたものである。
レクト用のパッドを設け、同一パッケージ内に複数のチ
ップを入れる場合、特定のアドレスの入力信号を各々異
なるチップセレクト用パッドに接続することにより、入
力されたアドレスによりチップを選択、非選択にするよ
うにしたものである。
〔作用〕
この発明における半導体集積回路は、チップセレクト用
のパッドをチップ上に設けることにより、１つのパッケ
ージ内に複数のチップを同時にアセンブリして、使用す
る場合にアドレスの情報によりチップの選択、非選択を
決めることができるようにしたので、半導体装置として
の記憶容量が同時にアセンブリされるチップ倍数となる
。
のパッドをチップ上に設けることにより、１つのパッケ
ージ内に複数のチップを同時にアセンブリして、使用す
る場合にアドレスの情報によりチップの選択、非選択を
決めることができるようにしたので、半導体装置として
の記憶容量が同時にアセンブリされるチップ倍数となる
。
以下、この発明の一実施例を図について説明する。第１
図、第２図において、（１）はその表面に集積回路を作
り込んた半導体チップ、（２）は外部との信号の伝達を
行う入出力端子、（３）は半導体チップ（１）上に設け
られた入出力用パッド、（４）は入出力用バット（３）
と入出力端子（２）を接続するワイヤー、（５）は全体
を保護するパンケージ、（６）は半導体チップ（１）上
に設けられ、ワイヤー（４）により入出力端子（２）と
接続することにより、入力されｔニアトレスによってチ
ップ（１＞を選択、非選択にするチップセレクト用バッ
トである。
図、第２図において、（１）はその表面に集積回路を作
り込んた半導体チップ、（２）は外部との信号の伝達を
行う入出力端子、（３）は半導体チップ（１）上に設け
られた入出力用パッド、（４）は入出力用バット（３）
と入出力端子（２）を接続するワイヤー、（５）は全体
を保護するパンケージ、（６）は半導体チップ（１）上
に設けられ、ワイヤー（４）により入出力端子（２）と
接続することにより、入力されｔニアトレスによってチ
ップ（１＞を選択、非選択にするチップセレクト用バッ
トである。
次に動作について説明する。
外部的には従来の半導体装置の場合とまったく同して、
入出力端子（２）に外部より電源電圧、制御信号、アド
レス入力、データ人ツノ信号を印加することにより、そ
れらの情報はワイヤー（４）を伝って半導体チップ（１
）上のパッド（３）に伝達される。
入出力端子（２）に外部より電源電圧、制御信号、アド
レス入力、データ人ツノ信号を印加することにより、そ
れらの情報はワイヤー（４）を伝って半導体チップ（１
）上のパッド（３）に伝達される。
この制御信号によって、半導体チップ（１）上に設けら
れた半導体集積回路が動作することになるのは同一であ
るが、本実施例の半導体集積回路は１つのパッケージ内
に複数のチップをアセンブリしており、各チップの選択
、非選択は半導体チップ（１）上に設けられたチップセ
レクト用パッド（６）を選択的にボンディングすること
により、外部信号（通常は最上位アドレス）によって決
定し得る。
れた半導体集積回路が動作することになるのは同一であ
るが、本実施例の半導体集積回路は１つのパッケージ内
に複数のチップをアセンブリしており、各チップの選択
、非選択は半導体チップ（１）上に設けられたチップセ
レクト用パッド（６）を選択的にボンディングすること
により、外部信号（通常は最上位アドレス）によって決
定し得る。
本実施例における半導体集積回路は以上のように、外部
的には従来の半導体装置とまったく同じように制御する
ことがてき、集積度（記憶と容ｊｌ）は次世代の半導体
装置と同様の半導体装置を得ることができる。
的には従来の半導体装置とまったく同じように制御する
ことがてき、集積度（記憶と容ｊｌ）は次世代の半導体
装置と同様の半導体装置を得ることができる。
なお、上記実施例ではワイヤー（４）によって入出力信
号端子（２）とチップセレクト用バット（６）を接続し
た場合を示したが、接続はワイヤー（４）でなくてもよ
く、例えばバンブ等によりポリシリコンあるいはポリソ
リサイド等による接続を行った場合てもよく、上記実施
例と同様の効果を奏する。
号端子（２）とチップセレクト用バット（６）を接続し
た場合を示したが、接続はワイヤー（４）でなくてもよ
く、例えばバンブ等によりポリシリコンあるいはポリソ
リサイド等による接続を行った場合てもよく、上記実施
例と同様の効果を奏する。
又、チップセレクト用バット（６）を設けず、直接内部
の配線と入出力信号端子を接続するようにしても同様で
、この発明に含まれることは言うまでもない。
の配線と入出力信号端子を接続するようにしても同様で
、この発明に含まれることは言うまでもない。
以上のようにこの発明によれば、１つの半導体装置を複
数の同一チップを１つのパッケージにアセンブリする構
成にしたので、集積度の高い半導体集積回路が安価にて
きるとともに、また、開発期間も短いものが得られると
いう効果がある。
数の同一チップを１つのパッケージにアセンブリする構
成にしたので、集積度の高い半導体集積回路が安価にて
きるとともに、また、開発期間も短いものが得られると
いう効果がある。
第１図および第２図はこの発明の一実施例である半導体
集積回路の平面図及び断面図、第３図および第４図は従
来の半導体集積回路平面図および断面図である。 図において、（］）は半導体チップ、（２）は入出力端
子、（３）は入出力用パッド、（４）はワイヤー（配線
）、（５）はパッケージ、（６）はチップセレクト用バ
ットを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
集積回路の平面図及び断面図、第３図および第４図は従
来の半導体集積回路平面図および断面図である。 図において、（］）は半導体チップ、（２）は入出力端
子、（３）は入出力用パッド、（４）はワイヤー（配線
）、（５）はパッケージ、（６）はチップセレクト用バ
ットを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- チップ上に複数のチップセレクト用パッドを有する半導
体集積回路を設けた半導体チップを複数同一パッケージ
に収め、アドレスを入力する外部端子を、それぞれの前
記チップの異なる前記チップセレクト用パッドに接続し
、最上位アドレスによってパッケージ内の前記チップを
任意に選択することができるようにしたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335391A JPH04199566A (ja) | 1990-11-28 | 1990-11-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335391A JPH04199566A (ja) | 1990-11-28 | 1990-11-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199566A true JPH04199566A (ja) | 1992-07-20 |
Family
ID=18288021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335391A Pending JPH04199566A (ja) | 1990-11-28 | 1990-11-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199566A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538331B2 (en) | 2000-01-31 | 2003-03-25 | Hitachi, Ltd. | Semiconductor device and a method of manufacturing the same |
| JP2007019415A (ja) * | 2005-07-11 | 2007-01-25 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008515203A (ja) * | 2004-09-27 | 2008-05-08 | フォームファクター， インコーポレイテッド | 積層されたダイモジュール |
| JP2014523601A (ja) * | 2011-07-05 | 2014-09-11 | インテル・コーポレーション | セルフディセーブルチップイネーブル入力 |
| JP2017050450A (ja) * | 2015-09-03 | 2017-03-09 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-11-28 JP JP2335391A patent/JPH04199566A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8067251B2 (en) | 2000-01-31 | 2011-11-29 | Elpida Memory, Inc. | Semiconductor device and a method of manufacturing the same |
| US8159062B2 (en) | 2000-01-31 | 2012-04-17 | Elpida Memory, Inc. | Semiconductor and a method of manufacturing the same |
| US7061105B2 (en) | 2000-01-31 | 2006-06-13 | Hitachi, Ltd. | Semiconductor device and a method of manufacturing the same |
| US8853864B2 (en) | 2000-01-31 | 2014-10-07 | Ps4 Luxco S.A.R.L. | Semiconductor device and a method of manufacturing the same |
| US7348668B2 (en) | 2000-01-31 | 2008-03-25 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
| US8502395B2 (en) | 2000-01-31 | 2013-08-06 | Elpida Memory, Inc. | Semiconductor device and a method of manufacturing the same |
| US6686663B2 (en) | 2000-01-31 | 2004-02-03 | Hitachi, Ltd. | Semiconductor device and a method of manufacturing the same |
| US7633146B2 (en) | 2000-01-31 | 2009-12-15 | Elpida Memory Inc. | Semiconductor device and a method of manufacturing the same |
| US6538331B2 (en) | 2000-01-31 | 2003-03-25 | Hitachi, Ltd. | Semiconductor device and a method of manufacturing the same |
| US7879647B2 (en) | 2000-01-31 | 2011-02-01 | Elpida Memory, Inc. | Semiconductor device and a method of manufacturing the same |
| US8324725B2 (en) | 2004-09-27 | 2012-12-04 | Formfactor, Inc. | Stacked die module |
| JP2008515203A (ja) * | 2004-09-27 | 2008-05-08 | フォームファクター， インコーポレイテッド | 積層されたダイモジュール |
| JP2007019415A (ja) * | 2005-07-11 | 2007-01-25 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2014523601A (ja) * | 2011-07-05 | 2014-09-11 | インテル・コーポレーション | セルフディセーブルチップイネーブル入力 |
| JP2017050450A (ja) * | 2015-09-03 | 2017-03-09 | 株式会社東芝 | 半導体装置 |
| US10262962B2 (en) | 2015-09-03 | 2019-04-16 | Toshiba Memory Corporation | Semiconductor device |
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