JP7801009B2 - 基板処理方法及び基板処理装置 - Google Patents

Description

本発明は、基板処理方法及び基板処理装置に関する。

特許文献１には、ゲート電極と、ゲート誘電体層と、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む酸化物半導体層と、ソース電極と、ドレイン電極と、バックチャネル保護層と、エッチング停止層と、を含む、薄膜トランジスタが開示されている。

特表２０１６－５１９４２９号公報

ところで、酸化物半導体としてＩＧＺＯ膜を用いた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）は、ＩＧＺＯ膜中の酸素欠陥の影響で臨界電圧が負側にシフトする。また、成膜後の後処理でアニール処理をすることにより、臨界電圧を正側へシフトさせることができる。しかし、アニール処理後のＴＦＴであっても、ゲート電圧０ＶにおいてＴＦＴはオン状態である。このため、ＩＧＺＯ膜を用いたＴＦＴは、ゲート電圧０Ｖにおいてリーク電流が発生する。または、ＩＧＺＯ膜を用いたＴＦＴは、ＴＦＴをオフ状態とするためのゲート電圧が必要となる。

上記課題に対して、一側面では、酸化物半導体膜の酸素欠陥を抑制する基板処理方法及び基板処理装置を提供することを目的とする。

上記課題を解決するために、一の態様によれば、ゲート電極膜と、前記ゲート電極膜の上にゲート誘電体膜と、を有する基板を１００Ｋ以上１５０Ｋ以下の極低温状態に冷却する工程と、冷却された前記基板の前記ゲート誘電体膜の上に酸化物半導体膜を成膜する工程と、前記酸化物半導体膜の上にドレイン電極及びソース電極を形成して、前記基板に薄膜トランジスタを形成する工程と、前記基板にアニール処理を施す工程と、を有し、前記アニール処理後の前記薄膜トランジスタは、ノーマリーオフの薄膜トランジスタである、基板処理方法が提供される。

一の側面によれば、酸化物半導体膜の酸素欠陥を抑制する基板処理方法及び基板処理装置を提供することができる。

本実施形態に係る半導体製造装置の一例の概略断面図である。 本実施形態に係る半導体製造装置のウエハの搬送経路の一例を示した概略断面図である。 本実施形態に係る半導体製造装置の基板処理装置の一例の概略断面図である。 本実施形態に係る半導体製造装置の基板処理装置の一例の概略断面図である。 本実施形態に係る成膜方法の一例を示すフローチャートである。 本実施形態に係る成膜方法の他の一例を示すフローチャートである。 一実施形態に係るＴＦＴの一例を示す図である。 参考例に係る成膜方法で酸化物半導体膜を成膜したＴＦＴのＩ－Ｖ特性を示すグラフの一例である。 本実施形態に係る成膜方法で酸化物半導体膜を成膜したＴＦＴと参考例に係る成膜方法で酸化物半導体膜を成膜したＴＦＴのＩ－Ｖ特性を示すグラフの一例である。

以下、本開示を実施するための形態について図面を参照して説明する。なお、本明細書および図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。なお、理解を容易にするため、図面における各部の縮尺は、実際とは異なる場合がある。

平行、直角、直交、水平、垂直、上下、左右などの方向には、実施形態の効果を損なわない程度のずれが許容される。角部の形状は、直角に限られず、弓状に丸みを帯びてもよい。平行、直角、直交、水平、垂直には、略平行、略直角、略直交、略水平、略垂直が含まれてもよい。

＜半導体製造装置１＞
図１は本実施形態に係る半導体製造装置（基板処理装置）の一例である半導体製造装置１の概略断面図である。半導体製造装置１は基板Ｗに対して複数の処理（エッチング、成膜、アッシング等の所望の処理）を施す。半導体製造装置１は、処理部２と、搬出入部３と、制御部４と、を備える。基板Ｗは特に限定しないが、例えば半導体ウエハ（以下では単にウエハと呼ぶ）である。

搬出入部３は、処理部２に対しウエハを一例とする基板を搬出入する。処理部２は、ウエハに対して所望の真空処理を施す複数（本実施形態では１０個）のプロセスモジュールＰＭ１～ＰＭ１０を備える。複数のプロセスモジュールＰＭ１～ＰＭ１０に対しては、第１の搬送装置１１によりウエハがシリアル搬送（順次搬送）される。

第１の搬送装置１１は複数の搬送モジュールＴＭ１～ＴＭ５を備える。搬送モジュールＴＭ１～ＴＭ５は、それぞれ真空に保持されている平面形状が六角状の容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅを有する。また、搬送モジュールＴＭ１～ＴＭ５は、それぞれ容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅに設けられている多関節構造の搬送機構３１ａ、３１ｂ、３１ｃ、３１ｄ及び３１ｅを有する。

搬送モジュールＴＭ１～ＴＭ５の搬送機構３１ａ、３１ｂ、３１ｃ、３１ｄ及び３１ｅの間には、それぞれ搬送バッファとしての受け渡し部４１、４２、４３及び４４が設けられている。搬送モジュールＴＭ１～ＴＭ５の容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅは連通して一つの搬送室１２を構成する。

なお、搬送室１２は図中Ｙ方向に延びている。プロセスモジュールＰＭ１～ＰＭ１０は、開閉可能なゲートバルブＧを介して搬送室１２の両側に５個ずつ接続されている。プロセスモジュールＰＭ１～ＰＭ１０のゲートバルブＧは、プロセスモジュールＰＭ１～ＰＭ１０に搬送モジュールＴＭ１～ＴＭ５がアクセスする際に開かれ、所望の処理を行っている際に閉じられる。

搬出入部３は、処理部２の一端側に接続されている。搬出入部３は、大気搬送室２１と、３つのロードポート２２と、アライナーモジュール２３と、２つのロードロックモジュールＬＬＭ１及びＬＬＭ２と、第２の搬送装置２４とを有する。大気搬送室２１には、ロードポート２２と、アライナーモジュール２３と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、が接続されている。また、第２の搬送装置２４は大気搬送室２１内に設けられている。

大気搬送室２１は、図中Ｘ方向を長手方向とする直方体状をなしている。３つのロードポート２２は、大気搬送室２１の処理部２と反対側の長辺壁部に設けられている。ロードポート２２は載置台２５と搬送口２６とを有する。載置台２５は複数のウエハを収容する基板収容容器であるＦＯＵＰ２０が載置される。載置台２５上のＦＯＵＰ２０は、搬送口２６を介して大気搬送室２１に密閉した状態で接続される。アライナーモジュール２３は大気搬送室２１の一方の短辺壁部に接続されている。アライナーモジュール２３においてウエハのアライメントが行われる。

２つのロードロックモジュールＬＬＭ１及びＬＬＭ２は、大気圧である大気搬送室２１と真空雰囲気である搬送室１２との間でウエハの搬送を可能にするためのものであり、大気圧と搬送室１２と同程度の真空との間で圧力可変となっている。２つのロードロックモジュールＬＬＭ１及びＬＬＭ２は、それぞれ２つの搬送口を有している。一方の搬送口は大気搬送室２１の処理部２側の長辺壁部にゲートバルブＧ２を介して接続される。他方の搬送口はゲートバルブＧ１を介して処理部２の搬送室１２に接続されている。

ロードロックモジュールＬＬＭ１はウエハを搬出入部３から処理部２に搬送する際に用いられる。ロードロックモジュールＬＬＭ２はウエハを処理部２から搬出入部３に搬送する際に用いられる。なお、ロードロックモジュールＬＬＭ１及びＬＬＭ２で、デガス処理等の処理を行うようにしてもよい。

大気搬送室２１内の第２の搬送装置２４は、多関節構造を有しており、ロードポート２２上のＦＯＵＰ２０と、アライナーモジュール２３と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、に対するウエハの搬送を行う。具体的には、第２の搬送装置２４はロードポート２２のＦＯＵＰ２０から未処理のウエハを取り出し、アライナーモジュール２３へ搬送し、アライナーモジュール２３からロードロックモジュールＬＬＭ１へウエハを搬送する。また、第２の搬送装置２４は、処理部２からロードロックモジュールＬＬＭ２に搬送された処理後のウエハを受け取り、ロードポート２２のＦＯＵＰ２０へ搬送する。図１では、第２の搬送装置２４のウエハを受け取るピックが１本の例を示しているが、ピックが２本であってもよい。

なお、上記の第１の搬送装置１１と第２の搬送装置２４とで、半導体製造装置１の搬送部が構成される。上記の処理部２は、搬送室１２の一方側に、ロードロックモジュールＬＬＭ１側から順に、プロセスモジュールＰＭ１、ＰＭ３、ＰＭ５、ＰＭ７及びＰＭ９が配置される。また、処理部２は、搬送室１２の他方側に、ロードロックモジュールＬＬＭ２側から順に、プロセスモジュールＰＭ２、ＰＭ４、ＰＭ６、ＰＭ８及びＰＭ１０が配置される。第１の搬送装置１１においては、ロードロックモジュールＬＬＭ１及びＬＬＭ２側から順に搬送モジュールＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４及びＴＭ５が配置されている。

搬送モジュールＴＭ１の搬送機構３１ａは、ロードロックモジュールＬＬＭ１及びＬＬＭ２、プロセスモジュールＰＭ１及びＰＭ２、並びに、受け渡し部４１にアクセス可能である。搬送モジュールＴＭ２の搬送機構３１ｂは、プロセスモジュールＰＭ１、ＰＭ２、ＰＭ３及びＰＭ４、並びに、受け渡し部４１及び４２にアクセス可能である。

搬送モジュールＴＭ３の搬送機構３１ｃは、プロセスモジュールＰＭ３、ＰＭ４、ＰＭ５及びＰＭ６、並びに、受け渡し部４２及び４３にアクセス可能である。搬送モジュールＴＭ４の搬送機構３１ｄは、プロセスモジュールＰＭ５、ＰＭ６、ＰＭ７及びＰＭ８、並びに受け渡し部４３及び４４にアクセス可能である。搬送モジュールＴＭ５の搬送機構３１ｅは、プロセスモジュールＰＭ７、ＰＭ８、ＰＭ９及びＰＭ１０、並びに、受け渡し部４４にアクセス可能である。

第２の搬送装置２４及び第１の搬送装置１１の搬送モジュールＴＭ１～ＴＭ５は図１に示すように構成されている。このため、図２に示すように、ＦＯＵＰ２０から取り出されたウエハは、処理部２において略Ｕ字状の経路Ｐに沿って一方向にシリアル搬送されて各プロセスモジュールＰＭ１～ＰＭ１０で処理され、ＦＯＵＰ２０に戻される。すなわち、ウエハは、プロセスモジュールＰＭ１、ＰＭ３、ＰＭ５、ＰＭ７、ＰＭ９、ＰＭ１０、ＰＭ８、ＰＭ６、ＰＭ４、ＰＭ２の順にシリアル搬送されて、所望の処理がなされる。

半導体製造装置１は、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられる積層膜（ＭＴＪ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）膜）の製造に用いることができる。ＭＴＪ膜の製造には、前洗浄処理、成膜処理、酸化処理、加熱処理、冷却処理等の複数の所望の処理が存在し、これら所望の処理のそれぞれを、プロセスモジュールＰＭ１～ＰＭ１０で行う。プロセスモジュールＰＭ１～ＰＭ１０の１つ以上がウエハを待機させる待機モジュールであってもよい。

制御部４は半導体製造装置１の各構成部を制御する。制御部４は、例えば搬送モジュールＴＭ１～ＴＭ５（搬送機構３１ａ～３１ｅ）と、第２の搬送装置２４と、プロセスモジュールＰＭ１～ＰＭ１０と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、搬送室１２と、ゲートバルブＧ、Ｇ１及びＧ２と、を制御する。制御部４は、例えばコンピュータである。

＜基板処理装置５＞
次に、プロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられる基板処理装置５について説明する。図３は、本実施形態に係る半導体製造装置の基板処理装置の一例である基板処理装置５の概略断面図である。ここで、基板処理装置５は、基板Ｗを２００Ｋ以下の極低温状態に冷却する装置である。

基板処理装置５は、処理容器５０の内部に、基板Ｗを載置する載置台６０を備える。また、基板処理装置５は、冷凍熱媒体８０を備える。更に、基板処理装置５は、載置台６０を支持する外筒８５を備える。

載置台６０は、基板Ｗが載置される上方の静電チャック６５と、下方のプレート６２と、を備える。静電チャック６５は、誘電体膜６７内に埋設されたチャック電極６６を有する。チャック電極６６には、直流電源７２から所定の電位が与えられる。プレート６２は、熱伝導性の高い銅（Ｃｕ）により形成される。

載置台６０は、静電チャック６５を備えることにより、基板Ｗを静電チャック６５により吸着し、載置台６０の上面に基板Ｗを固定できる。なお、載置台６０は、静電チャック６５とプレート６２の積層体以外にも、一つのプレートによって全体が形成されている形態であってもよいし、焼結等により全体が一体に成形されている形態であってもよい。

また、載置台６０には、静電チャック６５とプレート６２を上下に貫通する貫通孔６３が形成されている。貫通孔６３は、載置台６０の下方にある隙間ＧＡＰに連通している。隙間ＧＡＰに供給された冷媒は、貫通孔６３を介して載置台６０（静電チャック）の上面と基板Ｗの下面との間に供給される。冷媒は、貫通孔６３を介して載置台６０（静電チャック）の上面と基板Ｗの下面との間に供給されることにより、冷媒や冷凍熱媒体８０の有する冷熱を、効率よく基板Ｗに伝達することが可能になる。

なお、図３に示す例では、冷媒供給流路８１を流通した冷媒が貫通孔６３を介して基板Ｗの下面に供給される。また、貫通孔６３を介して排出された冷媒が冷媒排出流路８２を流通して排出される。冷媒の供給及び排出については、図３に示す例に限らず、その他の冷媒の供給及び排出形態であってもよい。例えば、貫通孔６３に対して冷媒供給流路８１や冷媒排出流路８２とは異なる独立した冷媒流路を設け、この独立した冷媒流路を介して、貫通孔６３を介した冷媒の供給や排出が行われてもよい。

載置台６０を構成するプレート６２の下面には、冷凍熱媒体８０側に向かって突出する凸部６２ａが形成される。図示例の凸部６２ａは、載置台６０の中心軸ＣＬを取り囲む円環状の凸部である。一方、冷凍熱媒体８０の上面、すなわち、載置台６０の有する凸部６２ａと対向する面には、凸部６２ａが遊嵌する凹部８７が形成されている。図示例の凹部８７は、載置台６０の中心軸ＣＬを取り囲む円環状を有している。

載置台６０は、外筒８５により支持されている。外筒８５は、冷凍熱媒体８０の上部の外周面を覆うように配設される。外筒８５の上部が処理容器５０の内部に進入し、処理容器５０の内部において載置台６０を支持する。外筒８５は、冷凍熱媒体８０の外径よりも僅かに大きい内径を有する円筒を有する。外筒８５は載置台６０を直接支持する。外筒８５は、例えばステンレス等の金属により形成されている。

基板処理装置５は、外筒８５の外側に、略円筒状のベローズ５１を備える。ベローズ５１は、上下方向に伸縮自在な金属製の蛇腹構造体である。ベローズ５１は、外筒８５を包囲し、減圧自在な処理容器５０の内部空間と処理容器５０の外部空間とを分離する。

冷凍熱媒体（コールドリンクとも称する。）８０は、冷凍機（図示せず）の上に固定される。冷凍熱媒体８０及び冷凍機は、載置台６０を２００Ｋ以下の極低温状態に冷却する冷凍装置を構成する。冷凍機は、冷凍熱媒体８０を保持し、冷凍熱媒体８０の上面を極低温に冷却する。冷凍機には、冷却能力の観点から、ＧＭ（Gifford-McMahon）サイクルを利用する形態が好ましい。冷凍熱媒体８０の上部は処理容器５０の内部に収容される。冷凍熱媒体８０は、熱伝導性の高い銅（Ｃｕ）等により形成される。冷凍熱媒体８０は、略円柱状を有する。冷凍熱媒体８０は、載置台６０の中心軸ＣＬにその中心が一致するように配置される。

冷凍熱媒体８０は、内部に、冷凍熱媒体８０と載置台６０の間の隙間ＧＡＰに冷媒（冷却ガス）を供給する冷媒供給流路８１と、載置台６０からの伝熱により昇温した冷媒を排出する冷媒排出流路８２を有する。冷媒供給流路８１及び冷媒排出流路８２はそれぞれ冷媒供給装置７１に接続される。

冷媒供給装置７１から供給された冷媒は、冷媒供給流路８１を流通し、隙間ＧＡＰに供給される。一方、隙間ＧＡＰから排出された冷媒は、冷媒排出流路８２を流通し、冷媒供給装置７１に排出される。なお、冷媒供給流路と冷媒排出流路が同じ流路により形成されていてもよい。載置台６０を冷却するべく隙間ＧＡＰに供給される冷媒としては、高い熱伝導性を有するヘリウム（Ｈｅ）ガスが好適に用いられる。

冷媒供給装置７１は、制御部４に接続される。冷媒供給装置７１は、設定された温度の冷媒を冷媒供給流路８１に供給する。また、冷媒供給装置７１は、冷媒排出流路８２から戻ってきた冷媒を回収して、冷媒を設定された温度に調整して冷媒供給流路８１から供給する。

載置台６０は、静電チャック６５に温度センサ６４を備える。温度センサ６４は、温度変換器７３に接続される。温度変換器７３は、温度センサからの信号を温度信号に変換して、制御部４に出力する。制御部４は、温度センサ６４により載置台６０の温度を測定する。なお、温度センサ６４は、載置台６０の温度を測定する測定部の一例である。

＜基板処理装置６＞
次に、プロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられる基板処理装置６について説明する。図４は、本実施形態に係る半導体製造装置の基板処理装置の一例である基板処理装置５６概略断面図である。ここで、基板処理装置６は、基板Ｗを２００Ｋ以下の極低温状態に冷却した状態で、基板Ｗにインジウムガリウム亜鉛酸化物（ＩＧＺＯ）の酸化物半導体膜を成膜する装置である。

基板処理装置６は、例えば、超高真空かつ極低温の雰囲気を形成し、処理ガスによる基板処理を実行する処理容器５０の内部において、被処理体である半導体ウエハ等の基板Ｗに対して酸化物半導体膜等を形成するＰＶＤ（Physical Vaper Deposition）装置である。ここで、超高真空とは、例えば１０－５Ｐａ以下の圧力雰囲気を意味しており、極低温とは、２００Ｋ以下の温度雰囲気を意味している。

基板処理装置６は、基板処理装置５（図３参照）と同様に、処理容器５０と、処理容器５０の内部において基板Ｗを載置する載置台６０と、冷凍装置（冷凍熱媒体８０及び冷凍機）と、を有する。

処理容器５０の内部において、載置台６０の上方には、複数のターゲットホルダ９１が固定されている。そして、各ターゲットホルダ９１の下面には、異種のターゲットＴが取り付けられている。

また、処理容器５０は、真空ポンプ等の排気装置（図示せず）を作動することにより、その内部が超高真空に減圧されるように構成されている。さらに、処理容器５０には、処理ガス供給装置に連通するガス供給管（いずれも図示せず）を介して、スパッタ成膜に必要な処理ガス（例えばアルゴン（Ａｒ）、クリプトン（Ｋｒ）、ネオン（Ｎｅ）等の希ガスや窒素（Ｎ_２）ガス）が供給されるようになっている。

ターゲットホルダ９１には、プラズマ発生用電源（図示せず）からの交流電圧もしくは直流電圧が印加される。プラズマ発生用電源からターゲットホルダ９１及びターゲットＴに交流電圧が印加されると、処理容器５０の内部においてプラズマが発生し、処理容器５０の内部にある希ガス等がイオン化され、イオン化した希ガス元素等によりターゲットＴがスパッタリングされる。スパッタリングされたターゲットＴの原子もしくは分子は、ターゲットＴに対向して載置台６０に保持されている基板Ｗの表面に堆積する。

なお、基板処理装置６は、載置台６０を回転させる回転装置（図示せず）、載置台６０を昇降させる第一昇降装置（図示せず）、冷凍装置（冷凍熱媒体８０及び冷凍機）を昇降させる第二昇降装置（図示せず）を有していてもよい。

＜成膜方法＞
次に、本実施形態に係る成膜方法について、図５を用いて説明する。図５は、本実施形態に係る成膜方法の一例を示すフローチャートである。ここでは、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）を形成する際の酸化物半導体膜の成膜方法を説明する。

ステップＳ１０１において、ゲート電極及びゲート誘電体膜が形成された基板Ｗを準備する。まず、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられるゲート電極成膜装置において、基板Ｗにゲート電極が形成される。次に、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられるゲート誘電体膜成膜装置において、ゲート電極の上にゲート誘電体膜が形成される。ゲート電極及びゲート誘電体膜が形成された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、図３に示す基板処理装置５（第１チャンバ）に搬送され、載置台６０に載置される。

ステップＳ１０２において、基板Ｗを冷却する。ここでは、冷凍装置（冷凍熱媒体８０及び冷凍機）を用いて、載置台６０に載置された基板Ｗを２００Ｋ以下の極低温状態に冷却する。

ステップＳ１０２において極低温状態に冷却された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられる成膜装置（第２チャンバ）に搬送される。

ステップＳ１０３において、２００Ｋ以下の極低温状態に冷却された基板Ｗにインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む酸化物半導体膜を成膜する。成膜装置は、例えばＰＶＤ装置である。搬送された成膜装置で酸化物半導体膜が成膜される。

その後、酸化物半導体膜が成膜された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに搬送され、酸化物半導体膜の上にソース電極、ドレイン電極等が形成され、基板ＷにＴＦＴが形成される。また、基板Ｗは、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれか、または、半導体製造装置１外のアニール装置に搬送され、後アニール処理が施される。これにより、ステップＳ１０３において成膜された非結晶の酸化物半導体膜がアニール処理される。

次に、本実施形態に係る他の成膜方法について、図６を用いて説明する。図６は、本実施形態に係る成膜方法の他の一例を示すフローチャートである。ここでは、ＴＦＴを形成する際の酸化物半導体膜の成膜方法を説明する。

ステップＳ２０１において、ゲート電極及びゲート誘電体膜が形成された基板Ｗを準備する。まず、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられるゲート電極成膜装置において、基板Ｗにゲート電極が形成される。次に、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられるゲート誘電体膜成膜装置において、ゲート電極の上にゲート誘電体膜が形成される。ゲート電極及びゲート誘電体膜が形成された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、図４に示す基板処理装置６（第２チャンバ）に搬送され、載置台６０に載置される。

ステップＳ２０２において、基板Ｗを２００Ｋ以下の極低温状態に冷却しながら、基板Ｗにインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む酸化物半導体膜を成膜する。ここでは、冷凍装置（冷凍熱媒体８０及び冷凍機）を用いて、載置台６０に載置された基板Ｗを２００Ｋ以下の極低温状態に冷却するとともに、ターゲットＴをスパッタして、載置台６０に保持されている基板Ｗの表面に酸化物半導体膜を成膜する。

その後、酸化物半導体膜が成膜された基板Ｗは、搬送モジュールＴＭ１～ＴＭ５のいずれかによって、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれかに搬送され、酸化物半導体膜の上にソース電極、ドレイン電極等が形成され、基板ＷにＴＦＴが形成される。また、基板Ｗは、半導体製造装置１のプロセスモジュールＰＭ１～ＰＭ１０のいずれか、または、半導体製造装置１外のアニール装置に搬送され、後アニール処理が施される。これにより、ステップＳ２０２において成膜された非結晶の酸化物半導体膜がアニール処理される。

なお、図５に示すフローでは、ステップＳ１０２における基板Ｗの冷却と、ステップＳ１０３における酸化物半導体膜の成膜と、を異なるチャンバで行うものとして説明したが、これに限られるものではない。例えば、基板処理装置６（図４参照）を用いて、ステップＳ１０２における基板Ｗの冷却と、ステップＳ１０３における酸化物半導体膜の成膜と、を同一のチャンバで行ってもよい。

例えば、ステップＳ１０２において、第二昇降装置（図示せず）を用いて冷凍装置（冷凍熱媒体８０及び冷凍機）を上昇させ、プレート６２と冷凍熱媒体８０とを熱的に接続し、載置台６０に載置された基板Ｗを冷却する。

そして、ステップＳ１０３において第二昇降装置（図示せず）を用いて冷凍装置（冷凍熱媒体８０及び冷凍機）を下降させ、プレート６２と冷凍熱媒体８０との接続を解除し、回転装置（図示せず）を用いて載置台６０を回転させながらスパッタリングを行い、基板Ｗに酸化物半導体膜を成膜してもよい。

＜ＴＦＴ＞
次に、酸化物半導体膜３４０を有するＴＦＴ３００の一例について、図７を用いて説明する。図７は、一実施形態に係るＴＦＴ３００の一例を示す図である。図７（ａ）はＴＦＴ３００の平面図を示し、図７（ａ）はＴＦＴ３００の断面図を示す。

ＴＦＴ３００は、基板３１０と、ゲート電極３２０と、ゲート誘電体膜３３０と、酸化物半導体膜３４０と、ゲート電極３５０と、ドレイン電極３６０と、ソース電極３７０と、絶縁膜３８０と、を有する。

基板３１０は、例えば、シリコン基板を窒化して形成される。

ゲート電極３２０は、基板３１０上に形成される導電膜である。ゲート電極３２０は、例えば、ＴｉＮで形成される。

ゲート誘電体膜３３０は、ゲート電極３２０の上に形成される誘電体膜である。ゲート誘電体膜３３０は、例えば、ＳｉＣＮ、ＡｌＯを積層して形成される。

酸化物半導体膜３４０は、ゲート誘電体膜３３０の上に形成される酸化物半導体膜である。酸化物半導体膜３４０は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）で形成される。なお、本実施形態のＴＦＴ３００は、図５及び図６のフローチャートに示すように、極低温状態で酸化物半導体膜３４０が成膜される。

ゲート電極３５０は、ゲート電極３２０と接続するように形成される。ドレイン電極３６０及びソース電極３７０は、酸化物半導体膜３４０の上に形成される。また、ドレイン電極３６０及びソース電極３７０は、ドレイン電極３６０とソース電極３７０との間にチャネル３９０を形成するように、離間して形成される。なお、ゲート電極３５０、ドレイン電極３６０及びソース電極３７０は、例えば、ＴｉＮ、Ｗで形成される。

絶縁膜３８０は、酸化物半導体膜３４０の上に形成される絶縁膜である。絶縁膜３８０は、例えば、ＳｉＯで形成される。なお、ゲート電極３５０、ドレイン電極３６０及びソース電極３７０は、上端が絶縁膜３８０の上面から露出するように形成されている。

＜ＴＦＴのＩ－Ｖ特性＞
次に、ＴＦＴ３００のＩ－Ｖ特性について、図８及び図９を用いて説明する。

まず、参考例に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００のＩ－Ｖ特性について、図８を用いて説明する。図８は、参考例に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００のＩ－Ｖ特性を示すグラフの一例である。横軸は、ゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。

また、図８に示す参考例に係るＴＦＴ３００では、常温（室温）で酸化物半導体膜３４０を成膜した。また、図８に示す参考例に係るＴＦＴ３００では、ＴＦＴ３００を形成後に、基板Ｗをアニール処理を施した。アニール処理前の参考例に係るＴＦＴ３００のＩ－Ｖ特性を破線で示し、アニール処理後の参考例に係るＴＦＴ３００のＩ－Ｖ特性を実線で示す。

アニール処理前のＴＦＴ３００のＩ－Ｖ特性（破線）は、酸化物半導体膜３４０の酸素欠陥の影響で臨界電圧が負側にシフトする。これに対し、アニール処理後のＴＦＴ３００のＩ－Ｖ特性（実線）では、臨界電圧をアニール処理前よりも正側へシフトさせることができる。しかし、アニール処理後のＴＦＴ３００においても、ゲート電圧Ｖｇが０Ｖにおけるドレイン電流Ｉｄが生じており、ＴＦＴ３００はオン状態である。

このため、参考例に係るＴＦＴ３００では、ゲート電圧Ｖｇが０Ｖにおいてリーク電流が発生する。または、参考例に係るＴＦＴ３００では、ＴＦＴ３００をオフ状態とするためのオフセット電圧をゲート電圧Ｖｇに印加する必要がある。

次に、本実施形態に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００のＩ－Ｖ特性について、参考例と対比しつつ、図９を用いて説明する。図９は、本実施形態に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００と参考例に係る成膜方法で酸化物半導体膜３４０を成膜したＴＦＴ３００のＩ－Ｖ特性を示すグラフの一例である。横軸は、ゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。

また、図９に示す本実施形態に係るＴＦＴ３００では、１００Ｋの極低温状態で酸化物半導体膜３４０を成膜し、ＴＦＴ３００を形成後に基板Ｗをアニール処理を施した。また、図９に示す参考例に係るＴＦＴ３００では、常温（室温）で酸化物半導体膜３４０を成膜し、ＴＦＴ３００を形成後に基板Ｗをアニール処理を施した。アニール処理後の参考例に係るＴＦＴ３００のＩ－Ｖ特性を破線で示し、アニール処理後の本実施形態に係るＴＦＴ３００のＩ－Ｖ特性を実線で示す。

本実施形態に係る成膜方法では、２００Ｋ以下の極低温状態で酸化物半導体膜３４０を成膜する。これにより、基板Ｗにスパッタリングで酸化物半導体膜３４０を成膜する際、酸化物半導体膜３４０から酸素原子（Ｏ）が抜けることを抑制し、酸化物半導体膜３４０の酸素欠陥を低減することができる。よって、図９に示すように、アニール処理後の本実施形態に係るＴＦＴ３００（実線参照）では、アニール処理後の参考例に係るＴＦＴ３００（破線参照）と比較して、臨界電圧を正側にシフトさせることができる。

また、アニール処理後の本実施形態に係るＴＦＴ３００では、ゲート電圧Ｖｇが０Ｖにおいてリーク電流（ドレイン電流Ｉｄ）の発生を防止することができる。即ち、本実施形態に係るＴＦＴ３００は、ノーマリーオフのＴＦＴとすることができる。また、本実施形態に係るＴＦＴ３００では、オフセット電圧の印加を不要とすることができる。

なお、酸化物半導体膜３４０を成膜する際の温度は、２００Ｋ以下の極低温状態が好ましい。これにより、酸化物半導体膜３４０の酸素欠陥を抑制することができる。また、酸化物半導体膜３４０を成膜する際の温度は、１００Ｋ以上１５０Ｋ以下がより好ましい。これにより、酸化物半導体膜３４０の酸素欠陥を更に抑制することができる。

以上、成膜方法及び基板処理装置を上記実施形態により説明したが、本発明に係る成膜方法及び基板処理装置は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。

１ 半導体製造装置（基板処理装置）
４ 制御部
５ 基板処理装置
６ 基板処理装置
５０ 処理容器（チャンバ）
６０ 載置台
８０ 冷凍熱媒体
９１ ターゲットホルダ
３１０ 基板
３２０ ゲート電極
３３０ ゲート誘電体膜
３４０ 酸化物半導体膜
３５０ ゲート電極
３６０ ドレイン電極
３７０ ソース電極
３８０ 絶縁膜
３９０ チャネル
Ｔ ターゲット
Ｗ 基板
ＰＭ１～ＰＭ１０ プロセスモジュール

Claims (6)

1. ゲート電極膜と、前記ゲート電極膜の上にゲート誘電体膜と、を有する基板を１００Ｋ以上１５０Ｋ以下の極低温状態に冷却する工程と、
   冷却された前記基板の前記ゲート誘電体膜の上に酸化物半導体膜を成膜する工程と、
   前記酸化物半導体膜の上にドレイン電極及びソース電極を形成して、前記基板に薄膜トランジスタを形成する工程と、
   前記基板にアニール処理を施す工程と、を有し、
   前記アニール処理後の前記薄膜トランジスタは、ノーマリーオフの薄膜トランジスタである、
   基板処理方法。
2. 前記基板を前記極低温状態に冷却する工程は、
   前記基板を冷却する第１チャンバで処理され、
   前記基板に前記酸化物半導体膜を成膜する工程は、
   前記基板に前記酸化物半導体膜を成膜する第２チャンバで処理される、
   請求項１に記載の基板処理方法。
3. 前記基板を前記極低温状態に冷却する工程及び前記基板に前記酸化物半導体膜を成膜する工程は、
   同一のチャンバで処理される、
   請求項１に記載の基板処理方法。
4. 前記酸化物半導体膜は、インジウムガリウム亜鉛酸化物膜である、
   請求項１乃至請求項３のいずれか１項に記載の基板処理方法。
5. ゲート電極膜と、
   前記ゲート電極膜の上に形成されるゲート誘電体膜と、
   前記ゲート誘電体膜の上に形成される酸化物半導体膜と、
   前記酸化物半導体膜の上に形成されるドレイン電極及びソース電極と、を有する薄膜トランジスタに用いられる前記酸化物半導体膜を形成する、基板処理装置であって、
   基板を１００Ｋ以上１５０Ｋ以下の極低温状態に冷却する、第１チャンバと、
   前記基板に前記酸化物半導体膜を成膜する、第２チャンバと、
   制御部と、を備え、
   前記制御部は、
   前記第１チャンバで、前記ゲート電極膜と、前記ゲート電極膜の上に前記ゲート誘電体膜と、を有する前記基板を１００Ｋ以上１５０Ｋ以下の極低温状態に冷却する工程と、
   前記第２チャンバで、冷却された前記基板の前記ゲート誘電体膜の上に前記酸化物半導体膜を成膜する工程と、を実行し、
   アニール処理後の前記薄膜トランジスタは、ノーマリーオフの薄膜トランジスタである、
   基板処理装置。
6. ゲート電極膜と、
   前記ゲート電極膜の上に形成されるゲート誘電体膜と、
   前記ゲート誘電体膜の上に形成される酸化物半導体膜と、
   前記酸化物半導体膜の上に形成されるドレイン電極及びソース電極と、を有する薄膜トランジスタに用いられる前記酸化物半導体膜を形成する、基板処理装置であって、
   基板を載置する載置台と、
   前記載置台を冷却する冷凍装置と、
   スパッタするターゲットを保持するターゲットホルダと、
   制御部と、を備え、
   前記制御部は、
   前記ゲート電極膜と、前記ゲート電極膜の上に前記ゲート誘電体膜と、を有する前記基板を１００Ｋ以上１５０Ｋ以下の極低温状態に冷却しながら、前記基板の前記ゲート誘電体膜の上に前記酸化物半導体膜を成膜し、
   アニール処理後の前記薄膜トランジスタは、ノーマリーオフの薄膜トランジスタである、
   基板処理装置。